JP2021141283A - 半導体記憶装置 - Google Patents

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Abstract

【課題】好適に製造可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、基板の表面と交差する第１方向に配列され、第１方向と交差する第２方向に延伸する複数の第１導電層と、第１方向及び第２方向と交差する第３方向に複数の第１導電層から離間し、第１方向に配列され、第２方向に延伸する複数の第２導電層と、第１方向に延伸し複数の第１導電層に対向する第１部分、第１方向に延伸し複数の第２導電層に対向する第２部分、並びに、第１部分及び第２部分に接続された第３部分を備える第１半導体層と、を備える。第３部分は、第１部分に接続され、第２方向において第１の幅を備える第４部分と、第２部分に接続され、第２方向において第２の幅を備える第５部分と、第４部分と第５部分との間の接続部であって、第２方向において第３の幅を備える第１接続部と、を備える。第３の幅は第１及び第２の幅よりも小さい。【選択図】図２

Description

以下に記載された実施形態は、半導体記憶装置に関する。
基板と、基板の表面と交差する第１方向に積層された複数の導電層と、第１方向に延伸してこれら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられたゲート絶縁膜と、を備える半導体記憶装置が知られている。ゲート絶縁膜は、例えば、窒化シリコン膜（ＳｉＮ）やフローティングゲート等、データを記憶可能なメモリ部を備える。
特開２０１８−０２６５１８号公報
好適に製造可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に配列された第１メモリ層と、を備える。第１メモリ層は、第１方向に配列され第１方向と交差する第２方向に延伸する複数の第１導電層と、第１方向及び第２方向と交差する第３方向において複数の第１導電層から離間し、第１方向に配列され第２方向に延伸する複数の第２導電層と、第１方向に延伸し複数の第１導電層に対向する第１部分、第１方向に延伸し複数の第２導電層に対向する第２部分、並びに、第１部分及び第２部分に接続された第３部分を備える第１半導体層と、を備える。第３部分は、第１部分に接続され第２方向において第１の幅を備える第４部分と、第２部分に接続され第２方向において第２の幅を備える第５部分と、第４部分と第５部分との間の接続部であって、第２方向において第３の幅を備える第１接続部と、を備える。第３の幅は第１の幅よりも小さく、第３の幅は第２の幅よりも小さい。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に配列された第１メモリ層及び第２メモリ層と、を備える。第１メモリ層は、第１方向に配列され第１方向と交差する第２方向に延伸する複数の第１導電層と、第１方向及び第２方向と交差する第３方向に複数の第１導電層から離間し、第１方向に配列され第２方向に延伸する複数の第２導電層と、第１方向に延伸し複数の第１導電層に対向する第１部分、第１方向に延伸し複数の第２導電層に対向する第２部分、並びに、第１部分及び第２部分に接続された第３部分を備える第１半導体層と、を備える。第１部分は第３方向において第１の幅を備え、第２部分は第３方向において第２の幅を備える。第３部分は、第１部分に接続され第３方向において第３の幅を備える第４部分と、第２部分に接続され第３方向において第４の幅を備える第５部分と、を備える。第３の幅は第１の幅よりも大きく、第４の幅は第２の幅よりも大きい。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に配列された第１メモリ層及び第２メモリ層と、を備える。第１メモリ層は、第１方向に配列され第１方向と交差する第２方向に延伸する複数の第１導電層と、第１方向及び第２方向と交差する第３方向に複数の第１導電層から離間し、第１方向に配列され第２方向に延伸する複数の第２導電層と、第１方向に延伸し複数の第１導電層に対向する第１部分、第１方向に延伸し複数の第２導電層に対向する第２部分、並びに、第１部分及び第２部分に接続された第３部分を備える第１半導体層と、第１部分及び第２部分の間に設けられ第１方向に延伸する第１絶縁層と、を備える。第２メモリ層は、第１方向に配列され第２方向に延伸する複数の第３導電層と、第３方向に複数の第３導電層から離間し、第１方向に配列され第２方向に延伸する複数の第４導電層と、第１方向に延伸し複数の第３導電層に対向する第４部分、第１方向に延伸し複数の第４導電層に対向する第５部分、並びに、第４部分及び第５部分に接続された第６部分を備える第２半導体層と、第４部分及び第５部分の間に設けられ第１方向に延伸する第２絶縁層と、を備える。第６部分は第３部分に接続される。第２絶縁層は、複数の第３導電層及び複数の第４導電層よりも第１メモリ層側に設けられ第３方向において第１の幅を備える第７部分と、第７部分よりも第１メモリ層側に設けられ第３方向において第２の幅を備える第８部分と、第８部分よりも第１メモリ層側に設けられ第３方向において第３の幅を備える第９部分と、を備える。第２の幅は第１の幅よりも大きく、第２の幅は第３の幅よりも大きい。
第１の実施形態に係る半導体記憶装置の模式的な等価回路図である。 同半導体記憶装置の模式的な斜視図である。 図２のＡ−Ａ´線に対応する模式的な断面図である。 図２のＢ−Ｂ´線に対応する模式的な断面図である。 図２のＣ−Ｃ´線に対応する模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、これらの実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、各図面は模式的なものであり、一部の構成等が省略される場合がある。また、各実施形態において共通の部分には共通の符号を付し、説明を省略する場合がある。
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」又は「厚み」と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅又は厚みを意味することがある。
［第１の実施形態］
図１は、第１の実施形態に係る半導体記憶装置の模式的な等価回路図である。
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡを制御する周辺回路ＰＣと、を備える。
メモリセルアレイＭＣＡは、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵは、それぞれ、電気的に独立な２つのメモリストリングＭＳａ，ＭＳｂを備える。これらメモリストリングＭＳａ，ＭＳｂの一端は、それぞれドレイン側選択トランジスタＳＴＤに接続され、これらを介して共通のビット線ＢＬに接続される。メモリストリングＭＳａ，ＭＳｂの他端は、共通のソース側選択トランジスタＳＴＳに接続され、これを介して共通のソース線ＳＬに接続される。
メモリストリングＭＳａ，ＭＳｂは、それぞれ、直列に接続された複数のメモリセルＭＣを備える。メモリセルＭＣは、半導体層と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、データを記憶可能な電荷蓄積膜を備える。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。ゲート電極は、ワード線ＷＬの一部である。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ドレイン側選択トランジスタＳＴＤのゲート電極は、ドレイン側選択ゲート線ＳＧＤの一部である。ソース側選択トランジスタＳＴＳのゲート電極は、ソース側選択ゲート線ＳＧＳの一部である。
周辺回路ＰＣは、例えば、読出動作、書込動作、消去動作に必要な電圧を生成し、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ）に印加する。周辺回路ＰＣは、例えば、ロウデコーダ、センスアンプモジュール、電圧生成回路、シーケンサ、及び各種レジスタ等の回路を含む。周辺回路ＰＣは、例えば、メモリセルアレイＭＣＡとは異なるチップ上に設けられた複数のトランジスタ及び配線から構成される。
［メモリセルアレイＭＣＡ］
次に、図２〜図５Ｂを参照して、本実施形態に係る半導体記憶装置の模式的な構成例を説明する。図２は、同半導体記憶装置の模式的な斜視図である。図３Ａは、図２のＡ−Ａ´線に対応する模式的な断面図である。図３Ｂは、図２のＢ−Ｂ´線に対応する模式的な断面図である。図３Ｃは、図２のＣ−Ｃ´線に対応する模式的な断面図である。図４は、図２の一部の構成を拡大して示す模式的な断面図である。図５Ａ及び図５Ｂは、図２の一部の構成を拡大して示す模式的な断面図である。図２〜図５Ｂでは一部の構成を省略する。
例えば図２に示す様に、本実施形態に係る半導体記憶装置は、基板１１０と、基板１１０の上方に設けられたメモリセルアレイＭＣＡと、を備える。また、メモリセルアレイＭＣＡは、第１メモリ層ＭＬ１と、これよりも上方に設けられた第２メモリ層ＭＬ２と、を備える。
［基板１１０］
基板１１０は、例えば、単結晶シリコン（Ｓｉ）等の半導体基板である。基板１１０は、例えば、半導体基板の上面にｎ型の不純物層を有し、更にこのｎ型の不純物層中にｐ型の不純物層を有する２重ウェル構造を備える。尚、基板１１０の表面には、例えば、周辺回路ＰＣを構成するトランジスタや配線等が設けられても良い。
［第１メモリ層ＭＬ１］
第１メモリ層ＭＬ１は、Ｙ方向に配設された複数の積層体構造ＬＳ１を備える。積層体構造ＬＳ１は、Ｚ方向に積層された複数の導電層１２０を備える。これら積層体構造ＬＳ１の間にはメモリトレンチ構造ＭＴ１が設けられる。積層体構造ＬＳ１及びメモリトレンチ構造ＭＴ１は、Ｙ方向に交互に配設される。メモリトレンチ構造ＭＴ１は、例えば図３Ａに示す様に、Ｘ方向に配設された複数のメモリユニット構造ＭＵＳ１及びメモリユニット間構造ＩＭＵＳ１を備える。メモリユニット構造ＭＵＳ１は、半導体層１３０、ゲート絶縁膜１４０の一部、及び、絶縁層１５０の一部を備える。メモリユニット間構造ＩＭＵＳ１は、ゲート絶縁膜１４０の一部及び絶縁層１５０の一部を備える。また、例えば図２に示す様に、半導体層１３０の下端は、配線層１６０に接続される。
導電層１２０は、Ｘ方向に延伸する略板状の導電層であり、例えば窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層膜や、不純物が注入された多結晶シリコン（ｐ−Ｓｉ）等の導電層である。これら導電層１２０は、それぞれ、ワード線ＷＬ及びメモリセルＭＣ（図１）のゲート電極として機能する。
複数の導電層１２０の下方には、例えば導電層１２０と同様の材料を含む導電層１２１（図２）が設けられている。導電層１２１は、ソース側選択ゲート線ＳＧＳ及びソース側選択トランジスタＳＴＳ（図１）のゲート電極として機能する。
複数の導電層１２０の間、最下層の導電層１２０及び導電層１２１の間、並びに、導電層１２１及び配線層１６０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１２２が設けられる。
尚、以下の説明では、Ｙ方向に並ぶ２つの積層体構造ＬＳ１のうちの一方を積層体構造ＬＳ１ａと呼び、他方を積層体構造ＬＳ１ｂと呼ぶ場合がある。また、積層体構造ＬＳ１ａに含まれる導電層１２０を導電層１２０ａと呼び、積層体構造ＬＳ１ｂに含まれる導電層１２０を導電層１２０ｂと呼ぶ場合がある。
半導体層１３０は、例えば図３Ａに示す様に、Ｘ方向に並ぶ複数のメモリユニット構造ＭＵＳ１に対応してＸ方向に並ぶ。半導体層１３０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１３０は、例えば図２に示す様に、積層体構造ＬＳ１ａ及び絶縁層１５０の間に設けられた第１部分１３０ａと、積層体構造ＬＳ１ｂ及び絶縁層１５０の間に設けられた第２部分１３０ｂと、第１部分１３０ａ及び第２部分１３０ｂの下端に設けられた第３部分１３０ｃと、第１部分１３０ａ及び第２部分１３０ｂの上端に設けられた第４部分１３０ｄと、を備える。
第１部分１３０ａは、Ｚ方向に延伸し、Ｙ方向において複数の導電層１２０ａと対向する。第１部分１３０ａは、メモリストリングＭＳａ（図１）に含まれる複数のメモリセルＭＣのチャネル領域として機能する。
第２部分１３０ｂは、Ｚ方向に延伸し、Ｙ方向において複数の導電層１２０ｂと対向する。第２部分１３０ｂは、メモリストリングＭＳｂ（図１）に含まれる複数のメモリセルＭＣのチャネル領域として機能する。
第４部分１３０ｄは、例えば図３Ｂに示す様に、第１部分１３０ａに接続された部分１３０ｄａと、第２部分１３０ｂに接続された部分１３０ｄｂと、を備える。これらの部分１３０ｄａ，１３０ｄｂは、それぞれ、Ｘ方向に延伸する略長円状の形状を有し、お互いに接続されている。上記部分１３０ｄａのＹ方向の幅Ｙ１は、第１部分１３０ａのＹ方向の幅Ｙ８よりも大きい。また、上記部分１３０ｄｂのＹ方向の幅Ｙ２は、第２部分１３０ｂのＹ方向の幅Ｙ９よりも大きい。また、図示の例では、上記部分１３０ｄａのＸ方向の幅は、Ｚ方向から見て第１部分１３０ａと重なる位置において最大の幅Ｘ１となる。また、図示の例では、上記部分１３０ｄｂのＸ方向の幅は、Ｚ方向から見て第２部分１３０ｂと重なる位置において最大の幅Ｘ２となる。また、第４部分１３０ｄのＸ方向の幅は、上記部分１３０ｄａ，１３０ｄｂの接続部１３０ｄｃにおいて極小の幅Ｘ３となる。幅Ｘ３は、幅Ｘ１及び幅Ｘ２よりも小さい。また、幅Ｘ１及び幅Ｘ２は、第１部分１３０ａ及び第２部分１３０ｂのＸ方向の幅よりも大きい。尚、例えば図２に例示する様に、第１部分１３０ａと第４部分１３０ｄとの間には、界面層が存在しない。同様に、第２部分１３０ｂと第４部分１３０ｄとの間には、界面層が存在しない。
また、例えば図２に例示する様に、半導体層１３０の下方には、半導体層１３３が設けられている。半導体層１３３は、半導体層１３０の第３部分１３０ｃに接続されている。半導体層１３３と半導体層１３０の第３部分１３０ｃとの接続部分には、界面層が存在する。半導体層１３３は、Ｙ方向において隣り合う２つの導電層１２１の間に設けられ、これら２つの導電層１２１と対向する。半導体層１３３は、多結晶シリコン（ｐ−Ｓｉ）等の半導体層であり、ソース側選択トランジスタＳＴＳ（図１）のチャネル領域として機能する。半導体層１３３及び導電層１２１の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１３５が設けられる。
ゲート絶縁膜１４０は、積層体構造ＬＳ１のＹ方向の両側面に設けられ、これらの側面に沿ってＸ方向及びＺ方向に延伸する。ゲート絶縁膜１４０は、例えば図５Ａに示す様に、トンネル絶縁膜１４１、電荷蓄積膜１４２、及び、ブロック絶縁膜１４３を備える。トンネル絶縁膜１４１及びブロック絶縁膜１４３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１４２は、例えば、窒化シリコン（ＳｉＮ）等の絶縁膜である。
尚、ゲート絶縁膜１４０に含まれる膜の一部又は全部は、メモリセルＭＣ毎に設けられても良い。例えば、図５Ｂに示す例では、電荷蓄積膜１４２及び導電層１２０の間に酸化シリコン（ＳｉＯ２）等の絶縁膜１４４及びアルミナ（Ａｌ２Ｏ３）等の絶縁膜１４５が設けられており、これらの絶縁膜１４４，１４５がブロック絶縁膜として機能する。絶縁膜１４４は、Ｚ方向に並ぶ複数のメモリセルＭＣついて共通に設けられている。絶縁膜１４５は、メモリセルＭＣ毎に設けられ、導電層１２０の上面及び下面を覆う。
図２に示す様に、ゲート絶縁膜１４０の下端は、半導体層１３３の上面に接続されている。また、ゲート絶縁膜１４０の上端は、半導体層１３０の第４部分１３０ｄの下面に接続されている。
絶縁層１５０は、メモリトレンチ構造ＭＴ１のＹ方向における中央部に設けられ、Ｘ方向及びＺ方向に延伸する。例えば図３Ａに示す様に、絶縁層１５０のうち、メモリユニット構造ＭＵＳ１に含まれる部分のＹ方向における幅は、絶縁層１５０のうち、メモリユニット間構造ＩＭＵＳ１に含まれる部分のＹ方向における幅よりも小さい。絶縁層１５０は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層である。
配線層１６０（図２）は、Ｘ方向及びＹ方向に延伸する板状の導電層である。配線層１６０は、例えば不純物が注入された多結晶シリコン（Ｓｉ）等の導電層であり、ソース線ＳＬ（図１）として機能する。尚、ソース線ＳＬの構造は適宜変更可能である。例えば、ソース線ＳＬは、基板１１０の表面の一部であっても良い。また、ソース線ＳＬは、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）等の金属層を含んでも良い。また、ソース線ＳＬは、半導体層１３０の下端に接続されても良いし、半導体層１３０のＹ方向の側面に接続されても良い。
［第２メモリ層ＭＬ２］
第２メモリ層ＭＬ２は、例えば図２に示す様に、Ｙ方向に配設された複数の積層体構造ＬＳ２を備える。積層体構造ＬＳ２は、Ｚ方向に積層された複数の導電層１２０´を備える。これら積層体構造ＬＳ２の間にはメモリトレンチ構造ＭＴ２が設けられる。積層体構造ＬＳ２及びメモリトレンチ構造ＭＴ２は、Ｙ方向に交互に配設される。メモリトレンチ構造ＭＴ２は、Ｘ方向に配設された複数のメモリユニット構造ＭＵＳ２及びメモリユニット間構造ＩＭＵＳ２を備える。メモリユニット構造ＭＵＳ２には、半導体層１３０´、ゲート絶縁膜１４０´の一部、及び、絶縁層１５０´の一部が設けられる。メモリユニット間構造ＩＭＵＳ２には、ゲート絶縁膜１４０´の一部及び絶縁層１５０´の一部が設けられるが、半導体層１３０´は設けられない。
導電層１２０´（図２）は、基本的には導電層１２０と同様に形成される。導電層１２０´は、それぞれ、ワード線ＷＬ及びメモリセルＭＣ（図１）のゲート電極、並びに、ドレイン側選択ゲート線ＳＧＤ及びドレイン側選択トランジスタＳＴＤ（図１）のゲート電極として機能する。
複数の導電層１２０´の下方には、半導体層１２１´（図２）が設けられている。半導体層１２１´は、例えば、リン（Ｐ）等のＮ型の不純物、又は、ホウ素（Ｂ）等のＰ型の不純物が注入された多結晶シリコン（Ｓｉ）等の半導体層である。例えば図４に示す様に、半導体層１２１´の半導体層１３０´との対向面１２１´＿１は、凹状の曲面として構成されている。
例えば図２に示す様に、複数の導電層１２０´の間、並びに、最下層の導電層１２０´及び半導体層１２１´の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１２２が設けられる。また、半導体層１２１´及び第１メモリ層ＭＬ１の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１７０が設けられる。絶縁層１７０の上面の一部は半導体層１２１´の下面に接続され、絶縁層１７０の上面の一部はゲート絶縁膜１４０´の下端に接続されている。
尚、以下の説明では、Ｙ方向に並ぶ２つの積層体構造ＬＳ２の一方を積層体構造ＬＳ２ａと呼び、他方を積層体構造ＬＳ２ｂと呼ぶ場合がある。また、積層体構造ＬＳ２ａに含まれる導電層１２０´を導電層１２０ａ´と呼び、積層体構造ＬＳ２ｂに含まれる導電層１２０´を導電層１２０ｂ´と呼ぶ場合がある。
半導体層１３０´は、Ｘ方向に並ぶ複数のメモリユニット構造ＭＵＳ２に対応してＸ方向に並ぶ。半導体層１３０´は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１３０´は、積層体構造ＬＳ２ａ及び絶縁層１５０´の間に設けられた第１部分１３０ａ´と、積層体構造ＬＳ２ｂ及び絶縁層１５０´の間に設けられた第２部分１３０ｂ´と、第１部分１３０ａ´及び第２部分１３０ｂ´の下端に設けられた第３部分１３０ｃ´と、第１部分１３０ａ´及び第２部分１３０ｂ´の上端に設けられた第４部分１３０ｄ´と、を備える。
第１部分１３０ａ´は、Ｚ方向に延伸し、Ｙ方向において複数の導電層１２０ａ´と対向する。第１部分１３０ａ´は、メモリストリングＭＳａ（図１）に含まれる複数のメモリセルＭＣのチャネル領域、及び、これに接続されたドレイン側選択トランジスタＳＴＤ（図１）のチャネル領域として機能する。
第２部分１３０ｂ´は、Ｚ方向に延伸し、Ｙ方向において複数の導電層１２０ｂ´と対向する。第２部分１３０ｂ´は、メモリストリングＭＳｂ（図１）に含まれる複数のメモリセルＭＣのチャネル領域、及び、これに接続されたドレイン側選択トランジスタＳＴＤ（図１）のチャネル領域として機能する。
第３部分１３０ｃ´は、例えば図４に示す様に、第１部分１３０ａ´及び第２部分１３０ｂ´の下端に接続された部分１３０´＿１を備える。この部分１３０´＿１は、半導体層１２１´の対向面１２１´＿１に沿って曲板状に形成されている。図示の例において、この部分１３０´＿１のＹ方向における幅は下方に向かうほど大きくなり、下端部分において最大の幅Ｙ４となる。この幅Ｙ４は、例えば、半導体層１３０の第４部分１３０ｄのＹ方向の幅Ｙ３より大きくても良い。また、第３部分１３０ｃ´は、この部分１３０´＿１に接続された部分１３０´＿２を備える。この部分１３０´＿２は、絶縁層１７０の上面に沿ってＹ方向に延伸する。この部分１３０´＿２のＹ方向の一端部は、上記部分１３０´＿１の下端に接続されている。また、第３部分１３０ｃ´は、この部分１３０´＿２のＹ方向の他端部に接続された部分１３０´＿３を備える。この部分１３０´＿３は、半導体層１３０の第４部分１３０ｄの上面に接続されている。この部分１３０´＿３と半導体層１３０との接続部分には、界面層が存在する。一方、この部分１３０´＿３から第１部分１３０ａに至るまでの領域には、界面層が存在しない。同様に、この部分１３０´＿３から第２部分１３０ｂに至るまでの領域には、界面層が存在しない。
第４部分１３０ｄ´は、例えば図３Ｃに示す様に、第１部分１３０ａ´に接続された部分１３０ｄａ´と、第２部分１３０ｂ´に接続された部分１３０ｄｂ´と、を備える。これらの部分１３０ｄａ´，１３０ｄｂ´は、それぞれ、Ｘ方向に延伸する略長円状の形状を有し、お互いに接続されている。上記部分１３０ｄａ´のＹ方向の幅Ｙ１´は、第１部分１３０ａ´のＹ方向の幅Ｙ８´よりも大きい。また、上記部分１３０ｄｂ´のＹ方向の幅Ｙ２´は、第２部分１３０ｂ´のＹ方向の幅Ｙ９´よりも大きい。また、図示の例では、上記部分１３０ｄａ´のＸ方向の幅は、Ｚ方向から見て第１部分１３０ａ´と重なる位置において最大の幅Ｘ１´となる。また、図示の例では、上記部分１３０ｄｂ´のＸ方向の幅は、Ｚ方向から見て第２部分１３０ｂ´と重なる位置において最大の幅Ｘ２´となる。また、第４部分１３０ｄ´のＸ方向の幅は、上記部分１３０ｄａ´，１３０ｄｂ´の接続部１３０ｄｃ´において極小の幅Ｘ３´となる。幅Ｘ３´は、幅Ｘ１´及び幅Ｘ２´よりも小さい。また、幅Ｘ１´及び幅Ｘ２´は、第１部分１３０ａ´及び第２部分１３０ｂ´のＸ方向の幅よりも大きい。尚、例えば図２に例示する様に、第１部分１３０ａ´と第４部分１３０ｄ´との間には、界面層が存在しない。同様に、第２部分１３０ｂ´と第４部分１３０ｄ´との間には、界面層が存在しない。
ゲート絶縁膜１４０´は、例えば図２に例示する様に、積層体構造ＬＳ２のＹ方向の両側面に設けられ、これらの側面に沿ってＸ方向及びＺ方向に延伸する。ゲート絶縁膜１４０´は、トンネル絶縁膜１４１´、電荷蓄積膜１４２´、及び、ブロック絶縁膜１４３´を備える。トンネル絶縁膜１４１´及びブロック絶縁膜１４３´は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１４２´は、例えば、窒化シリコン（ＳｉＮ）等の絶縁膜である。
尚、ゲート絶縁膜１４０´に含まれる膜の一部又は全部は、メモリセルＭＣ毎に設けられても良い。
また、例えば図４に示す様に、ゲート絶縁膜１４０´のうち、半導体層１２１´の対向面１２１´＿１と半導体層１３０´の上記部分１３０´＿１との間に設けられた部分は、半導体層１２１´の対向面１２１´＿１に沿って曲板状に形成されている。また、ゲート絶縁膜１４０´のうち、絶縁層１７０の上面と半導体層１３０´の上記部分１３０´＿２との間に設けられた部分は、絶縁層１７０の上面に沿ってＹ方向に延伸する。また、ゲート絶縁膜１４０´の下端は、半導体層１３０の第４部分１３０ｄの上面に接続されている。また、例えば図２に示す様に、ゲート絶縁膜１４０´の上端は、半導体層１３０´の第４部分１３０ｄ´の下面に接続されている。
絶縁層１５０´は、メモリトレンチ構造ＭＴ２のＹ方向における中央部に設けられ、Ｘ方向及びＺ方向に延伸する。絶縁層１５０´のうち、メモリユニット構造ＭＵＳ２に含まれる部分のＹ方向における幅は、絶縁層１５０´のうち、メモリユニット間構造ＩＭＵＳ２に含まれる部分のＹ方向における幅よりも小さい。絶縁層１５０´は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層である。
また、例えば図４に示す様に、絶縁層１５０´は、導電層１２０´よりも下方に設けられた部分１５０´＿１と、この部分１５０´＿１よりも下方に設けられた部分１５０´＿２と、この部分１５０´＿２よりも下方に設けられた部分１５０´＿３と、を備える。図示の例において、上記部分１５０´＿２のＹ方向の幅は下方に向かうほど大きくなり、下端部分において最大の幅Ｙ６となる。この幅Ｙ６は、上記部分１５０´＿１のＹ方向の幅Ｙ５及び上記部分１５０´＿３のＹ方向の幅Ｙ７よりも大きい。また、上記部分１５０´＿１のＹ方向の幅Ｙ５は、上記部分１５０´＿３のＹ方向の幅Ｙ７より大きくても良いし、同程度であっても良い。尚、上記部分１５０´＿１のＹ方向の幅Ｙ５及び上記部分１５０´＿３のＹ方向の幅Ｙ７は、半導体層１３０の第４部分１３０ｄのＹ方向の幅Ｙ３よりも小さい。上記部分１５０´＿２のＹ方向の幅Ｙ６は、半導体層１３０の第４部分１３０ｄのＹ方向の幅Ｙ３より大きくても良いし、小さくても良い。
［製造方法］
次に、図６〜図３６を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。図６〜図１９中の（ａ）は、同製造方法について説明するための模式的な平面図である。図６〜図１９中の（ｂ）は、同製造方法について説明するための模式的な断面図であり、図６〜図１９中の（ａ）におけるＤ−Ｄ´線に対応する断面を示している。図２０〜図３６は、製造工程中における構造の模式的な断面図であり、図２に示した断面を示している。
図６に示す様に、同製造方法においては、図示しない基板の上方に、配線層１６０を形成する。また、配線層１６０の上面に、複数の絶縁層１２２及び犠牲層１２０Ａを交互に積層する。また、最上層の犠牲層１２０Ａの上面に、絶縁層１５２を形成する。犠牲層１２０Ａは、例えば、窒化シリコン（ＳｉＮ）等からなる。絶縁層１５２は、例えば、酸化シリコン（ＳｉＯ２）等からなる。配線層１６０、絶縁層１２２、犠牲層１２０Ａ及び絶縁層１５２の成膜は、例えば、ＣＶＤ（Chemical Vapor Deposition）等によって行う。
次に、図７に示す様に、絶縁層１２２、犠牲層１２０Ａ及び絶縁層１５２に開口ＭＴａを形成する。開口ＭＴａは、例えば、開口ＭＴａに対応する部分に開口を有する絶縁層を図６に示す構造の上面に形成し、これをマスクとしてＲＩＥ（Reactive Ion Etching: RIE）等を行うことによって形成する。
開口ＭＴａは、Ｚ方向に延伸し、絶縁層１２２、犠牲層１２０Ａ及び絶縁層１５２をＹ方向に分断し、配線層１６０の上面を露出させる。
次に、図８に示す様に、開口ＭＴａの底面に、半導体層１３３を形成する。半導体層１３３は、例えば、エピタキシャル成長等によって形成する。
次に、図９に示す様に、絶縁層１５２の上面、並びに、開口ＭＴａの底面及び側面に、ブロック絶縁膜１４３、電荷蓄積膜１４２、トンネル絶縁膜１４１、及び、アモルファスシリコン膜１３０Ａを成膜する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、図１０に示す様に、ブロック絶縁膜１４３、電荷蓄積膜１４２、トンネル絶縁膜１４１、及び、アモルファスシリコン膜１３０Ａのうち、開口ＭＴａの底面部に設けられた部分を除去し、半導体層１３３を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、図１１に示す様に、半導体層１３３の上面、並びに、アモルファスシリコン膜１３０Ａの側面及び上面に、アモルファスシリコン膜を成膜する。この工程は、例えば、ＣＶＤ等の方法によって行う。次に、熱処理等を行い、アモルファスシリコン膜１３０Ａの結晶構造を改質して、多結晶シリコン（Ｓｉ）等の半導体層１３０Ｂを形成する。
次に、図１２に示す様に、開口ＭＴａの内部にカーボン膜２００を形成し、その後、カーボン膜２００の上面に、酸化膜等のハードマスクＨＭを形成する。カーボン膜２００の形成は、例えば塗布型カーボン膜材料のスピンコーティング等によって行う。ハードマスクＨＭの形成は、例えば、ＣＶＤ等によって行う。
次に、図１２に示す様に、ハードマスクＨＭに、開口ＡＨを形成する。開口ＡＨは、メモリユニット間構造ＩＭＵＳ１（図３）に対応する位置に設けられる。開口ＡＨの形成は、例えば、フォトリソグラフィー及びウェットエッチング等の方法によって行われる。
次に、図１３に示す様に、カーボン膜２００のうち、開口ＡＨに対応する位置に設けられた部分を除去する。この工程は、例えば、ＲＩＥ等によって行う。尚、この工程では、半導体層１３０Ｂの一部、トンネル絶縁膜１４１の一部、電荷蓄積膜１４２の一部、及び、ブロック絶縁膜１４３の一部も除去され、絶縁層１５２の一部が露出する。
次に、図１４に示す様に、半導体層１３０Ｂのうち、開口ＡＨに露出している部分を除去する。この工程は、例えば、ＲＩＥによる等方性エッチング等によって行う。この工程により、半導体層１３０Ｂの開口ＭＴａ内に設けられた部分がＸ方向に分断される。
次に、図１５に示す様に、ハードマスクＨＭ及びカーボン膜２００を除去し、開口ＭＴａ内部に絶縁層１５０を形成して開口部を埋め込む。ハードマスクＨＭの除去は、例えば、ウェットエッチング等によって行う。カーボン膜２００の除去は、例えば、アッシング等によって行う。絶縁層１５０の形成は、例えば、ＣＶＤ等によって行う。
次に、図１６に示す様に、絶縁層１５０の一部を選択的に除去する。この工程は、例えば、絶縁層１５０の上面が、絶縁層１５２の上面よりも低くなる様に行う。この工程は、例えば、ＲＩＥ等によって行う。
次に、図１７に示す様に、半導体層１３０Ｂの一部を選択的に除去して、トンネル絶縁膜１４１の上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、図１８に示す様に、トンネル絶縁膜１４１、電荷蓄積膜１４２、ブロック絶縁膜１４３及び絶縁層１５０の一部を選択的に除去して、絶縁層１５２の上面を露出させる。この工程により、半導体層１３０Ｂの上端部のＹ方向の両側面が露出する。この工程は、例えば、ウェットエッチング等によって行う。
次に、図１９に示す様に、半導体層１３０の第４部分１３０ｄを形成する。この工程は、例えば、エピタキシャル成長によって行う。ここで、半導体層１３０ａ及び１３０ｂのＸ方向の側面は、図１４を参照して説明した工程において、ＲＩＥ等の手段によって加工されている。また、半導体層１３０ａ及び１３０ｂの上面は、図１７を参照して説明した工程において、ＲＩＥ等の手段によって加工されている。従って、半導体層１３０ａ及び１３０ｂ上端部のＸ方向の側面及び上面においては、結晶構造が乱れている。この様な態様においては、半導体層１３０ａ及び１３０ｂ上端部のＸ方向の側面及び上面が、エピタキシャル成長の基準面として機能しづらい。一方、半導体層１３０ａ及び１３０ｂのＹ方向の側面に対しては、ＲＩＥ等の手段による加工が行われていない。従って、半導体層１３０ａ及び１３０ｂ上端部のＹ方向の側面においては、結晶構造が乱れていない。この様な態様においては、半導体層１３０ａ及び１３０ｂの上端部のＹ方向の側面が、エピタキシャル成長の基準面として機能しやすい。従って、この様な状態でエピタキシャル成長を行うと、Ｙ方向における結晶成長の速度が、Ｘ方向及びＺ方向における結晶成長の速度よりも大きくなる。従って、シリコン（Ｓｉ）の結晶が主としてＹ方向に成長し、図１９に示す様な、Ｙ方向に延伸する構造が形成される。
尚、この様な方法によって半導体層１３０の第４部分１３０ｄを形成した場合、第４部分１３０ｄと第１部分１３０ａとの間に、界面層は形成されない。同様に、第４部分１３０ｄと第２部分１３０ｂとの間に、界面層は形成されない。
次に、図２０に示す様に、図１５に示す構造の上面に平坦化処理を行う。この工程は、例えば、ＲＩＥによるエッチバック等によって行う。また、平坦化された面に、絶縁層１７０及び半導体層１２１Ａ´を形成する。また、半導体層１２１Ａ´の上面に、複数の絶縁層１２２及び犠牲層１２０Ａ´を交互に積層する。また、最上層の犠牲層１２０Ａの上面に、絶縁層１５２を形成する。犠牲層１２０Ａ´は、例えば、窒化シリコン（ＳｉＮ）等からなる。絶縁層１５２は、例えば、酸化シリコン（ＳｉＯ２）等からなる。絶縁層１７０、半導体層１２１Ａ´、絶縁層１２２、犠牲層１２０Ａ´及び絶縁層１５２の成膜は、例えば、ＣＶＤ等によって行う。
次に、図２１に示す様に、絶縁層１５２、絶縁層１２２´及び犠牲層１２０Ａ´に開口ＭＴｂを形成する。この工程は、図６に示す工程と同様に行う。
開口ＭＴｂは、Ｚ方向に延伸し、絶縁層１２２、犠牲層１２０Ａ´及び絶縁層１５２をＹ方向に分断し、半導体層１２１Ａ´の上面を露出させる。
次に、図２２に示す様に、開口ＭＴｂを介し、半導体層１２１Ａ´の一部を選択的に除去して、絶縁層１７０の上面を露出させる。この工程により、開口ＭＴｂ下部のＹ方向における幅が拡大する。この工程は、例えば、等方的ドライエッチング等の方法によって行う。
次に、図２３に示す様に、絶縁層１７０のうち、開口ＭＴｂの底面部に設けられた部分を除去し、半導体層１３０の第４部分１３０ｄを露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、図２４に示す様に、絶縁層１５２の上面、並びに、開口ＭＴｂの底面及び側面に、ブロック絶縁膜１４３´、電荷蓄積膜１４２´、トンネル絶縁膜１４１´、及び、アモルファスシリコン膜１３０Ａ´を成膜する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、図２５に示す様に、ブロック絶縁膜１４３´、電荷蓄積膜１４２´、トンネル絶縁膜１４１´、及び、アモルファスシリコン膜１３０Ａ´のうち、開口ＭＴｂの底面部に設けられた部分を除去し、半導体層１３０の第４部分１３０ｄを露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、図２６に示す様に、半導体層１３０の第４部分１３０ｄの上面、並びに、アモルファスシリコン膜１３０Ａ´の側面及び上面に、アモルファスシリコン膜を成膜する。この工程は、例えば、ＣＶＤ等の方法によって行う。次に、熱処理等を行い、アモルファスシリコン膜１３０Ａ´の結晶構造を改質して、多結晶シリコン（Ｓｉ）等の半導体層１３０Ｂ´を形成する。
次に、図２７に示す様に、開口ＭＴｂの内部にカーボン膜２００´を形成し、その後、カーボン膜２００´の上面に、酸化膜等のハードマスクＨＭ´を形成する。カーボン膜２００´の形成は、例えば塗布型カーボン膜材料のスピンコーティング等によって行う。ハードマスクＨＭ´の形成は、例えば、ＣＶＤ等によって行う。
次に、図２７に示す様に、ハードマスクＨＭ´に、開口ＡＨ´を形成する。開口ＡＨ´は、メモリユニット間構造ＩＭＵＳ２（図２）に対応する位置に設けられる。開口ＡＨ´の形成は、例えば、フォトリソグラフィー及びウェットエッチング等の方法によって行われる。
次に、図２８に示す様に、カーボン膜２００´のうち、開口ＡＨ´に対応する位置に設けられた部分を除去する。この工程は、例えば、ＲＩＥ等によって行う。尚、この工程では、半導体層１３０Ｂ´の一部、トンネル絶縁膜１４１´の一部、電荷蓄積膜１４２´の一部、及び、ブロック絶縁膜１４３´の一部も除去され、絶縁層１５２の一部が露出する。
次に、図２９に示す様に、半導体層１３０Ｂのうち、開口ＡＨ´に露出している部分を除去する。この工程は、例えば、ＲＩＥによる等方性エッチング等によって行う。この工程により、半導体層１３０Ｂ´の開口ＭＴｂ内に設けられた部分がＸ方向に分断される。
次に、図３０に示す様に、ハードマスクＨＭ´及びカーボン膜２００´を除去し、開口ＭＴｂ内部に絶縁層１５０´を形成して開口部を埋め込む。ハードマスクＨＭ´の除去は、例えば、ウェットエッチング等によって行う。カーボン膜２００´の除去は、例えば、アッシング等によって行う。絶縁層１５０´の形成は、例えば、ＣＶＤ等によって行う。
次に、図３１に示す様に、絶縁層１５０´の一部を選択的に除去する。この工程は、例えば、絶縁層１５０´の上面が、絶縁層１５２の上面よりも低くなる様に行う。この工程は、例えば、ＲＩＥ等によって行う。
次に、図３２に示す様に、半導体層１３０Ｂ´の一部を選択的に除去して、トンネル絶縁膜１４１´の上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、図３３に示す様に、トンネル絶縁膜１４１´、電荷蓄積膜１４２´、ブロック絶縁膜１４３´及び絶縁層１５０´の一部を選択的に除去して、絶縁層１５２の上面を露出させる。この工程により、半導体層１３０Ｂ´の上端部のＹ方向の両側面が露出する。この工程は、例えば、ウェットエッチング等によって行う。
次に、図３４に示す様に、半導体層１３０´の第４部分１３０ｄ´を形成する。この工程は、例えば、エピタキシャル成長によって行う。
尚、この様な方法によって半導体層１３０´の第４部分１３０ｄ´を形成した場合、第４部分１３０ｄ´と第１部分１３０ａ´との間に、界面層は形成されない。同様に、第４部分１３０ｄ´と第２部分１３０ｂ´との間に、界面層は形成されない。
次に、図示しない開口を介して複数の犠牲層１２０Ａ及び犠牲層１２０Ａ´を除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、図３５に示す様に、図示しない開口を介して半導体層１３３の側面に絶縁層１３５を形成する。この工程は、例えば、酸化処理等によって行う。
次に、図３５に示す様に、図示しない開口を介してＺ方向に並ぶ絶縁層１２２の間に、導電層１２１、導電層１２０及び導電層１２０´を形成する。この工程は、例えば、ＣＶＤ及びウェットエッチング等によって行う。
その後、例えば図３６に示す様に、図３５に示した構造の上面に酸化シリコン（ＳｉＯ２）等の絶縁層１５２´、銅（Ｃｕ）等のビット線コンタクトＢＬＣ、銅（Ｃｕ）等のビット線ＢＬ、酸化シリコン（ＳｉＯ２）等の絶縁層１５３等を形成する。これにより、図２等を参照して説明した様な構造が形成される。
［効果］
本実施形態に係る半導体記憶装置の製造方法では、図６を参照して説明した工程において複数の犠牲層１２０Ａ及び絶縁層１２２を形成し、図７を参照して説明した工程においてこれら複数の犠牲層１２０Ａ及び絶縁層１２２に開口ＭＴａを形成し、図９〜図１１を参照して説明した工程において、開口ＭＴａ内に半導体層１３０Ｂ及びゲート絶縁膜１４０を形成している。また、図３５を参照して説明した工程において、犠牲層１２０Ａを除去し、導電層１２０を形成している。
ここで、半導体記憶装置の高集積化を行うためには、例えば、図６を参照して説明した工程において犠牲層１２０Ａ及び絶縁層１２２の積層数を大きくして、図７を参照して説明した工程においてアスペクト比の大きい開口ＭＴａを形成することが考えられる。しかしながら、アスペクト比の大きい開口ＭＴａの形成は、容易でない場合がある。
そこで、本実施形態に係る半導体記憶装置の製造方法では、図９〜図１１を参照して説明した工程の後で、図２０を参照して説明した工程において複数の犠牲層１２０Ａ´及び絶縁層１２２を形成し、図２１を参照して説明した工程においてこれら複数の犠牲層１２０Ａ´及び絶縁層１２２に開口ＭＴｂを形成し、図２４〜図２６を参照して説明した工程において、開口ＭＴｂ内に半導体層１３０Ｂ´及びゲート絶縁膜１４０´を形成している。
この様な方法によれば、アスペクト比の大きい開口ＭＴａを形成することなく半導体記憶装置の高集積化を行うことが可能である。しかしながら、この様な方法では、開口ＭＴａ（図８）のＹ方向における位置と、開口ＭＴｂ（図２１）のＹ方向における位置と、を正確に位置合わせする必要が生じてしまい、歩留まりの低下を招いてしまう場合がある。
この様な歩留まりの低下を抑制するためには、例えば、開口ＭＴａ内に形成される半導体層１３０と、開口ＭＴｂ内に形成される半導体層１３０´とを接続するために、これらの間に、Ｙ方向の幅が大きい半導体部分（以下、「ジョイント半導体層」と呼ぶ。）等を形成することが考えられる。しかしながら、この様なジョイント半導体層をフォトリソグラフィー等の手段によって形成する場合、半導体層１３０とジョイント半導体層との位置合わせ、及び、ジョイント半導体層と半導体層１３０´との位置合わせが必要になってしまい、歩留まりの低下を好適に抑制出来ない場合がある。
そこで、本実施形態に係る製造方法では、図１８を参照して説明した工程において半導体層１３０ＢのＹ方向の側面を露出させ、図１９に示す工程においてエピタキシャル成長等の手段によって半導体層１３０の第４部分１３０ｄを形成している。この様な方法によれば、半導体層１３０の第４部分１３０ｄを上記ジョイント半導体層として機能させることが可能である。また、この様な方法では、半導体層１３０の第４部分１３０ｄとその他の部分との位置関係を自己整合的に定めることが可能であり、半導体層１３０とジョイント半導体層との位置合わせを行う必要がない。従って、歩留まりの低下を好適に抑制可能である。
また、この様な方法によれば、半導体層１３０の第１部分１３０ａと第４部分１３０ｄとの間に界面層が形成されない。同様に、半導体層１３０の第２部分１３０ｂと第４部分１３０ｄとの間に界面層が形成されない。従って、上記ジョイント半導体層をフォトリソグラフィー等の手段によって形成する場合と比較して、半導体層１３０における抵抗値を低減することが可能である。
また、上述の通り、本実施形態に係る製造方法では、図２１を参照して説明した工程において複数の犠牲層１２０Ａ´及び絶縁層１２２に開口ＭＴｂを形成している。この様な方法では、開口ＭＴｂの下端のＹ方向の幅が小さくなってしまい、半導体層１３０の第４部分１３０ｄの上面を好適に露出させることが難しい場合がある。これにより、歩留まりの低下を招いてしまう場合がある。
そこで、本実施形態に係る製造方法では、図２１を参照して説明した工程において開口ＭＴｂを形成し、図２２を参照して説明した工程において開口ＭＴｂ下部のＹ方向における幅を拡大し、図２３を参照して説明した工程において絶縁層１７０の一部を除去し、その後、図２４〜図２６に示す工程において開口ＭＴｂの内部に半導体層１３０Ｂ´を形成している。
この様な方法によれば、開口ＭＴｂのＹ方向における幅が拡大した状態で絶縁層１７０を除去するため、半導体層１３０の第４部分１３０ｄの上面を好適に露出させることが可能である。これにより、歩留まりの低下を好適に抑制可能である。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１０…基板、１２０…導電層、１３０…半導体層、１４０…ゲート絶縁膜、１５０…絶縁層、１６０…配線層、１７０…絶縁層、ＭＬ１…第１メモリ層、ＭＬ２…第２メモリ層。

Claims (5)

  1. 基板と、
    前記基板の表面と交差する第１方向に配列された第１メモリ層と
    を備え、
    前記第１メモリ層は、
    前記第１方向に配列され、前記第１方向と交差する第２方向に延伸する複数の第１導電層と、
    前記第１方向及び前記第２方向と交差する第３方向に前記複数の第１導電層から離間し、前記第１方向に配列され、前記第２方向に延伸する複数の第２導電層と、
    前記第１方向に延伸し前記複数の第１導電層に対向する第１部分、前記第１方向に延伸し前記複数の第２導電層に対向する第２部分、並びに、前記第１部分及び前記第２部分に接続された第３部分を備える第１半導体層と
    を備え、
    前記第３部分は、
    前記第１部分に接続され、前記第２方向において第１の幅を備える第４部分と、
    前記第２部分に接続され、前記第２方向において第２の幅を備える第５部分と、
    前記第４部分と前記第５部分との間の接続部であって、前記第２方向において第３の幅を備える第１接続部と
    を備え、
    前記第３の幅は前記第１の幅よりも小さく、
    前記第３の幅は前記第２の幅よりも小さい
    半導体記憶装置。
  2. 前記第１方向において前記第１メモリ層上に設けられた第２メモリ層を備え、
    前記第２メモリ層は、
    前記第１方向に配列され、前記第２方向に延伸する複数の第３導電層と、
    前記第３方向に前記複数の第３導電層から離間し、前記第１方向に配列され、前記第２方向に延伸する複数の第４導電層と、
    前記第１方向に延伸し前記複数の第３導電層に対向する第７部分、前記第１方向に延伸し前記複数の第４導電層に対向する第８部分、並びに、前記第７部分及び前記第８部分に接続された第９部分を備える第２半導体層と
    を備え、
    前記第９部分は前記第３部分に接続されている
    請求項１記載の半導体記憶装置。
  3. 前記第２半導体層は、前記第７部分及び前記第８部分に接続された第１０部分を備え、
    前記第１０部分は、
    前記第７部分に接続され、前記第２方向において第４の幅を備える第１１部分と、
    前記第８部分に接続され、前記第２方向において第５の幅を備える第１２部分と、
    前記第１１部分と前記第１２部分との間の接続部であって、前記第２方向において第６の幅を備える第２接続部と
    を備え、
    前記第６の幅は前記第４の幅よりも小さく、
    前記第６の幅は前記第５の幅よりも小さい
    請求項２記載の半導体記憶装置。
  4. 基板と、
    前記基板の表面と交差する第１方向に配列された第１メモリ層及び第２メモリ層と
    を備え、
    前記第１メモリ層は、
    前記第１方向に配列され、前記第１方向と交差する第２方向に延伸する複数の第１導電層と、
    前記第１方向及び前記第２方向と交差する第３方向に前記複数の第１導電層から離間し、前記第１方向に配列され、前記第２方向に延伸する複数の第２導電層と、
    前記第１方向に延伸し前記複数の第１導電層に対向する第１部分、前記第１方向に延伸し前記複数の第２導電層に対向する第２部分、並びに、前記第１部分及び前記第２部分に接続された第３部分を備える第１半導体層と
    を備え、
    前記第１部分は前記第３方向において第１の幅を備え、
    前記第２部分は前記第３方向において第２の幅を備え、
    前記第３部分は、
    前記第１部分に接続され、前記第３方向において第３の幅を備える第４部分と、
    前記第２部分に接続され、前記第３方向において第４の幅を備える第５部分と、
    を備え、
    前記第３の幅は前記第１の幅よりも大きく、
    前記第４の幅は前記第２の幅よりも大きい
    半導体記憶装置。
  5. 基板と、
    前記基板の表面と交差する第１方向に配列された第１メモリ層及び第２メモリ層と
    を備え、
    前記第１メモリ層は、
    前記第１方向に配列され、前記第１方向と交差する第２方向に延伸する複数の第１導電層と、
    前記第１方向及び前記第２方向と交差する第３方向に前記複数の第１導電層から離間し、前記第１方向に配列され、前記第２方向に延伸する複数の第２導電層と、
    前記第１方向に延伸し前記複数の第１導電層に対向する第１部分、前記第１方向に延伸し前記複数の第２導電層に対向する第２部分、並びに、前記第１部分及び前記第２部分に接続された第３部分を備える第１半導体層と、
    前記第１部分及び前記第２部分の間に設けられ、前記第１方向に延伸する第１絶縁層と
    を備え、
    前記第２メモリ層は、
    前記第１方向に配列され、前記第２方向に延伸する複数の第３導電層と、
    前記第３方向に前記複数の第３導電層から離間し、前記第１方向に配列され、前記第２方向に延伸する複数の第４導電層と、
    前記第１方向に延伸し前記複数の第３導電層に対向する第４部分、前記第１方向に延伸し前記複数の第４導電層に対向する第５部分、並びに、前記第４部分及び前記第５部分に接続された第６部分を備える第２半導体層と、
    前記第４部分及び前記第５部分の間に設けられ、前記第１方向に延伸する第２絶縁層と
    を備え、
    前記第６部分は前記第３部分に接続され、
    前記第２絶縁層は、
    前記複数の第３導電層及び前記複数の第４導電層よりも前記第１メモリ層側に設けられ、前記第３方向において第１の幅を備える第７部分と、
    前記第７部分よりも前記第１メモリ層側に設けられ、前記第３方向において第２の幅を備える第８部分と、
    前記第８部分よりも前記第１メモリ層側に設けられ、前記第３方向において第３の幅を備える第９部分と
    を備え、
    前記第２の幅は前記第１の幅よりも大きく
    前記第２の幅は前記第３の幅よりも大きい
    半導体記憶装置。
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