TW202145510A - 半導體記憶裝置及其製造方法 - Google Patents

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Abstract

實施方式提供一種具有良好特性且能良好製造之半導體記憶裝置及其製造方法。  實施方式之半導體記憶裝置具備沿第1方向排列之複數個導電層、於第1方向上延伸之第1絕緣層、設置於複數個導電層與第1絕緣層之間的第1半導體層、及設置於複數個導電層與第1半導體層之間的閘極絕緣膜。複數個導電層包含有於第1方向上相鄰之第1導電層及第2導電層。若將第1半導體層之與第1導電層對向之區域設為第1區域，將與第2導電層對向之區域設為第2區域，將第1區域與第2區域之間的區域設為第3區域，將第1區域之厚度設為t1，將第2區域之厚度設為t2，則第3區域包含厚度大於t1及t2之區域，第3區域之厚度之最小值大於t1－2 nm且大於t2－2 nm。

Description

半導體記憶裝置及其製造方法
本實施方式係關於一種半導體記憶裝置及其製造方法。
已知有一種半導體記憶裝置，其具備基板、沿著與基板表面交叉之第1方向排列之複數個導電層、於第1方向上延伸之半導體層、以及設置於複數個導電層與第1半導體層之間的閘極絕緣膜。
實施方式提供一種具有良好特性且能夠很好地製造之半導體記憶裝置及其製造方法。
一實施方式之半導體記憶裝置具備基板、沿著與基板表面交叉之第1方向排列之複數個導電層、於第1方向上延伸之第1絕緣層、設置於複數個導電層與第1絕緣層之間的第1半導體層、以及設置於複數個導電層與第1半導體層之間的閘極絕緣膜。於沿著第1方向及與第1方向交叉之第2方向延伸且包含複數個導電層、第1絕緣層、第1半導體層及閘極絕緣膜之一部分之剖面中，複數個導電層包含有於第1方向上相鄰之第1導電層及第2導電層。又，第1絕緣層具備：第1絕緣部，其於第2方向上具有第1寬度；以及第2絕緣部，其於第2方向上具有較第1寬度小之第2寬度，且第1方向上之位置與第1絕緣部不同。又，若將第1半導體層之設置於第1絕緣部與第1導電層之間且與第1導電層對向之區域設為第1區域，將設置於第2絕緣部與第2導電層之間且與第2導電層對向之區域設為第2區域，將第1區域與第2區域之間的區域設為第3區域，將第1區域之第1絕緣層側之面至閘極絕緣膜之最短距離設為t1，將第2區域之第1絕緣層側之面至閘極絕緣膜之最短距離設為t2，則第3區域之第1絕緣層側之面包含有至閘極絕緣膜之最短距離大於t1及t2之區域，第3區域之第1絕緣層側之面至閘極絕緣膜之最短距離大於t1－2 nm且大於t2－2 nm。
於一實施方式之製造方法中，在基板上交替形成複數個第1層及複數個第2層，形成貫通複數個第1層及複數個第2層之第1貫通孔，於複數個第1層及複數個第2層上交替形成複數個第3層及複數個第4層，形成貫通複數個第3層及複數個第4層且與第1貫通孔連通之第2貫通孔，於第1貫通孔及第2貫通孔之內周面形成閘極絕緣膜及第1半導體層，對第1半導體層進行氧化處理而形成第1氧化膜。
繼而，參照圖式詳細地說明實施方式之半導體記憶裝置。再者，以下實施方式僅為一例，並不意圖限定本發明。又，以下附圖為模式圖，為方便說明，有時會省略一部分構成等。又，對複數個實施方式所共用之部分標註相同之符號，有時會省略說明。
又，於本說明書中提及「半導體記憶裝置」時，有時指記憶體裸片，有時指記憶體晶片、記憶卡、SSD(Solid State Drive，固態驅動器)等包含控制器裸片之記憶體系統。進而，有時亦指智慧型手機、平板終端、個人電腦等包含主機之構成。
又，於本說明書中提及第1構成「電連接」於第2構成時，可為第1構成直接連接於第2構成，亦可為第1構成經由配線、半導體構件或電晶體等連接於第2構成。例如，於將3個電晶體串聯連接之情形時，即便第2個電晶體處於斷開(OFF)狀態，第1個電晶體亦會「電連接」於第3個電晶體。
又，於本說明書中，將相對於基板上表面平行之指定方向稱作X方向，將相對於基板上表面平行且與X方向垂直之方向稱作Y方向，將相對於基板上表面垂直之方向稱作Z方向。
又，於本說明書中，有時將沿著指定面之方向稱作第1方向，將沿著該指定面與第1方向交叉之方向稱作第2方向，將與該指定面交叉之方向稱作第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向中之任一方向對應，亦可不對應。
又，於本說明書中，「上」或「下」等表述係以基板為基準。例如，將沿著上述Z方向離開基板之方向稱作上，將沿著Z方向靠近基板之方向稱作下。又，於針對某構成提及下表面或下端時，係指該構成之基板側之面或端部，於提及上表面或上端時，係指該構成之與基板為相反側之面或端部。又，將與X方向或Y方向交叉之面稱作側面等。
又，於本說明書中，在針對圓筒狀或圓環狀之構件或貫通孔等提及「徑向」時，係指於與該等圓筒或圓環之中心軸垂直之平面中，靠近該中心軸之方向或離開該中心軸之方向。又，於提及「徑向之厚度」等時，係指在此種平面中，從中心軸至內周面之距離與從中心軸至外周面之距離之差量。
[第1構成例]  [記憶體裸片MD之構造]  圖1係第1構成例之記憶體裸片MD之模式性俯視圖。如圖1所示，記憶體裸片MD具備半導體基板100。於圖示之例中，半導體基板100中設置沿X方向排列之2個記憶胞陣列區域RMCA 。於記憶胞陣列區域RMCA 中設置沿Y方向排列之複數個記憶塊構造BLK。該等複數個記憶塊構造BLK分別具備複數個記憶胞。又，於半導體基板100之Y方向端部設置有沿著X方向延伸之周邊電路區域RPC 。於周邊電路區域RPC 例如設置有對記憶胞供給電壓之控制電路。
圖2係沿A-A'線切割圖1所示之構造，沿著箭頭方向觀察時之模式性剖視圖。如圖2所示，於半導體基板100之上方設置有記憶胞陣列層LMCA1 。又，於記憶胞陣列層LMCA1 之上方設置有記憶胞陣列層LMCA2 。於記憶胞陣列層LMCA1 及記憶胞陣列層LMCA2 設置有沿Y方向排列之複數個記憶塊構造BLK。又，於Y方向上相鄰之2個記憶塊構造BLK之間設置有接點構造ST。
半導體基板100例如係包含P型矽(Si)之半導體基板，該P型矽(Si)包含硼(B)等P型雜質。於半導體基板100之表面例如設置有包含P型雜質之P型井區域100P。
記憶塊構造BLK具備沿Z方向排列之複數個導電層110、於Z方向上延伸之複數個半導體層120、以及分別設置於複數個導電層110與複數個半導體層120之間的複數個閘極絕緣膜130。
導電層110係於X方向上延伸之大致板狀導電層。導電層110作為字元線及記憶胞之閘極電極等發揮功能。導電層110可包含氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。又，導電層110例如亦可包含含有磷(P)或硼(B)等雜質之多晶矽等。於沿Z方向排列之複數個導電層110之間設置有氧化矽(SiO2 )等之絕緣層101。
於導電層110之下方設置有導電層111。導電層111例如可包含氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。又，於導電層111與導電層110之間設置有氧化矽(SiO2 )等之絕緣層101。
半導體層120於X方向及Y方向上以指定圖案排列。半導體層120作為複數個記憶胞等之通道區域發揮功能。半導體層120例如為多晶矽(Si)等之半導體層。半導體層120具有大致有底圓筒狀之形狀，且於中心部分設置有氧化矽等之絕緣層125。
半導體層120具備包含於記憶胞陣列層LMCA1 中之區域120L 、以及包含於記憶胞陣列層LMCA2 中之區域120U 。又，半導體層120具備設置於區域120L 上端與區域120U 下端之間的區域120J 、以及設置於區域120U 上方之雜質區域121。又，於區域120L 之下方設置有半導體層122。
區域120L 係於Z方向上延伸之大致圓筒狀之區域。區域120L 之外周面分別由記憶胞陣列層LMCA1 中所含之複數個導電層110包圍，且與該等複數個導電層110對向。再者，區域120L 下端部(例如，位於較記憶胞陣列層LMCA1 中所含之複數個導電層110更靠下方之部分)之徑向的寬度W120LL 小於區域120L 上端部(例如，位於較記憶胞陣列層LMCA1 中所含之複數個導電層110更靠上方之部分)之徑向的寬度W120LU 。
區域120U 係於Z方向上延伸之大致圓筒狀之區域。區域120U 之外周面分別由記憶胞陣列層LMCA2 中所含之複數個導電層110包圍，且與該等複數個導電層110對向。再者，區域120U 下端部(例如，位於較記憶胞陣列層LMCA2 中所含之複數個導電層110更靠下方之部分)之徑向的寬度W120UL 小於區域120U 上端部(例如，位於較記憶胞陣列層LMCA2 中所含之複數個導電層110更靠上方之部分)之徑向的寬度W120UU 及上述寬度W120LU 。
區域120J 設置於較記憶胞陣列層LMCA1 中所含之複數個導電層110更靠上方，且設置於較記憶胞陣列層LMCA2 中所含之複數個導電層110更靠下方。再者，區域120J 之徑向之寬度W120J 大於上述寬度W120LU 、W120UU 。
雜質區域121例如包含磷(P)等N型雜質。雜質區域121經由未圖示之接點而連接於位元線。
半導體層122連接於半導體基板100之P型井區域100P。半導體層122例如包含單晶矽(Si)等。半導體層122之外周面由導電層111包圍，且與導電層111對向。於半導體層122與導電層111之間設置有氧化矽等之絕緣層123。
絕緣層125具備包含於記憶胞陣列層LMCA1 中之區域125L 、以及包含於記憶胞陣列層LMCA2 中之區域125U 。又，絕緣層125具備設置於區域125L 上端與區域125U 下端之間的區域125J 。
區域125L 係於Z方向上延伸之大致圓柱狀之區域。區域125L 之外周面分別由半導體層120之區域120L 包圍。再者，區域125L 下端部(例如，位於較記憶胞陣列層LMCA1 中所含之複數個導電層110更靠下方之部分)之徑向的寬度小於區域125L 上端部(例如，位於較記憶胞陣列層LMCA1 中所含之複數個導電層110更靠上方之部分)之徑向的寬度。
區域125U 係於Z方向上延伸之大致圓柱狀之區域。區域125U 之外周面分別由半導體層120之區域120U 包圍。再者，區域125U 下端部(例如，位於較記憶胞陣列層LMCA2 中所含之複數個導電層110更靠下方之部分)之徑向的寬度小於區域125L 上端部之徑向的寬度及區域125U 上端部(例如，位於較記憶胞陣列層LMCA2 中所含之複數個導電層110更靠上方之部分)之徑向的寬度。
區域125J 設置於較記憶胞陣列層LMCA1 中所含之複數個導電層110更靠上方，且設置於較記憶胞陣列層LMCA2 中所含之複數個導電層110更靠下方。再者，區域125J 之徑向之寬度W120J 大於上述區域125L 、125U 之上端部之寬度。
閘極絕緣膜130具有覆蓋半導體層120外周面之大致圓筒狀之形狀。例如，如圖3所示，閘極絕緣膜130具備於半導體層120與導電層110之間積層之隧道絕緣膜131、電荷儲存膜132及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如為氧化矽(SiO2 )等之絕緣膜。電荷儲存膜132例如為氮化矽(Si3 N4 )等之能夠儲存電荷之膜。隧道絕緣膜131、電荷儲存膜132及阻擋絕緣膜133具有大致圓筒狀之形狀，沿著半導體層120之外周面於Z方向上延伸。再者，圖3中表示閘極絕緣膜130具備氮化矽等之絕緣性電荷儲存膜132之例。但是，閘極絕緣膜130例如亦可具備包含N型或P型雜質之多晶矽等之浮動閘極。
例如，如圖2所示，接點構造ST具備於Z方向及X方向上延伸之導電層140、以及設置於導電層140側面之絕緣層141。導電層140連接於設置在半導體基板100之P型井區域100P之N型雜質區域。導電層140例如可包含氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。導電層140例如作為源極線之一部分發揮功能。
[半導體層120之厚度]  繼而，參照圖4及圖5對半導體層120之厚度進行說明。圖4係圖2之B所示部分之模式性放大圖。圖5係圖2之C所示部分之模式性放大圖。
再者，於以下說明中提及半導體層120等之厚度時，該厚度可藉由各種方法而規定。例如想到切割記憶體裸片MD使剖面露出，藉由SEM(Scanning electron microscopy，掃描電子顯微法)或TEM(Transmission electron microscopy，穿透電子顯微法)等觀察該剖面。繼而，例如於所觀察到之剖面中，可於半導體層120之一側之面設定點，將該點至半導體層120之另一側之面的最短距離作為半導體層120之厚度。又，例如亦可於半導體層120之一側之面設定法線，測定沿著該法線從半導體層120之一側之面至另一側之面的距離，將該距離作為半導體層120之厚度。
於圖4之例中，將半導體層120於區域120L 中之厚度示為T120L1 。又，將半導體層120於區域120U 中之厚度示為T120U 。於圖示之例中，厚度T120L1 、T120U 相互一致。例如，該等厚度可於1位或2位有效數字之範圍內一致。
又，於圖示之例中，半導體層120之區域120J 具備從區域120L 之上端部朝徑向外側延伸之大致直線狀之區域120J1 、從區域120U 之下端部朝徑向外側延伸之大致直線狀之區域120J2 、以及設置於該等區域120J1 、120J2 之間且於Z方向上延伸之大致直線狀之區域120J3 。圖中，將半導體層120於該等區域120J1 、120J2 、120J3 中之厚度分別示為T120J1 、T120J2 、T120J3 。於圖示之例中，該等厚度T120J1 、T120J2 、T120J3 與上述厚度T120L1 、T120U 一致。例如，該等厚度可於1位或2位有效數字之範圍內一致。
又，於圖示之例中，將半導體層120在設置於區域120J 與區域120L 之間的部分中之厚度、以及在設置於區域120J 與區域120U 之間的部分中之厚度示為T120J4 。厚度T120J4 可與上述厚度T120L1 、T120U 、T120J1 、T120J2 、T120J3 大致一致，亦可小於該等厚度。例如，厚度T120J4 可於1位或2位有效數字之範圍內與上述厚度T120L1 、T120U 、T120J1 、T120J2 、T120J3 中之任一者一致。又，厚度T120J4 可與從該等厚度中減去2 nm所得之大小一致，亦可大於所獲得之大小。厚度T120J4 亦可為半導體層120之厚度之最小值或極小值。
又，於圖示之例中，將半導體層120在設置於上述區域120J1 與上述區域120J3 之間的部分中之厚度、及在設置於上述區域120J2 與上述區域120J3 之間的部分中之厚度表示為T120J5 。厚度T120J5 大於上述厚度T120L1 、T120U 、T120J1 、T120J2 、T120J3 、T120J4 中之任一者。例如，厚度T120J5 可於1位或2位有效數字之範圍內，大於上述厚度T120L1 、T120U 、T120J1 、T120J2 、T120J3 、T120J4 。厚度T120J5 亦可為半導體層120之厚度之最大值或極大值。再者，於圖示之例中，表示如下例子：於半導體層120之內側(絕緣層125側)之面設定點P1，將半導體層120之外側(導電層110及絕緣層101側)之面中到上述點P1之距離成為最小之點設為點P2，將點P1與點P2之距離作為厚度T120J5 。
於圖5之例中，半導體層120之區域120L 具備設置於複數個導電層110與絕緣層125之間且於Z方向上延伸之區域120L1 、從該區域120L1 之下端部朝徑向內側延伸之區域120L2 、及從該區域120L2 之徑向內側之端部朝下方延伸且連接於半導體層122上表面之區域120L3 。關於半導體層120在區域120L1 中之厚度，於區域120L 之下端附近，亦可為與上端附近相同之厚度T120L1 。
又，於圖示之例中，將半導體層120在設置於上述區域120L2 與上述區域120L3 之間的部分中之厚度表示為T120L2 。厚度T120L2 可與上述厚度T120L1 、T120U 、T120J1 、T120J2 、T120J3 大致一致，亦可小於該等厚度。例如，厚度T120L2 可於1位或2位有效數字之範圍內，與上述厚度T120L1 一致。又，厚度T120L2 可與從厚度T120L1 中僅減去2 nm所得之大小一致，亦可大於所獲得之大小。厚度T120L2 亦可為半導體層120之厚度之最小值或極小值。再者，於圖示之例中，表示如下例子：於半導體層120之內側(絕緣層125側)之面設定點P3，將半導體層120之外側(導電層110及絕緣層101側)之面中到上述點P3之距離成為最小之點設為點P4，將點P3與點P4之距離作為厚度T120L2 。
又，於圖示之例中，將半導體層120在區域120L 之上述區域120L3 內指定位置之厚度表示為T120L3 。厚度T120L3 大於上述厚度T120L1 、T120L2 中之任一者。例如，厚度T120L3 可於1位或2位有效數字之範圍內，大於上述厚度T120L1 、T120L2 。厚度T120L3 亦可為半導體層120之厚度之最大值或極大值。再者，於圖示之例中，表示如下例子：於半導體層120之內側(絕緣層125側)之面設定點P5，將半導體層120之外側(導電層110及絕緣層101側)之面中到上述點P5之距離成為最小之點設為點P6，將點P5與點P6之距離作為厚度T120L3 。
[製造方法]  繼而，參照圖6～圖29就記憶體裸片MD之製造方法進行說明。圖6～圖17及圖24～圖29係用於就該製造方法進行說明之模式性剖視圖，表示與圖2相對應之剖面。圖18、圖20及圖22係用於就該製造方法進行說明之模式性剖視圖，表示與圖4相對應之剖面。圖19、圖21及圖23係用於就該製造方法進行說明之模式性剖視圖，表示與圖5相對應之剖面。
於製造記憶體裸片MD時，首先，於半導體基板100之周邊電路區域RPC (圖1)，形成構成周邊電路之複數個電晶體。
繼而，例如圖6所示，於半導體基板100上形成複數個犧牲層110A及絕緣層101。犧牲層110A例如包含氮化矽(SiN)等。該步驟例如藉由CVD(Chemical Vapor Deposition，化學汽相沈積)等方法進行。再者，複數個犧牲層110A及絕緣層101係形成於參照圖1所說明之記憶胞陣列區域RMCA 之記憶胞陣列層LMCA1 。
繼而，例如圖7所示，於與參照圖2等所說明之半導體層120對應之位置形成複數個記憶體孔MH。記憶體孔MH為貫通孔，於Z方向上延伸，貫通絕緣層101及犧牲層110A，使半導體基板100之上表面露出。該步驟例如藉由RIE(Reactive Ion Etching，反應性離子蝕刻)等方法進行。
繼而，例如圖8所示，於記憶體孔MH之底面形成半導體層122。該步驟例如藉由外延生長等方法進行。
繼而，例如圖8所示，於半導體層122之上表面形成氧化膜122A。該步驟例如藉由選擇性氧化處理等方法進行。
繼而，例如圖8所示，於記憶體孔MH之內部形成犧牲層120A。犧牲層120A例如包含非晶矽等。該步驟例如藉由CVD等方法進行。
繼而，例如圖9所示，去除犧牲層120A之上端部分，使記憶體孔MH之一部分內周面露出。該步驟例如藉由RIE等方法進行。
繼而，例如圖10所示，去除絕緣層101之一部分，擴大記憶體孔MH之上端部分之內徑。該步驟例如藉由濕式蝕刻等方法進行。
繼而，例如圖11所示，於記憶體孔MH之內部形成犧牲層120A。該步驟例如藉由CVD等方法進行。
繼而，例如圖12所示，於圖11所示之構造之上表面形成複數個犧牲層110A及絕緣層101。該步驟例如藉由CVD等方法進行。再者，複數個犧牲層110A及絕緣層101形成於參照圖1所說明之記憶胞陣列區域RMCA 之記憶胞陣列層LMCA2 。
繼而，例如圖13所示，於與參照圖2等所說明之半導體層120對應之位置形成複數個記憶體孔MH。記憶體孔MH為貫通孔，於Z方向上延伸，貫通絕緣層101及犧牲層110A，使犧牲層120A之上表面露出。該步驟例如藉由RIE等方法進行。
繼而，例如圖14所示，去除形成於記憶體孔MH內之犧牲層120A及氧化膜122A。該步驟例如藉由濕式蝕刻及RIE等方法進行。再者，該步驟中亦可不去除氧化膜122A。
繼而，例如圖15所示，於記憶體孔MH之內部形成閘極絕緣膜130。該步驟例如藉由CVD等方法進行。
繼而，例如圖16所示，去除閘極絕緣膜130中覆蓋絕緣層101上表面之部分及覆蓋半導體層122上表面之部分。該步驟例如藉由RIE等方法進行。
繼而，例如圖17～圖19所示，於半導體層122之上表面及閘極絕緣膜130之內周面形成半導體層120。該步驟中，例如藉由CVD等方法於半導體層122之上表面及閘極絕緣膜130之內周面形成非晶矽等之半導體層。繼而，藉由退火處理等對該半導體層之晶體結構進行改質，形成多晶矽等之半導體層120。
繼而，例如圖20及圖21所示，將半導體層120之一部分氧化而形成氧化膜120B。該步驟例如藉由氧化處理等進行。
繼而，例如圖22及圖23所示，選擇性去除氧化膜120B。該步驟例如藉由濕式蝕刻等進行。該步驟例如於氧化膜120B之蝕刻速率充分小於半導體層120之蝕刻速率這樣的條件下進行。
繼而，例如圖24所示，於記憶體孔MH之內部形成絕緣層125。該步驟例如藉由CVD等方法進行。
繼而，例如圖25所示，於半導體層120之上端部形成雜質區域121。該步驟例如藉由RIE及CVD等方法進行。
繼而，例如圖26所示，形成槽STA。槽STA於Z方向及X方向上延伸，將絕緣層101及犧牲層110A於Y方向上分斷，使半導體基板100之上表面露出。該步驟例如藉由RIE等方法進行。
繼而，例如圖27所示，經由槽STA去除犧牲層110A。由此形成中空構造，該中空構造包含沿Z方向配設之複數個絕緣層101、以及支持該絕緣層101之記憶體孔MH內之構造(半導體層120、閘極絕緣膜130及絕緣層125)。該步驟例如藉由濕式蝕刻等方法進行。
繼而，例如圖28所示，形成絕緣層123。該步驟例如藉由氧化處理等方法進行。
繼而，例如圖29所示，形成導電層110。該步驟例如藉由CVD等方法進行。
然後，於槽STA中形成接點構造ST(圖2)，並形成未圖示之配線等，由此形成記憶體裸片MD。
[第2構成例]  圖30及圖31係表示第2構成例之記憶體裸片之一部分構成之模式性剖視圖。第2構成例之記憶體裸片與第1構成例之記憶體裸片MD不同，不具備半導體層120。取而代之，第2構成例之記憶體裸片具備半導體層220。
半導體層220具備包含於記憶胞陣列層LMCA1 中之區域220L 、以及包含於記憶胞陣列層LMCA2 中之區域220U 。又，半導體層220具備設置於區域220L 上端與區域220U 下端之間的區域220J 。於圖30之例中，將半導體層220在區域220L 中之厚度示為T220L1 。又，將半導體層220在區域220U 中之厚度示為T220U 。
又，於圖示之例中，半導體層220之區域220J 具備從區域220L 之上端部朝徑向外側延伸之大致直線狀之區域220J1 、從區域220U 之下端部朝徑向外側延伸之大致直線狀之區域220J2 、以及設置於該等區域220J1 、220J2 之間且於Z方向上延伸之大致直線狀之區域220J3 。圖中，將半導體層220於該等區域220J1 、220J2 、220J3 中之厚度分別示為T220J1 、T220J2 、T220J3 。
又，於圖示之例中，將半導體層220在設置於區域220J 與區域220L 之間的部分中之厚度、以及在設置於區域220J 與區域220U 之間的部分中之厚度示為T220J4 。
又，於圖示之例中，將半導體層220在設置於上述區域220J1 與上述區域220J3 之間的部分中之厚度、以及在設置於上述區域220J2 與上述區域220J3 之間的部分中之厚度示為T220J5 。再者，於圖示之例中，表示如下例子：於半導體層220之內側(絕緣層125側)之面設定點P1，將半導體層220之外側(導電層110及絕緣層101側)之面中到上述點P1之距離成為最小之點設為點P2，將點P1與點P2之距離作為厚度T220J5 。
如圖30所示，第2構成例中之厚度T220J5 與上述厚度T220L1 、T220U 、T220J1 、T220J2 、T220J3 、T220J4 為相同程度。
於圖31之例中，半導體層220之區域220L 具備設置於複數個導電層110與絕緣層125之間且於Z方向上延伸之區域220L1 、從該區域220L1 之下端部朝徑向內側延伸之區域220L2 、以及從該區域220L2 之徑向內側之端部朝下方延伸且連接於半導體層122上表面之區域220L3 。半導體層220於區域220L1 中之厚度如參照圖30所說明般為T220L1 。
又，於圖示之例中，將半導體層220在設置於上述區域220L2 與上述區域220L3 之間的部分中之厚度示為T220L2 。再者，於圖示之例中，表示如下例子：於半導體層220之內側(絕緣層125側)之面設定點P3，將半導體層220之外側(導電層110及絕緣層101側)之面中到上述點P3之距離成為最小之點設為點P4，將點P3與點P4之距離作為厚度T220L2 。
又，於圖示之例中，將半導體層220在區域220L 之上述區域220L3 內指定位置之厚度示為T220L3 。再者，於圖示之例中，表示如下例子：於半導體層220之內側(絕緣層125側)之面設定點P5，將半導體層220之外側(導電層110及絕緣層101側)之面中到上述點P5之距離成為最小之點設為點P6，將點P5與點P6之距離作為厚度T220L3 。
如圖31所示，第2構成例中之厚度T220L3 與上述厚度T220L1 、T220L2 為相同程度。
繼而，對第2構成例之記憶體裸片之製造方法進行說明。第2構成例之記憶體裸片基本上能與第1構成例之記憶體裸片MD同樣地製造。但是，於製造第2構成例之記憶體裸片時，不進行參照圖20～圖23所說明之步驟。
[第3構成例]  圖32及圖33係表示第3構成例之記憶體裸片之一部分構成之模式性剖視圖。第3構成例之記憶體裸片與第1構成例之記憶體裸片MD不同，不具備半導體層120。取而代之，第3構成例之記憶體裸片具備半導體層320。
半導體層320具備包含於記憶胞陣列層LMCA1 中之區域320L 、以及包含於記憶胞陣列層LMCA2 中之區域320U 。又，半導體層320具備設置於區域320L 上端與區域320U 之間的區域320J 。
於圖32之例中，將半導體層320在區域320L 中之厚度示為T320L1 。又，將半導體層320在區域320U 中之厚度示為T320U 。
又，於圖示之例中，半導體層320之區域320J 具備從區域320L 之上端部朝徑向外側延伸之區域320J1 、從區域320U 之下端部朝徑向外側延伸之區域320J2 、以及設置於該等區域320J1 、320J2 之間且於Z方向上延伸之大致直線狀之區域320J3 。圖中，將半導體層320於該等區域320J1 、320J2 、320J3 中之厚度分別示為T320J1 、T320J2 、T320J3 。
又，於圖示之例中，將半導體層320在設置於區域320J 與區域320L 之間的部分、以及設置於區域320J 與區域320U 之間的部分中之厚度示為T320J4 。
又，於圖示之例中，將半導體層320在設置於上述區域320J1 與上述區域320J3 之間的部分中之厚度、以及在設置於上述區域320J2 與上述區域320J3 之間的部分中之厚度示為T320J5 。再者，於圖示之例中，表示如下例子：於半導體層320之內側(絕緣層125側)之面設定點P1，將半導體層320之外側(導電層110及絕緣層101側)之面中到上述點P1之距離成為最小之點設為點P2，將點P1與點P2之距離作為厚度T320J5 。
如圖32所示，第3構成例中之厚度T320J4 小於上述厚度T320L1 、T320U 、T320J1 、T320J2 、T320J3 。厚度T320J4 與厚度T320L1 、T320U 、T320J1 、T320J2 、T320J3 之差大於2 nm。
於圖33之例中，半導體層320之區域320L 具備設置於複數個導電層110與絕緣層125之間且於Z方向上延伸之區域320L1 、從該區域320L1 之下端部朝徑向內側延伸之區域320L2 、以及從該區域320L2 之徑向內側之端部朝下方延伸且連接於半導體層122上表面之區域320L3 。關於半導體層320在區域320L1 中之厚度，於區域320L1 之下端部為較上端附近之厚度T320L1 大之厚度T320L1 '。
又，於圖示之例中，將半導體層320在設置於上述區域320L2 與上述區域320L3 之間的部分中之厚度示為T320L2 。再者，於圖示之例中，表示如下例子：於半導體層320之內側(絕緣層125側)之面設定點P3，將半導體層320之外側(導電層110及絕緣層101側)之面中到上述點P3之距離成為最小之點設為點P4，將點P3與點P4之距離作為厚度T320L2 。
又，於圖示之例中，將半導體層320在上述區域320L3 內指定位置之厚度示為T320L3 。再者，於圖示之例中，表示如下例子：於半導體層320之內側(絕緣層125側)之面設定點P5，將半導體層320之外側(導電層110及絕緣層101側)之面中到上述點P5之距離成為最小之點設為點P6，將點P5與點P6之距離作為厚度T320L3 。
如圖33所示，第3構成例中之厚度T320L2 小於上述厚度T320L1 '、T320L3 。厚度T320L2 與厚度T320L1 '、T320L3 之差大於2 nm。
繼而，對第3構成例之記憶體裸片之製造方法進行說明。第3構成例之記憶體裸片基本上能與第1構成例之記憶體裸片MD同樣地製造。但是，於製造第3構成例之記憶體裸片時，不進行參照圖20～圖23所說明之步驟。又，於進行參照圖17～圖19所說明之步驟之後且進行參照圖24所說明之步驟之前，例如圖34及圖35所示般去除半導體層120之一部分。該步驟例如藉由濕式蝕刻等進行。
[第1～第3構成例之比較]  如上所述，於製造第1～第3構成例之記憶體裸片時，進行參照圖17～圖19所說明之步驟。於參照圖17～圖19所說明之步驟中，如上所述，於記憶體孔MH之內部形成非晶矽等之半導體膜，然後藉由退火處理等對該半導體層之晶體結構進行改質。
此處，進行諸如退火處理時之非晶矽等之半導體膜之厚度越大，便越能增大完成品中半導體層120、220、320內之晶粒大小。藉此，越能增大對導電層110施加電壓時流通於半導體層120之電流(以下，有時稱作「接通(ON)電流」)。另一方面，完成品中半導體層120、220、320之厚度越小，便越能減小不對導電層110施加電壓時流通於半導體層120、220、320之電流(以下，有時稱作「斷開(OFF)電流」或「漏電流」)。
此處，於第2構成例之記憶體裸片之製造步驟中，不進行參照圖20～圖23所說明之步驟。因此，於第2構成例中，參照圖17～圖19所說明之步驟中形成之半導體層之厚度與完成品中半導體層220之厚度(參照圖30及圖31所說明之厚度)為相同程度。
另一方面，於第3構成例之記憶體裸片之製造步驟中，在參照圖17～圖19所說明之步驟中形成半導體層，在參照圖34及圖35所說明之步驟中去除半導體層120之一部分。因此，於第3構成例中，參照圖17～圖19所說明之步驟中形成之半導體層之厚度，大於完成品中半導體層320之厚度(參照圖32及圖33所說明之厚度)。根據此種方法，能夠製造接通電流較大且斷開電流(漏電流)較小之記憶體裸片。
然而，於第3構成例之記憶體裸片之製造步驟中，於參照圖34及圖35所說明之步驟中，有難以調整半導體層120之厚度之情形。例如，半導體層120中形成於記憶體孔MH內之角部之部分，可能比其他部分較快被去除。於此種情形時，例如於參照圖34及圖35所說明之步驟中，例如圖36及圖37所示般，有半導體層120在此種角部被上下分斷之情形。擔心因此導致記憶體裸片之良率變差。
此處，於第1構成例之記憶體裸片MD之製造步驟中，在參照圖20及圖21所說明之步驟中，將半導體層120之一部分氧化來形成氧化膜120B，在參照圖22及圖23所說明之步驟中，選擇性去除氧化膜120B。因此，第1構成例中亦同樣地，於參照圖17～圖19所說明之步驟中形成之半導體層之厚度，大於完成品中半導體層320之厚度(參照圖4及圖5所說明之厚度)。因此，能夠製造接通電流較大且斷開電流(漏電流)較小之記憶體裸片。
又，根據此種方法，能抑制於製造第3構成例之記憶體裸片時可能產生之上述現象(半導體層120中形成於記憶體孔MH內之角部之部分，比其他部分較快被去除之現象)。因此，能抑制記憶體裸片之良率變差。
[第4構成例]  圖38係表示第4構成例之記憶體裸片之一部分構成之模式性剖視圖。第4構成例之記憶體裸片，基本上與第1構成例之記憶體裸片MD同樣地構成。但是，第4構成例之記憶體裸片不具備半導體層120及絕緣層125，取而代之具備半導體層420及絕緣層425。
半導體層420於X方向及Y方向上以指定圖案排列。半導體層420作為複數個記憶胞等之通道區域發揮功能。半導體層420例如為多晶矽(Si)等之半導體層。半導體層420具有大致有底圓筒狀之形狀，且於中心部分設置有氧化矽等之絕緣層425。
半導體層420具備包含於記憶胞陣列層LMCA1 中之區域420L 、及包含於記憶胞陣列層LMCA2 中之區域420U 。又，半導體層420具備設置於區域420U 上方之雜質區域121。
區域420L 係於Z方向上延伸之大致圓筒狀之區域。區域420L 之外周面，係分別由記憶胞陣列層LMCA1 中所含之複數個導電層110包圍，且與該等複數個導電層110對向。再者，區域420L 下端部(例如，位於較記憶胞陣列層LMCA1 中所含之複數個導電層110靠下方之部分)之徑向的寬度W420LL ，小於區域420L 上端部(例如，位於較記憶胞陣列層LMCA1 中所含之複數個導電層110靠上方之部分)之徑向的寬度W420LU 。
區域420U 係於Z方向上延伸之大致圓筒狀之區域。區域420U 之外周面，係分別由記憶胞陣列層LMCA2 中所含之複數個導電層110包圍，且與該等複數個導電層110對向。再者，區域420U 下端部(例如，位於較記憶胞陣列層LMCA2 中所含之複數個導電層110更靠下方之部分)之徑向的寬度W420UL 小於區域420U 上端部(例如，位於較記憶胞陣列層LMCA2 中所含之複數個導電層110更靠上方之部分)之徑向的寬度W420UU 及上述寬度W420LU 。
絕緣層425基本上與第1構成例之絕緣層125同樣地構成。但是，絕緣層425不具備上述區域125J 。
[半導體層420之厚度]  繼而，參照圖39對半導體層420之厚度進行說明。圖39係圖38之B所示部分之模式性放大圖。
於圖39之例中，半導體層420之區域420L 具備設置於複數個導電層110與絕緣層425之間且於Z方向上延伸之區域420L1 、以及設置於該區域420L1 上端部與區域420U 下端部之間且從區域420L1 之上端部朝徑向內側延伸之區域420L2 。
於圖示之例中，將半導體層420在區域420L1 中之厚度示為T420L1 。又，將半導體層420在區域420L2 中之厚度示為T420L2 。又，將半導體層420在區域420U 中之厚度示為T420U 。於圖示之例中，厚度T420L1 、T420L2 、T420U 相互一致。例如，該等厚度可於1位或2位有效數字之範圍內一致。
又，於圖示之例中，將半導體層420在設置於區域420L2 與區域420U 之間的部分中之厚度示為T420L3 。厚度T420L3 可與上述厚度T420L1 、T420L2 、T420U 大致一致，亦可小於該等厚度。例如，厚度T420L3 可於1位或2位有效數字之範圍內與上述厚度T420L1 、T420L2 、T420U 中之任一者一致。又，厚度T420L3 可與從該等厚度中減去2 nm所得之大小一致，亦可大於所獲得之大小。厚度T420L3 亦可為半導體層420之厚度之最小值或極小值。
又，於圖示之例中，將半導體層420在設置於區域420L1 與區域420L2 之間的部分中之厚度示為T420L4 。厚度T420L4 大於上述厚度T420L1 、T420L2 、T420U 中之任一者。例如，厚度T420L4 可於1位或2位有效數字之範圍內大於上述厚度T420L1 、T420L2 、T420U 。厚度T420L4 亦可為半導體層420之厚度之最大值或極大值。再者，於圖示之例中，表示如下例子：於半導體層420之內側(絕緣層425側)之面設定點P1，將半導體層420之外側(導電層110及絕緣層101側)之面中到上述點P1之距離成為最小之點設為點P2，將點P1與點P2之距離作為厚度T420L4 。
繼而，對第4構成例之記憶體裸片之製造方法進行說明。第4構成例之記憶體裸片基本上能與第1構成例之記憶體裸片MD同樣地製造。但是，於製造第4構成例之記憶體裸片時，不進行參照圖9～圖11所說明之步驟。
[第5構成例]  圖40係表示第5構成例之記憶體裸片之一部分構成之模式性剖視圖。第5構成例之記憶體裸片基本上與第1構成例之記憶體裸片MD同樣地構成。但是，第5構成例之記憶體裸片不具備半導體層120，取而代之具備半導體層520。半導體層520基本上與第1構成例之半導體層120同樣地構成。但是，第5構成例之半導體層520不具備區域120J1 。
於圖示之例中，將半導體層520在設置於上述區域120L 與上述區域120J3 之間的部分中之厚度、以及在設置於上述區域120J2 與上述區域120J3 之間的部分中之厚度示為T520J5 。厚度T520J5 大於上述厚度T120L1 、T120U 、T120J2 、T120J3 、T120J4 中之任一者。例如，厚度T520J5 可於1位或2位有效數字之範圍內大於上述厚度T120L1 、T120U 、T120J2 、T120J3 、T120J4 。厚度T520J5 亦可為半導體層520之厚度之最大值或極大值。再者，於圖示之例中，表示如下例子：於半導體層520之內側(絕緣層125側)之面設定點P1，將半導體層520之外側(導電層110及絕緣層101側)之面中到上述點P1之距離成為最小之點設為點P2，將點P1與點P2之距離作為厚度T520J5 。
[第6構成例]  圖41係表示第6構成例之記憶體裸片之一部分構成之模式性剖視圖。第6構成例之記憶體裸片基本上與第4構成例之記憶體裸片MD同樣地構成。但是，第6構成例之記憶體裸片不具備半導體層420，取而代之具備半導體層620。半導體層620基本上與第4構成例之半導體層420同樣地構成。但是，第6構成例之半導體層620不具備區域420J2 。
於圖示之例中，將半導體層620在設置於區域420U 下端部之部分中之厚度示為T620L3 。厚度T620L3 可與上述厚度T420L1 、T420U 大致一致，亦可小於該等厚度。例如，厚度T620L3 可於1位或2位有效數字之範圍內與上述厚度T420L1 、T420U 中之任一者一致。又，厚度T620L3 可與從該等厚度中減去2 nm所得之大小一致，亦可大於所獲得之大小。厚度T620L3 亦可為半導體層620之厚度之最小值或極小值。
又，於圖示之例中，將半導體層620在設置於區域420L1 上端部之部分中之厚度示為T620L4 。厚度T620L4 大於上述厚度T420L1 、T420U 中之任一者。例如，厚度T620L4 可於1位或2位有效數字之範圍內大於上述厚度T420L1 、T420U 。厚度T620L4 亦可為半導體層620之厚度之最大值或極大值。再者，於圖示之例中，表示如下例子：於半導體層620之內側(絕緣層425側)之面設定點P1，將半導體層620之外側(導電層110及絕緣層101側)之面中到上述點P1之距離成為最小之點設為點P2，將點P1與點P2之距離作為厚度T620L4 。
[其他實施方式]  以上，已對幾個構成例之半導體記憶裝置及其製造方法進行了說明。然而，該等半導體記憶裝置及其製造方法僅為例示，可適當調整具體形態。
例如，上述半導體層120、220、320、420、520、620係經由半導體層122與半導體基板100電連接。然而，此種構成不過為例示，可適當變更具體構成等。例如，可省略上述半導體層122。又，上述半導體層120、220、320、420、520、620亦可與於X方向及Y方向中之至少一個方向上延伸之半導體層電連接，以代替與半導體基板100電連接。
又，例如關於第1及第4～第6構成例之半導體記憶裝置之製造方法，已對執行1次參照圖20～圖23所說明之步驟之例進行了說明。然而，此種方法不過為例示，可適當變更具體方法。例如，參照圖20～圖23所說明之步驟亦可分成複數次反覆進行。又，於參照圖20及圖21所說明之步驟中，亦可不進行氧化處理，取而代之進行氮化處理或其他處理以形成氮化膜或其他膜。又，於參照圖22及圖23所說明之步驟中，亦可選擇性去除該氮化膜或其他膜。又，於藉由氧化處理、氮化處理或其他處理形成之膜(例如，氧化膜120B、氮化膜或其他膜)為絕緣性膜之情形時，亦可省略參照圖22及圖23所說明之步驟。
又，例如於製造第1～第6構成例之半導體記憶裝置時，在參照圖6及圖12所說明之步驟中形成複數個犧牲層120A及絕緣層101，在參照圖27所說明之步驟中去除犧牲層120A，在參照圖29所說明之步驟中形成導電層110。然而，此種方法不過為例示，可適當變更具體方法。例如，亦可於參照圖6及圖12所說明之步驟中形成複數個犧牲層及導電層110，於參照圖27所說明之步驟中去除犧牲層，於參照圖29所說明之步驟中形成絕緣層101。又，亦可於參照圖6及圖12所說明之步驟中形成複數個導電層110及絕緣層101，從而省略參照圖27所說明之步驟及參照圖29所說明之步驟。
[其他]  已對本發明之幾個實施方式進行了說明，但該等實施方式係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他各種方式加以實施，且能夠於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其同等範圍內。
[相關申請案]  本申請案享有以日本專利申請案2020-87668號(申請日：2020年5月19日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
100:基板 100P:P型井區域 101:絕緣層 110:導電層 110A:犧牲層 111:導電層 120:半導體層 120A:犧牲層 120B:氧化膜 120L , 120U , 120J , 120J1 , 120J2 , 120J3 , 120J4 , 120J5 :區域 121:雜質區域 122:半導體層 122A:氧化膜 123:絕緣層 125:絕緣層 125L :區域 125J :區域 125U :區域 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷儲存膜 133:阻擋絕緣膜 140:導電層 141:絕緣層 220:半導體層 220L , 220L1 , 220L2 , 220L3 , 220J , 220J1 , 220J2 , 220J3 , 220U :區域 320:半導體層 320L , 320L1 , 320L2 , 320L3 , 320J , 320J1 , 320J2 , 320J3 , 320U :區域 420:半導體層 420L , 420L1 , 420L2 , 420U :區域 425:絕緣層 520:半導體層 620:半導體層 BLK:記憶塊構造 LMCA1 :記憶胞陣列層 LMCA2 :記憶胞陣列層 MD:記憶體裸片 MH:記憶體孔 P1, P2, P3, P4, P5, P6:點 RMCA :記憶胞陣列區域 RPC :周邊電路區域 ST:接點構造 STA:槽 T120L1 , T120L2 , T120L3 , T120J1 , T120J2 , T120J3 , T120J4 , T120J5 , T120U :厚度 T220L1 , T220L2 , T220L3 , T220J1 , T220J2 , T220J3 , T220J4 , T220J5 , T220U :厚度 T320L1 , T320L2 , T320L3 , T320J1 , T320J2 , T320J3 , T320J4 , T320J5 , T320U :厚度 T420L1 , T420L2 , T420L3 , T420L4 , T420U :厚度 T520J5 :厚度 T620L3 , T620L4 :厚度 W120LL , W120LU , W120J , W120UL , W120UU :寬度 W420LL , W420LU , W420UL , W420UU :寬度
圖1係第1構成例之記憶體裸片MD之模式性俯視圖。  圖2係沿A-A'線切割圖1所示之構造，沿著箭頭方向觀察時之模式性剖視圖。  圖3係圖2之A所示部分之模式性放大圖。  圖4係圖2之B所示部分之模式性放大圖。  圖5係圖2之C所示部分之模式性放大圖。  圖6～29係表示第1構成例之記憶體裸片MD之製造方法之模式性剖視圖。  圖30、31係第2構成例之記憶體裸片之模式性剖視圖。  圖32、33係第3構成例之記憶體裸片之模式性剖視圖。  圖34～37係用以對第3構成例之記憶體裸片MD之製造方法進行說明之模式性剖視圖。  圖38係第4構成例之記憶體裸片之模式性剖視圖。  圖39係圖38之B所示部分之模式性放大圖。  圖40係第5構成例之記憶體裸片之模式性剖視圖。  圖41係第6構成例之記憶體裸片之模式性剖視圖。
101:絕緣層
110:導電層
120:半導體層
120L ,120U ,120J ,120J1 ,120J2 ,120J3 :區域
125:絕緣層
130:閘極絕緣膜
P1,P2:點
T120L1 ,T120J1 ,T120J2 ,T120J3 ,T120J4 ,T120J5 ,T120U :厚度

Claims (10)

  1. 一種半導體記憶裝置，其包含：  基板；  複數個導電層，其等沿著與上述基板之表面交叉之第1方向排列；  第1絕緣層，其於上述第1方向上延伸；  第1半導體層，其設置於上述複數個導電層與上述第1絕緣層之間；及  閘極絕緣膜，其設置於上述複數個導電層與上述第1半導體層之間；且  於沿著上述第1方向及與上述第1方向交叉之第2方向延伸，且包含上述複數個導電層、上述第1絕緣層、上述第1半導體層及上述閘極絕緣膜之一部分之剖面中，  上述複數個導電層包含有於上述第1方向上相鄰之第1導電層及第2導電層，  上述第1絕緣層包含：  第1絕緣部，其於上述第2方向上具有第1寬度；及  第2絕緣部，其於上述第2方向上具有較上述第1寬度小之第2寬度，且上述第1方向上之位置與上述第1絕緣部不同；且  若將上述第1半導體層之設置於上述第1絕緣部與上述第1導電層之間且與上述第1導電層對向之區域設為第1區域，  將上述第1半導體層之設置於上述第2絕緣部與上述第2導電層之間且與上述第2導電層對向之區域設為第2區域，  將上述第1半導體層之上述第1區域與上述第2區域之間的區域設為第3區域，  將上述第1區域之上述第1絕緣層側之面至上述閘極絕緣膜之最短距離設為t1，  將上述第2區域之上述第1絕緣層側之面至上述閘極絕緣膜之最短距離設為t2，則  上述第3區域之上述第1絕緣層側之面，包含至上述閘極絕緣膜之最短距離大於t1及t2之區域，  上述第3區域之上述第1絕緣層側之面至上述閘極絕緣膜之最短距離，大於t1－2 nm且大於t2－2 nm。
  2. 如請求項1之半導體記憶裝置，其中於上述剖面中，上述第3區域之上述第1絕緣層側之面至上述閘極絕緣膜之最短距離，與t1及t2中之至少一者相等。
  3. 如請求項1之半導體記憶裝置，其中  於上述剖面中，  若將上述第3區域之一部分且於上述第2方向上延伸之區域，設為第4區域，  將上述第3區域之一部分且上述第1區域與上述第4區域之間的區域，設為第5區域，  將上述第3區域之一部分且上述第2區域與上述第4區域之間的區域，設為第6區域，則  上述第5區域之上述第1絕緣層側之面，包含至上述閘極絕緣膜之最短距離大於t1及t2之區域，  上述第6區域之上述第1絕緣層側之面至上述閘極絕緣膜之最短距離，大於t1－2 nm且大於t2－2 nm。
  4. 如請求項3之半導體記憶裝置，其中於上述剖面中，上述第6區域之上述第1絕緣層側之面至上述閘極絕緣膜之最短距離，與t1及t2中之至少一者相等。
  5. 如請求項1至4中任一項之半導體記憶裝置，其中  於上述剖面中，若將上述第1半導體層之設置於上述第1方向上之一端部之區域，設為第7區域，則  上述第7區域之上述第1絕緣層側之面，包含至上述閘極絕緣膜之最短距離大於t1及t2之區域。
  6. 如請求項5之半導體記憶裝置，其中於上述剖面中，上述第7區域之上述第1絕緣層側之面至上述閘極絕緣膜之最短距離，大於t1－2 nm且大於t2－2 nm。
  7. 如請求項6之半導體記憶裝置，其中於上述剖面中，上述第7區域之上述第1絕緣層側之面至上述閘極絕緣膜之最短距離，與t1及t2中之至少一者相等。
  8. 如請求項5之半導體記憶裝置，其包含第2半導體層，該第2半導體層設置於上述基板與上述第1半導體層之間，且連接於上述基板及上述第1半導體層，  上述第7區域連接於上述第2半導體層。
  9. 一種半導體記憶裝置之製造方法，其於基板上交替形成複數個第1層及複數個第2層，  形成貫通上述複數個第1層及複數個第2層之第1貫通孔，  於上述複數個第1層及複數個第2層上，交替形成複數個第3層及複數個第4層，  形成貫通上述複數個第3層及複數個第4層，且與上述第1貫通孔連通之第2貫通孔，  於上述第1貫通孔及上述第2貫通孔之內周面，形成閘極絕緣膜及第1半導體層，  對上述第1半導體層進行氧化處理來形成第1氧化膜。
  10. 如請求項9之半導體記憶裝置之製造方法，其中  去除上述第1氧化膜，  對上述第1半導體層進行氧化處理來形成第2氧化膜。
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