JP2023002045A - 半導体記憶装置 - Google Patents
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Abstract
【課題】好適に製造可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、基板と交差する第１方向に交互に並ぶ複数の第１導電層及び複数の第１絶縁層と、第１方向に延伸し、複数の第１導電層及び複数の第１絶縁層に対向する第１半導体層と、複数の第１導電層及び第１半導体層の間に設けられた第１電荷蓄積層と、第１半導体層の第１方向の一端部に接続された第２半導体層とを備える。複数の第１絶縁層の少なくとも一部は第１の元素を含み、第１の元素は、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）及びアルゴン（Ａｒ）の少なくとも一つである。【選択図】図６
Description
本実施形態は、半導体記憶装置に関する。
第１方向に交互に並ぶ複数の第１導電層及び複数の第１絶縁層と、第１方向に延伸し、複数の第１導電層及び複数の第１絶縁層に対向する第１半導体層と、複数の第１導電層及び第１半導体層の間に設けられた第１電荷蓄積層と、を備える半導体記憶装置が知られている。
好適に製造可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、基板と交差する第１方向に交互に並ぶ複数の第１導電層及び複数の第１絶縁層と、第１方向に延伸し、複数の第１導電層及び複数の第１絶縁層に対向する第１半導体層と、複数の第１導電層及び第１半導体層の間に設けられた第１電荷蓄積層と、第１半導体層の第１方向の一端部に接続された第２半導体層とを備える。複数の第１絶縁層の少なくとも一部は第１の元素を含み、第１の元素は、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）及びアルゴン（Ａｒ）の少なくとも一つである。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。第１実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。第１実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。
メモリセルアレイＭＣＡは、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース側選択トランジスタＳＴＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ、及び、ソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
周辺回路ＰＣは、例えば、動作電圧を生成する電圧生成回路と、生成された動作電圧を選択されたビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬ、選択ゲート線（ＳＧＤ、ＳＧＳ）等に転送する電圧転送回路と、ビット線ＢＬに接続されたセンスアンプモジュールと、これらを制御するシーケンサと、を備える。
図２は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。本実施形態に係る半導体記憶装置は、半導体基板１００を備える。半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられる。また、各メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。
図３は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。図４は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図５は、図４に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
本実施形態に係る半導体記憶装置は、例えば図３に示す様に、半導体基板１００上に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられたメモリセルアレイ層ＬＭＣＡと、を備える。
［トランジスタ層ＬＴＲの構造］
例えば図３に示す様に、半導体基板１００の上面には、図示しない絶縁層を介して、配線層ＧＣが設けられている。配線層ＧＣは、半導体基板１００の表面と対向する複数の電極ｇｃを含む。また、半導体基板１００の各領域及び配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。
例えば図３に示す様に、半導体基板１００の上面には、図示しない絶縁層を介して、配線層ＧＣが設けられている。配線層ＧＣは、半導体基板１００の表面と対向する複数の電極ｇｃを含む。また、半導体基板１００の各領域及び配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。
複数の電極ｇｃは、それぞれ半導体基板１００の表面と対向し、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
複数のコンタクトＣＳは、Ｚ方向に延伸し、下端において半導体基板１００又は電極ｇｃの上面に接続されている。コンタクトＣＳと半導体基板１００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。コンタクトＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜と、タングステン（Ｗ）等の金属膜と、を含む積層膜を含んでいても良い。
配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ複数の配線を含み、それら複数の配線は、メモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の構成の少なくとも一方に電気的に接続される。これら複数の配線は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜と、タングステン（Ｗ）等の金属膜と、を含む積層膜を含んでいても良い。
［メモリセルアレイ層ＬＭＣＡの構造］
例えば図３及び図４に示す様に、メモリセルアレイ層ＬＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられる。
例えば図３及び図４に示す様に、メモリセルアレイ層ＬＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられる。
図４の例において、メモリブロックＢＬＫは、Ｙ方向の一方側（図４ではＹ方向正側）からＹ方向の他方側（図４ではＹ方向負側）にかけて設けられた５つのストリングユニットＳＵａ～ＳＵｅを備える。これら複数のストリングユニットＳＵａ～ＳＵｅは、それぞれ、図１を参照して説明したストリングユニットＳＵに対応する。Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられる。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、ブロック間構造ＳＴが設けられる。
図３及び図５に示す様に、メモリセルアレイ層ＬＭＣＡにおいて、メモリブロックＢＬＫは、メモリセルアレイ層ＬＭＣＡ１と、メモリセルアレイ層ＬＭＣＡ１の上方に設けられたメモリセルアレイ層ＬＭＣＡ２と、を備える。メモリセルアレイ層ＬＭＣＡ１及びメモリセルアレイ層ＬＭＣＡ２は、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜と、タングステン（Ｗ）等の金属膜と、を含む積層膜を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。複数の導電層１１０のＸ方向の端部には、それぞれコンタクトＣＣ（図３）が設けられている。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
複数の導電層１１０の下方には、絶縁層１０１を介して、半導体層１１１、半導体層１１３、及び半導体層１１２が設けられている。半導体層１１１及び半導体層１１２と、半導体層１２０との間には、ゲート絶縁膜１３０の一部が設けられる。半導体層１１３は、半導体層１２０の下端部に接続されている。
半導体層１１３の上面は半導体層１１１に接続され、下面は半導体層１１２に接続されている。半導体層１１２の下面には、導電層１１４が設けられていても良い。半導体層１１１、半導体層１１３、半導体層１１２、及び導電層１１４は、ソース線ＳＬ（図１）として機能する。ソース線ＳＬは、例えば、メモリセルアレイ領域ＲＭＣＡ（図２）に含まれる全てのメモリブロックＢＬＫについて共通に設けられている。半導体層１１１、半導体層１１３、及び半導体層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含む。導電層１１４は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層、又はその他の導電層を含んでいても良い。
複数の導電層１１０のうち、最下層に位置する導電層１１０は、ソース側選択ゲート線ＳＧＳ（図１）及びこれに接続された複数のソース側選択トランジスタＳＴＳ（図１）のゲート電極として機能する。この導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図１）及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ（図１）及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図１）のゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。また、Ｙ方向において隣り合う２つの導電層１１０の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
半導体層１２０は、例えば図３及び図４に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、１つのメモリストリングＭＳ（図５）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば図３に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。
半導体層１２０は、図５に示す様に、メモリセルアレイ層ＬＭＣＡ１に含まれる半導体領域１２０Ｌと、メモリセルアレイ層ＬＭＣＡ２に含まれる半導体領域１２０Ｕと、を備える。また、半導体層１２０は、半導体領域１２０Ｌの上端及び半導体領域１２０Ｕの下端に接続された半導体領域１２０Ｊと、半導体領域１２０Ｌの下端に接続された不純物領域１２２と、半導体領域１２０Ｕの上端に接続された不純物領域１２１と、を備える。
半導体領域１２０Ｌは、Ｚ方向に延伸する略円筒状の領域である。半導体領域１２０Ｌの外周面は、それぞれメモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。尚、半導体領域１２０Ｌの下端部（例えば、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも下方に位置する部分）の径方向の幅は、半導体領域１２０Ｌの上端部（例えば、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも上方に位置する部分）の径方向の幅よりも小さい。
半導体領域１２０Ｕは、Ｚ方向に延伸する略円筒状の領域である。半導体領域１２０Ｕの外周面は、それぞれメモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。尚、半導体領域１２０Ｕの下端部（例えば、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも下方に位置する部分）の径方向の幅は、半導体領域１２０Ｕの上端部（例えば、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも上方に位置する部分）の径方向の幅よりも小さい。
半導体領域１２０Ｊは、それぞれメモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも上方に設けられ、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも下方に設けられている。尚、半導体領域１２０Ｊの径方向の幅は、上記の半導体領域１２０Ｌ，１２０Ｕの径方向の幅よりも大きい。
不純物領域１２２は、半導体層１１１に対向する領域１２２＿Ａと、半導体層１１２に対向する領域１２２＿Ｃと、これら２つの領域の間に設けられ、外周面において上記半導体層１１３に接続された領域１２２＿Ｂと、を備える。即ち、領域１２２＿Ｃは、半導体層１２０の下端に設けられている。また、半導体領域１２０Ｌ及び領域１２２＿Ｃの間には、領域１２２＿Ｂが設けられている。不純物領域１２２は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む。
不純物領域１２１は、例えば、リン（Ｐ）等のＮ型の不純物を含む。不純物領域１２１は、コンタクトＣｈ及びコンタクトＶｙ（図３）を介してビット線ＢＬに接続される。
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略有底円筒状の形状を有する。ゲート絶縁膜１３０は、例えば、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜、電荷蓄積膜及びブロック絶縁膜を備える。トンネル絶縁膜及びブロック絶縁膜は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜、電荷蓄積膜、及び、ブロック絶縁膜は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
ブロック間構造ＳＴは、Ｚ方向及びＸ方向に延伸し、複数の絶縁層１０１、複数の導電層１１０、半導体層１１１、及び半導体層１１３をＹ方向に分断し、半導体層１１２に達する構造体である。ブロック間構造ＳＴは、例えば図５に示す様に、酸化シリコン（ＳｉＯ２）等の絶縁層１７０、及びタングステン等の導電層ＬＩを含んでいても良い。導電層ＬＩの下端は、半導体層１１２に接続されている。
［メモリセルアレイ層ＬＭＣＡ中の各構成に含まれる不純物］
図６は、図５に示すメモリセルアレイ層ＬＭＣＡ１における領域ＲＬＭＨ、及びメモリセルアレイ層ＬＭＣＡ２における領域ＲＵＭＨを拡大して示す模式的な断面図である。
図６は、図５に示すメモリセルアレイ層ＬＭＣＡ１における領域ＲＬＭＨ、及びメモリセルアレイ層ＬＭＣＡ２における領域ＲＵＭＨを拡大して示す模式的な断面図である。
図６に示す様に、メモリセルアレイ層ＬＭＣＡ１において、導電層１１０の半導体領域１２０Ｌへの対向面は、絶縁層１０１の半導体領域１２０Ｌへの対向面に対して、幅ＤＬ１だけ後退して設けられる。また、メモリセルアレイ層ＬＭＣＡ２において、導電層１１０の半導体領域１２０Ｕへの対向面は、絶縁層１０１の半導体領域１２０Ｕへの対向面に対して、幅ＤＵ１だけ後退して設けられる。幅ＤＬ１と、幅ＤＵ１は、同程度である。
また、メモリセルアレイ層ＬＭＣＡ１において、絶縁層１０１は、領域１０１＿Ｃ１及び領域１０１＿Ｃ２を含む。領域１０１＿Ｃ２は、領域１０１＿Ｃ１と半導体領域１２０Ｌとの間の位置に設けられる。即ち、領域１０１＿Ｃ２は領域１０１＿Ｃ１よりも半導体領域１２０Ｌに近い位置に設けられる。領域１０１＿Ｃ２は、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）、及びアルゴン（Ａｒ）のうち、少なくとも一つの元素を含む領域である。領域１０１＿Ｃ２におけるこれら元素の含有濃度は、領域１０１＿Ｃ１におけるこれら元素の含有濃度よりも大きい。
また、メモリセルアレイ層ＬＭＣＡ２において、絶縁層１０１は、領域１０１＿Ｃ３を含む。領域１０１＿Ｃ３は、Ｚ方向において領域１０１＿Ｃ２と並ぶ位置に設けられる。領域１０１＿Ｃ３における、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）、及びアルゴン（Ａｒ）のうち、少なくとも一つの元素の含有濃度は、領域１０１＿Ｃ２におけるこれら元素の含有濃度よりも小さい。
また、例えば図５に示す様に、半導体層１１１は、領域１１１＿Ｃ１及び領域１１１＿Ｃ２を含む。領域１１１＿Ｃ２は、領域１１１＿Ｃ１と不純物領域１２２との間の位置に設けられる。即ち、領域１１１＿Ｃ２は領域１１１＿Ｃ１よりも不純物領域１２２に近い位置に設けられる。領域１１１＿Ｃ２は、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）、及びアルゴン（Ａｒ）のうち、少なくとも一つの元素を含む領域である。領域１１１＿Ｃ２におけるこれら元素の含有濃度は、領域１１１＿Ｃ１におけるこれら元素の含有濃度よりも大きい。
また、例えば図５に示す様に、半導体層１１２は、領域１１２＿Ｃ１及び領域１１２＿Ｃ２を含む。領域１１２＿Ｃ２は、領域１１２＿Ｃ１と不純物領域１２２との間の位置に設けられる。即ち、領域１１２＿Ｃ２は領域１１２＿Ｃ１よりも不純物領域１２２に近い位置に設けられる。領域１１２＿Ｃ２は、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）、及びアルゴン（Ａｒ）のうち、少なくとも一つの元素を含む領域である。領域１１２＿Ｃ２におけるこれら元素の含有濃度は、領域１１２＿Ｃ１におけるこれら元素の含有濃度よりも大きい。
尚、各領域におけるリン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）、及びアルゴン（Ａｒ）等の含有濃度は、ＥＤＳ（Energy Dispersive X-ray Spectrometer）等によって測定可能である。
［製造方法］
次に、図７～図２９を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。図７～図９、図１１、図１３～図１８、及び図２０～図２９は、同製造方法について説明するための模式的な断面図であり、図５に対応する断面を示している。図１０及び図１２は、同製造方法について説明するための模式的な断面図であり、それぞれ図９及び図１１に示す領域ＲＬＭＨ及び領域ＲＳＬを拡大した図である。図１９は、同製造方法について説明するための模式的な断面図であり、図１８に示す領域ＲＵＭＨ及び領域ＲＬＭＨを拡大した図である。
次に、図７～図２９を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。図７～図９、図１１、図１３～図１８、及び図２０～図２９は、同製造方法について説明するための模式的な断面図であり、図５に対応する断面を示している。図１０及び図１２は、同製造方法について説明するための模式的な断面図であり、それぞれ図９及び図１１に示す領域ＲＬＭＨ及び領域ＲＳＬを拡大した図である。図１９は、同製造方法について説明するための模式的な断面図であり、図１８に示す領域ＲＵＭＨ及び領域ＲＬＭＨを拡大した図である。
第１実施形態に係る半導体記憶装置の製造に際しては、まず、半導体基板１００に、周辺回路ＰＣ（図１）を形成する。また、周辺回路ＰＣの上方に、絶縁層１０１を形成する。
次に、例えば図７に示す様に、絶縁層１０１上に、導電層１１４、半導体層１１２、酸化シリコン等の犠牲層１１３Ａ、窒化シリコン等の犠牲層１１３Ｂ、酸化シリコン等の犠牲層１１３Ｃ、及び半導体層１１１を形成する。また、複数の絶縁層１０１及び複数の犠牲層１１０Ａを交互に形成し、酸化シリコン等の絶縁層１５１を形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行われる。
次に、例えば図８に示す様に半導体領域１２０Ｌに対応する位置に、複数の開口ＭＨａを形成する。開口ＭＨａは、Ｚ方向に延伸し、絶縁層１５１、複数の犠牲層１１０Ａ及び複数の絶縁層１０１、半導体層１１１、犠牲層１１３Ｃ、犠牲層１１３Ｂ、及び犠牲層１１３Ａを貫通し、半導体層１１２を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図９及び図１０に示す様に、開口ＭＨａを介して、半導体層１１１，１１２の内部に、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）、及びアルゴン（Ａｒ）等の不純物を含む領域１１１＿Ｃ及び領域１１２＿Ｃを形成する。この工程は、例えば、イオン注入等によって行う。このイオン注入工程においては、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）、及びアルゴン（Ａｒ）等の不純物をドーパントとして用いる。
尚、この工程においては、図１０に示す様に、絶縁層１０１内の開口ＭＨａに近い領域１０１＿Ｃ２、及び犠牲層１１０Ａ内の開口ＭＨａに近い領域１１０Ａ＿Ｃ２へも、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）、及びアルゴン（Ａｒ）等の不純物が注入される。同様に、犠牲層１１３Ａ、犠牲層１１３Ｂ、及び犠牲層１１３Ｃ内の開口ＭＨａに近いそれぞれの領域１１３Ａ＿Ｃ、領域１１３Ｂ＿Ｃ、及び領域１１３Ｃ＿Ｃへも、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）、及びアルゴン（Ａｒ）等の不純物が注入される。この工程においては、開口ＭＨａが、下部に近づくにつれ開口幅が狭くなるような形状を有するため、ほぼ基板に垂直な角度でイオン注入を行った場合においても、領域１０１＿Ｃ２等の、開口ＭＨａの側壁に近い領域へ、同時に不純物が注入される。また、開口ＭＨａの側壁から遠い、領域１０１＿Ｃ１等へは、不純物がほとんど注入されない。
次に、例えば図１１及び図１２に示す様に、半導体層１１１及び半導体層１１２のうち開口ＭＨａに露出した部分（領域１１１＿Ｃ及び領域１１２＿Ｃ）に、それぞれ酸化シリコン等の絶縁層１１１＿Ｄ及び絶縁層１１２＿Ｄを形成する。この工程は、例えば、熱酸化等によって行う。尚、領域１１１＿Ｃ及び領域１１２＿Ｃは、図９及び図１０を参照して説明したイオン注入工程により、結晶欠陥が多く発生している領域である。この様な領域１１１＿Ｃ及び領域１１２＿Ｃの酸化反応は、結晶欠陥が多く発生していない領域における酸化反応と比較して、高速に進行する。
また、図１２に示す様に、領域ＲＬＭＨにおける犠牲層１１０Ａの開口ＭＨａに露出した部分も一部酸化され、酸化シリコン等の絶縁層１１０Ａ＿Ｄが形成される。尚、上述の通り、絶縁層１１１＿Ｄ及び絶縁層１１２＿Ｄを形成する酸化反応は、比較的高速に進行する。従って、酸化工程完了に要する時間は比較的短いため、絶縁層１１０Ａ＿Ｄは比較的薄く形成される。
次に、例えば図１３に示す様に、開口ＭＨａの内部にアモルファスシリコン等の犠牲層１２０Ａ´を形成し、また、犠牲層１２０Ａ´の上面が絶縁層１５１の上下面の間となる位置まで除去する。この工程は、例えば、ＣＶＤ及びＲＩＥ等によって行う。
次に、例えば図１４に示す様に、開口ＭＨａ上端の開口部を広げた後、アモルファスシリコン等を成膜し、犠牲層１２０Ａ´´を形成する。この工程は、例えば、ウェットエッチング及びＣＶＤ等によって行う。
次に、例えば図１５に示す様に、犠牲層１２０Ａ´´の上面位置を、絶縁層１５１の上面位置と同じ位置まで除去し、犠牲層１２０Ａを形成する。この工程は、例えば、ＲＩＥ等によって行う。
次に、例えば図１６に示す様に、絶縁層１５１上に、複数の犠牲層１１０Ａ及び複数の絶縁層１０１を交互に形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１７に示す様に、半導体領域１２０Ｕに対応する位置に、複数の開口ＭＨｂを形成する。開口ＭＨｂは、Ｚ方向に延伸し、複数の犠牲層１１０Ａ及び複数の絶縁層１０１を貫通し、犠牲層１２０Ａを露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１８に示す様に、犠牲層１２０Ａを除去し、開口ＭＨｃを形成する。この工程は、例えば、ウェットエッチング等の方法によって行う。尚、半導体層１１１及び半導体層１１２は、犠牲層１２０Ａが含む元素と同じ元素であるシリコン（Ｓｉ）等を含む。しかしながら、半導体層１１１及び半導体層１１２に関しては、絶縁層１１１＿Ｄ及び絶縁層１１２＿Ｄがエッチングストッパとなり保護されている。よって、この工程において半導体層１１１及び半導体層１１２はエッチングされない。
次に、例えば図１９に示す様に、開口ＭＨｃにおいて、犠牲層１１０Ａの一部を除去する。これにより、犠牲層１１０ＡのＸ方向及びＹ方向における開口幅が、絶縁層１０１の開口幅に対して所定量広がる。この工程は、例えば、リン酸等を用いたウェットエッチング等によって行う。
尚、この工程において、領域ＲＬＭＨにおいては、窒化シリコン等からなる犠牲層１１０Ａがエッチングされる前に、酸化シリコン等の絶縁層１１０Ａ＿Ｄ（図１２）がエッチングされる。この工程はリン酸等を用いるため、酸化シリコン等のエッチングには比較的長時間を要することがあるが、前述した様に、本実施形態における絶縁層１１０Ａ＿Ｄの厚みは比較的小さいため、このエッチングは比較的短時間の間に行われる。従って、この工程において、領域ＲＵＭＨの犠牲層１１０Ａが後退する幅ＤＵ１と、領域ＲＬＭＨの犠牲層１１０Ａが後退する幅ＤＬ１とは、同程度である。
次に、例えば図２０に示す様に、最上層の絶縁層１０１の上面及び開口ＭＨｃの内周面に、ゲート絶縁膜１３０、半導体層１２０及び絶縁層１２５を形成し、メモリホールＭＨを形成する。半導体層１２０の形成に際しては、例えば、ＣＶＤ等による成膜が行われ、メモリホールＭＨの内部に、アモルファスシリコン膜が形成される。また、例えば、アニール処理等によって、このアモルファスシリコン膜の結晶構造を改質する。
次に、例えば図２１に示す様に、絶縁層１２５、半導体層１２０の一部を、半導体層１２０等の上面が最上層の絶縁層１０１の上下面の間となる位置まで除去する。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図２２に示す様に、メモリホールＭＨの上端近傍に、半導体層１２１Ａを形成する。半導体層１２１Ａは、例えば、リン（Ｐ）等のＮ型の不純物を含むアモルファスシリコンを含む。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２３に示す様に、メモリホールＭＨの上端近傍に、半導体層１２０の不純物領域１２１を形成する。この工程では、例えば、ＲＩＥ等の方法によって半導体層１２１Ａの一部を除去して最上層に位置する絶縁層１０１を露出させる。
次に、例えば図２４に示す様に、トレンチＳＴＡ´を形成する。トレンチＳＴＡ´は、Ｚ方向及びＸ方向に延伸し、複数の絶縁層１０１及び犠牲層１１０ＡをＹ方向に分断し、半導体層１１１を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。また、ＣＶＤ等の方法によってこのトレンチＳＴＡ´の内部に酸化シリコン等の絶縁層１６１、及びアモルファスシリコン等の半導体層１６２を形成する。
次に、例えば図２５に示す様に、トレンチＳＴＡを形成する。トレンチＳＴＡは、トレンチＳＴＡ´の底面から、更に、半導体層１６２、絶縁層１６１、半導体層１１１、及び犠牲層１１３Ｃ，１１３Ｂ，１１３ＡをＹ方向に分断し、半導体層１１２を露出させることによって形成される。この工程は、例えば、ＲＩＥ等によって行う。また、トレンチＳＴＡのＹ方向の側面の半導体層１６２、及び底面に露出する半導体層１１２の一部を酸化し、それぞれ酸化シリコン等の絶縁層１６３、及び絶縁層１６４を形成する。この工程は、例えば、熱酸化等によって行う。
次に、例えば図２６に示す様に、トレンチＳＴＡを介して、犠牲層１１３Ｂを除去し、続いて犠牲層１１３Ａ，１１３Ｃ、及びゲート絶縁膜１３０の一部を除去して空洞ＣＡＶ１を形成し、半導体層１２０の一部を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図２７に示す様に、トレンチＳＴＡを介して、空洞ＣＡＶ１があった場所に半導体層１１３を形成する。この工程は、例えば、エピタキシャル成長等の方法によって行う。また、トレンチＳＴＡのＹ方向側面における半導体層１６２及び絶縁層１６１を除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図２８に示す様に、トレンチＳＴＡを介して犠牲層１１０Ａを除去し、複数の空洞ＣＡＶ２を形成する。これにより、Ｚ方向に配設された複数の絶縁層１０１と、この絶縁層１０１を支持するメモリホールＭＨ内の構造（半導体層１２０、ゲート絶縁膜１３０及び絶縁層１２５）と、を含む中空構造が形成される。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図２９に示す様に、空洞ＣＡＶ２内に導電層１１０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、トレンチＳＴＡ内にブロック間構造ＳＴを形成し、不純物領域１２１に接続するコンタクトＣｈ、及びストリングユニット間絶縁層ＳＨＥ等を形成し、図５を参照して説明した構造を形成する。
［比較例］
次に、図３０～図３２を参照して、比較例に係る半導体記憶装置について説明する。図３０は、比較例に係る半導体記憶装置について説明するための模式的な断面図である。図３１及び図３２は、比較例に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
次に、図３０～図３２を参照して、比較例に係る半導体記憶装置について説明する。図３０は、比較例に係る半導体記憶装置について説明するための模式的な断面図である。図３１及び図３２は、比較例に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
比較例に係る半導体記憶装置の製造に際しては、図９及び図１０を参照して説明した、開口ＭＨａへのイオン注入工程を行わない。よって、比較例に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置（図５）と異なり、半導体層１１１及び半導体層１１２において、領域１１１＿Ｃ及び領域１１２＿Ｃを含まない（図３０）。
また、比較例に係る半導体記憶装置の製造に際しては、図１１及び図１２と対応する酸化工程において、図３１に示す様に、半導体層１１１及び半導体層１１２の開口ＭＨａに露出した部分に、それぞれ酸化シリコン等の絶縁層１１１＿Ｄｘ及び絶縁層１１２＿Ｄｘを形成する。これら絶縁層１１１＿Ｄｘ及び絶縁層１１２＿Ｄｘの形成に際しては、半導体層１１１及び半導体層１１２が領域１１１＿Ｃ及び領域１１２＿Ｃの様な結晶欠陥が多く発生している領域を含まないため、酸化反応の進行は比較的低速である。よって、図１８を参照して説明した工程と対応する工程において、エッチングストッパとして必要な厚さの絶縁層１１１＿Ｄｘ，１１２＿Ｄｘを形成するために、比較的長い時間を要する。
ここで、図３１の領域ＲＬＭＨに示す様に、絶縁層１１１＿Ｄｘ及び絶縁層１１２＿Ｄｘを形成する工程においては、犠牲層１１０Ａの開口ＭＨａに露出した部分も一部酸化され、酸化シリコン等の絶縁層１１０Ａ＿Ｄｘが形成される。前述した様に、比較例に係る半導体記憶装置の製造に際しては、図１１及び図１２と対応する酸化工程に比較的長い時間を要するため、絶縁層１１０Ａ＿Ｄｘの厚さは、第１実施形態に係る半導体記憶装置の絶縁層１１０Ａ＿Ｄ（図１２）と比較し、厚く形成されてしまう。
また、比較例に係る半導体記憶装置の製造に際しては、図１９と対応する工程に際して、メモリセルアレイ層ＬＭＣＡ１において、犠牲層１１０Ａのエッチングの前に絶縁層１１０Ａ＿Ｄｘ（図３１）がエッチングされる。この際、絶縁層１１０Ａ＿Ｄｘの厚みは比較的厚いため、絶縁層１１０Ａ＿Ｄｘの除去には、比較的長時間を要してしまう。そのため、その間にメモリセルアレイ層ＬＭＣＡ２において、犠牲層１１０Ａのエッチングがより進行してしまう。よって、この工程においては、図３２に示す様に、メモリセルアレイ層ＬＭＣＡ２の犠牲層１１０Ａが後退する幅ＤＵｘが、メモリセルアレイ層ＬＭＣＡ１の犠牲層１１０Ａが後退する幅ＤＬｘよりも、大きくなる。
この様な場合、メモリセルアレイ層ＬＭＣＡ１とメモリセルアレイ層ＬＭＣＡ２との間で、最終構造としてのメモリセルＭＣの構造が大きく異なり、メモリセルＭＣの特性が大きくばらついてしまうことがあった。
［第１実施形態の効果］
図９及び図１０を参照して説明した様に、開口ＭＨａへのイオン注入工程を行い、領域１１１＿Ｃ及び領域１１２＿Ｃを形成することによって、図１１及び１２を参照して説明した酸化工程を比較的高速に行うことができる。そのため、この工程で同時に形成されるメモリセルアレイ層ＬＭＣＡ１における犠牲層１１０Ａ側壁部の絶縁層１１０Ａ＿Ｄの厚さを比較的薄く抑えることができる。
図９及び図１０を参照して説明した様に、開口ＭＨａへのイオン注入工程を行い、領域１１１＿Ｃ及び領域１１２＿Ｃを形成することによって、図１１及び１２を参照して説明した酸化工程を比較的高速に行うことができる。そのため、この工程で同時に形成されるメモリセルアレイ層ＬＭＣＡ１における犠牲層１１０Ａ側壁部の絶縁層１１０Ａ＿Ｄの厚さを比較的薄く抑えることができる。
これにより、図１９を参照して説明した犠牲層１１０Ａのエッチング工程において、メモリセルアレイ層ＬＭＣＡ１とメモリセルアレイ層ＬＭＣＡ２との間で、犠牲層１１０Ａの後退量を同程度とすることができる。これにより、均一な特性のメモリセルＭＣを好適に製造することが可能となる。
［第２実施形態］
次に、図３３を参照して、第２実施形態に係る半導体記憶装置について説明する。図３３は、第２実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
次に、図３３を参照して、第２実施形態に係る半導体記憶装置について説明する。図３３は、第２実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、半導体層１１１の上層及び下層に、半導体層１１１＿２Ａ及び半導体層１１１＿２Ｂを備え、半導体層１１２の上層に、半導体層１１２＿２Ａを備える。半導体層１１１＿２Ａ，１１１＿２Ｂ，１１２＿２Ａは、例えば、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）、及びアルゴン（Ａｒ）のうち、少なくとも一つの元素を含む。半導体層１１１＿２Ａ，１１１＿２Ｂ，１１２＿２Ａ中のこれら元素の含有濃度は、半導体層１１１，１１２における領域１１１＿Ｃ，１１２＿Ｃ以外の領域におけるこれら元素の含有濃度よりも大きい。
［製造方法］
次に、図３４～図３７を参照して、第２実施形態に係る半導体記憶装置の製造方法について説明する。図３４及び図３５は、同製造方法について説明するための模式的な断面図であり、図３３に対応する断面を示している。図３６及び図３７は、同製造方法について説明するための模式的な断面図であり、図３５に示す領域ＲＳＬを拡大した図である。
次に、図３４～図３７を参照して、第２実施形態に係る半導体記憶装置の製造方法について説明する。図３４及び図３５は、同製造方法について説明するための模式的な断面図であり、図３３に対応する断面を示している。図３６及び図３７は、同製造方法について説明するための模式的な断面図であり、図３５に示す領域ＲＳＬを拡大した図である。
第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に製造される。
しかしながら、第２実施形態に係る半導体記憶装置の製造では、図７に対応する工程において、図３４に示す様に、半導体層１１２の上層に半導体層１１２＿２Ａを形成し、半導体層１１１の上層及び下層に半導体層１１１＿２Ａ及び半導体層１１１＿２Ｂを形成する。
また、図９及び図１０に対応するイオン注入工程において、図３５及び図３６に示す様に、開口ＭＨａの内部に、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）、及びアルゴン（Ａｒ）等の不純物を含む領域１１１＿Ｃ及び領域１１２＿Ｃを形成する。この工程により、半導体層１１１の上面、下面、及び開口ＭＨａ側の側面は、例えば、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）、及びアルゴン（Ａｒ）のうち、少なくとも一つの元素を含む領域である半導体層１１１＿２Ａ，１１１＿２Ｂ、及び領域１１１＿Ｃにより囲まれる。また、半導体層１１２の上面及び開口ＭＨａ側の側面も、同様の領域である半導体層１１２＿２Ａ及び領域１１２＿Ｃにより囲まれる。
また、図１１及び図１２に対応する酸化工程において、図３７に示す様に、半導体層１１１及び半導体層１１２のうち開口ＭＨａに露出した部分（領域１１１＿Ｃ及び領域１１２＿Ｃ）に、それぞれ酸化シリコン等の絶縁層１１１＿２Ｄ及び絶縁層１１２＿２Ｄを形成する。
尚、前述した様に、結晶欠陥を多く含む領域１１１＿Ｃ及び領域１１２＿Ｃにおいては、比較的高速に酸化が進む。更に、半導体層１１１＿２Ａ，１１１＿２Ｂ，１１２＿２Ａの様な、不純物濃度が高い領域においても、比較的高速に酸化が進む。よって、半導体層１１１＿２Ａ，１１１＿２Ｂ，１１２＿２Ａに近い位置においては、開口ＭＨａから比較的離れた領域まで酸化が進行する。
［第２実施形態の効果］
図３３に示す領域ＲＣＯＲのような、半導体層の「角部」に相当する位置は、酸化工程において、シリコンが酸化シリコンとなる際の体積膨張に応じて発生する応力により、酸化速度が比較的低いことが知られている。よって、「角部」を保護するのに必要な厚さを有する絶縁層１１１＿２Ｄ，１１２＿２Ｄを形成するために、長い酸化工程の時間が必要となる場合がある。
図３３に示す領域ＲＣＯＲのような、半導体層の「角部」に相当する位置は、酸化工程において、シリコンが酸化シリコンとなる際の体積膨張に応じて発生する応力により、酸化速度が比較的低いことが知られている。よって、「角部」を保護するのに必要な厚さを有する絶縁層１１１＿２Ｄ，１１２＿２Ｄを形成するために、長い酸化工程の時間が必要となる場合がある。
そこで、本実施形態においては、半導体層の「角部」を囲む位置に対して、イオン注入によって形成した領域１１１＿Ｃ，１１２＿Ｃに加えて、高濃度不純物層である半導体層１１１＿２Ａ，１１１＿２Ｂ，１１２＿２Ａを設ける。高濃度の不純物を含む半導体層では、結晶欠陥を多く含む等の理由により、イオン注入工程により形成した領域１１１＿Ｃ，１１２＿Ｃと同様に、酸化速度が増加する。よって、「角部」を領域１１１＿Ｃ，１１２＿Ｃ及び半導体層１１１＿２Ａ，１１１＿２Ｂ，１１２＿２Ａで囲むことにより、酸化反応が比較的遅い「角部」においても、所定の厚さを有する絶縁層１１１＿２Ｄ，１１２＿２Ｄを比較的高速に形成することができる。
これにより、第１実施形態と同様に、酸化工程で同時に形成されるメモリセルアレイ層ＬＭＣＡ１における犠牲層１１０Ａ側壁部の絶縁層１１０Ａ＿Ｄの厚さを比較的薄く抑えることができる。よって、図１９を参照して説明した犠牲層１１０Ａを後退させるエッチング工程において、メモリセルアレイ層ＬＭＣＡ１とメモリセルアレイ層ＬＭＣＡ２との間で、後退量を同程度とすることができ、均一な特性のメモリセルＭＣを好適に製造することが可能となる。
［第３実施形態］
次に、図３８を参照して、第３実施形態に係る半導体記憶装置について説明する。図３８は、第３実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
次に、図３８を参照して、第３実施形態に係る半導体記憶装置について説明する。図３８は、第３実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
第３実施形態に係る半導体記憶装置は、基本的には第２実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、半導体層１１１＿２Ａの下層に拡散抑制層１１１＿３Ａを備え、半導体層１１１＿２Ｂの上層に拡散抑制層１１１＿３Ｂを備え、半導体層１１２＿２Ａの下層に拡散抑制層１１２＿３Ａを備える。拡散抑制層１１１＿３Ａ，１１１＿３Ｂ，１１２＿３Ａは、例えば、炭素（Ｃ）からなる層、又は炭素を高濃度に含む半導体層等である。拡散抑制層１１１＿３Ａ，１１１＿３Ｂ，１１２＿３Ａの炭素の濃度は、半導体層１１１，１１２における炭素の濃度よりも大きい。
［製造方法］
次に、図３９を参照して、第３実施形態に係る半導体記憶装置の製造方法について説明する。図３９は、同製造方法について説明するための模式的な断面図であり、図３８に対応する断面を示している。
次に、図３９を参照して、第３実施形態に係る半導体記憶装置の製造方法について説明する。図３９は、同製造方法について説明するための模式的な断面図であり、図３８に対応する断面を示している。
第３実施形態に係る半導体記憶装置は、基本的には第２実施形態に係る半導体記憶装置と同様に製造される。しかしながら、第３実施形態に係る半導体記憶装置の製造では、図３４に対応する工程において、図３９に示す様に、半導体層１１２＿２Ａの下層に拡散抑制層１１２＿３Ａを形成し、半導体層１１１＿２Ｂの上層に拡散抑制層１１１＿３Ｂを形成し、半導体層１１１＿２Ａの下層に拡散抑制層１１１＿３Ａを形成する。
［第３実施形態の効果］
半導体層１１１＿２Ａ，１１１＿２Ｂ，１１２＿２Ａが、例えば、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）、及びアルゴン（Ａｒ）のうち、少なくとも一つの元素を高濃度に含む場合、それら元素は、製造工程中の各種熱工程等により、半導体層１１１，１１２へ拡散してしまい、第２実施形態において説明した様な酸化速度向上の効果が低下してしまう恐れがある。
半導体層１１１＿２Ａ，１１１＿２Ｂ，１１２＿２Ａが、例えば、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）、及びアルゴン（Ａｒ）のうち、少なくとも一つの元素を高濃度に含む場合、それら元素は、製造工程中の各種熱工程等により、半導体層１１１，１１２へ拡散してしまい、第２実施形態において説明した様な酸化速度向上の効果が低下してしまう恐れがある。
そこで、本実施形態の様に拡散抑制層１１１＿３Ａ，１１１＿３Ｂ，１１２＿３Ａを、半導体層１１１＿２Ａ，１１１＿２Ｂ，１１２＿２Ａの上面又は下面に設けることで、半導体層１１１＿２Ａ，１１１＿２Ｂ，１１２＿２Ａから半導体層１１１，１１２への不純物の拡散を抑制することができる。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣＡ…メモリセルアレイ、ＢＬＫ…メモリブロック、ＳＵ…ストリングユニット、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜。
Claims (7)
- 基板と、
前記基板と交差する第１方向に交互に並ぶ複数の第１導電層及び複数の第１絶縁層と、
前記第１方向に延伸し、前記複数の第１導電層及び複数の第１絶縁層に対向する第１半導体層と、
前記複数の第１導電層及び前記第１半導体層の間に設けられた第１電荷蓄積層と、
前記第１半導体層の前記第１方向の一端部に接続された第２半導体層と
を備え、
前記複数の第１絶縁層の少なくとも一部は第１の元素を含み、
前記第１の元素は、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）及びアルゴン（Ａｒ）の少なくとも一つである
半導体記憶装置。 - 前記複数の第１絶縁層のうちの一つを第２絶縁層とした場合、
前記第２絶縁層は、
第１領域と、
前記第１領域と前記第１半導体層との間に設けられた第２領域と
を備え、
前記第２領域における前記第１の元素の濃度は、前記第１領域における前記第１の元素の濃度よりも大きい
請求項１記載の半導体記憶装置。 - 前記第１方向に前記複数の第１導電層及び複数の第１絶縁層と離間して、前記第１方向に交互に並ぶ複数の第２導電層及び複数の第３絶縁層と、
前記第１方向に延伸し、前記複数の第２導電層及び複数の第３絶縁層に対向し、前記第１半導体層に接続された第３半導体層と、
前記複数の第２導電層及び前記第３半導体層の間に設けられた第２電荷蓄積層と
を備え、
前記複数の第３絶縁層のうちの一つを第４絶縁層とした場合、前記第４絶縁層は、前記第１方向において前記第２領域と並ぶ第３領域を備え、
前記第３領域の前記第１の元素の濃度は、前記第２領域の前記第１の元素の濃度よりも小さい
請求項２記載の半導体記憶装置。 - 基板と、
前記基板と交差する第１方向に交互に並ぶ複数の第１導電層及び複数の第１絶縁層と、
前記第１方向に延伸し、前記複数の第１導電層及び複数の第１絶縁層に対向する第１半導体層と、
前記複数の第１導電層及び前記第１半導体層の間に設けられた電荷蓄積層と、
前記第１半導体層の前記第１方向の一端部に接続された第２半導体層と
を備え、
前記第２半導体層は第１の元素を含み、
前記第１の元素は、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）及びアルゴン（Ａｒ）の少なくとも一つであり、
前記第２半導体層は、
第４領域と、
前記第４領域と前記第１半導体層との間に設けられた第５領域と
を備え、
前記第５領域における前記第１の元素の濃度は、前記第４領域における前記第１の元素の濃度よりも大きい
半導体記憶装置。 - 前記第２半導体層は、
第６領域と、
前記第６領域と、前記基板との間に設けられた第７領域と
を備え、
前記第６領域における前記第１の元素の濃度は、前記第７領域における前記第１の元素の濃度よりも大きい
請求項４記載の半導体記憶装置。 - 前記第６領域及び前記第７領域の間に設けられた第８領域を備え、
を備え、
前記第８領域における炭素（Ｃ）の濃度は、前記第６領域及び前記第７領域における炭素（Ｃ）の濃度よりも大きい
請求項５記載の半導体記憶装置。 - 前記第１半導体層は、
前記複数の第１導電層及び複数の第１絶縁層に対向する第９領域と、
前記第１方向における一端に設けられた第１０領域と、
前記第９領域及び前記第１０領域の間に設けられ、前記第２半導体層に接続された第１１領域と
を含む
請求項１～６のいずれか１項記載の半導体記憶装置。
Priority Applications (4)
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| JP2021103042A JP2023002045A (ja) | 2021-06-22 | 2021-06-22 | 半導体記憶装置 |
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| JP2021103042A JP2023002045A (ja) | 2021-06-22 | 2021-06-22 | 半導体記憶装置 |
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