KR100542512B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

워드선과 반도체 기판과의 사이의 전기적 단락을 방지하고, 전기적 신뢰성이 높은 불휘발성 기억 회로를 구비한 반도체 장치 및 그 제조 방법을 제공한다. 불휘발성 기억 회로를 구비한 반도체 장치에서, 제1 트렌치(30)와 그 내부를 매설하는 분리용 충전재(31)를 갖는 소자 분리 영역(3)과, 게이트 폭 방향에서 인접하는 메모리 셀 M의 부유 전극(5) 사이에 표면 부분과 비교하여 깊은 부분의 트렌치 폭이 작은 제2 트렌치(20)와, 제2 트렌치 내부(20)에 일부가 매설된 워드선(7WL)을 구비한다.
부유 전극, 워드선, 충전재, 메모리 셀

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 불휘발성 기억 회로를 구비한 반도체 장치의 주요부의 단면 구조도(도 3에 도시하는 F1-F1 절단면선으로 절단한 단면도).
도 2는 본 발명의 제1 실시예에 따른 불휘발성 기억 회로를 구비한 반도체 장치의 주요부의 단면 구조도(도 3에 도시하는 F2-F2 절단면선으로 절단한 단면도).
도 3은 본 발명의 제1 실시예에 따른 불휘발성 기억 회로를 구비한 반도체 장치의 주요부의 평면도.
도 4는 본 발명의 제1 실시예에 따른 불휘발성 기억 회로를 구비한 반도체 장치의 제1 공정 단면도.
도 5는 도 4에 이어지는 제2 공정 단면도.
도 6은 도 5에 이어지는 제3 공정 단면도.
도 7은 도 6에 이어지는 제4 공정 단면도.
도 8은 도 7에 이어지는 제5 공정 단면도.
도 9는 도 8에 이어지는 제6 공정 단면도.
도 10은 도 9에 이어지는 제7 공정 단면도.
도 11은 도 10에 이어지는 제8 공정 단면도.
도 12는 본 발명의 제2 실시예에 따른 불휘발성 기억 회로를 구비한 반도체 장치의 주요부의 단면 구조도.
도 13은 본 발명의 제3 실시예에 따른 불휘발성 기억 회로를 구비한 반도체 장치의 주요부의 단면 구조도.
도 14는 본 발명의 제4 실시예에 따른 불휘발성 기억 회로를 구비한 반도체 장치의 제1 공정 단면도.
도 15는 도 14에 이어지는 제2 공정 단면도.
도 16은 도 15에 이어지는 제3 공정 단면도.
도 17은 도 16에 이어지는 제4 공정 단면도.
도 18은 도 17에 이어지는 제5 공정 단면도.
도 19는 도 18에 이어지는 제4 공정 단면도.
도 20은 도 19에 이어지는 제5 공정 단면도.
도 21은 본 발명의 선행 기술에 관한 NAND형 EEPROM의 주요부의 단면 구조도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 웰 영역
3 : 소자 분리 영역
30 : 제1 트렌치
31 : 분리용 충전재
4 : 게이트 절연막
5 : 부유 전극
6 : 게이트 절연막
6A : 절연막
7 : 제어 전극
7 : WL 워드선
8 : 반도체 영역
10 : 소스선
11 : 비트선
20, 21, 22, 23 : 제2 트렌치
M : 메모리셀
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 불휘발성 기억 회로를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
NAND형 전기적 소거 가능한 프로그래머블 리드 온리 메모리(이하, 단순히 EEPROM이라고 함)의 단면 구조를 도 21에 도시한다. 도 21은 메모리 셀 어레이에 서 워드선 방향을 따라 절단했을 때의 단면도이다. NAND형 EEPROM은 실리콘 단결정으로 이루어지는 반도체 기판(100)과, 이 반도체 기판(100)의 주면부에서 규칙적으로 행렬 형상으로 배열된 메모리 셀 M과, 메모리 셀 M 사이에 배치된 소자 분리 영역(110)을 구비하고 있다.
메모리 셀 M은 부유 전극(부유 게이트 전극 : 121)을 갖는 1개의 트랜지스터에 의해 구성되어 있다. 즉, 메모리 셀 M은 반도체 기판(100)의 표면 부분에 배치된 웰 영역(101)의 표면 위의 게이트 절연막(120)과, 게이트 절연막(120) 위의 부유 전극(121)과, 부유 전극(121) 위의 게이트 절연막(122)과, 게이트 절연막(122) 위의 제어 전극(컨트롤 게이트 전극 : 123)과, 도시하지 않았지만 소스 영역 및 드레인 영역을 구비하고 있다. 게이트 절연막(120)은 터널 절연막으로서 사용되고 있다. 소스 및 드레인 영역은 지면에 대하여 수직 방향(게이트 길이 방향 또는 비트선 방향)으로 배열되어 있으며, 이 게이트 길이 방향에서 인접하여 배열된 다른 메모리 셀 M의 드레인 영역 또는 소스 영역에 일체로 형성되어 있다.
워드선 방향 즉 게이트 폭 방향에서 인접하는 메모리 셀 M의 제어 전극(123)은 일체로 형성되고, 워드선(123WL)을 구성하도록 되어 있다. 워드선(123WL) 위에는 비트선(130)이 배치되어 있다. 복수개의 메모리 셀 M, 예를 들면 8개(8 비트) 또는 16개(16 비트)의 메모리 셀 M은 메모리 셀 유닛을 구축하고, 비트선(130)은 이 메모리 셀 유닛마다 유닛 선택용 트랜지스터(도시 생략)를 통하여 접속되어 있다.
소자 분리 영역(110)에는 샬로우 트렌치 아이솔레이션(STI) 구조가 채용되는 경향이 있다. 즉, 소자 분리 영역(110)은 웰 영역(101)(반도체 기판 100)의 표면으로부터 깊이 방향을 향하여 형성된 트렌치(홈 : 111)와, 이 트렌치(111) 내부에 매설된 실리콘 산화막(112)을 구비하고 있다. STI 구조에서는, 예를 들면 선택 산화 기술에 의해 형성된 소자 분리 영역과 비교하여, 소자 분리 영역(110)의 점유 면적을 축소할 수 있으므로, NAND형 EEPROM의 고집적화 및 대용량화를 실현할 수 있다.
또한, 소자 분리 영역(110)의 실리콘 산화막(112)에는 표면으로부터 깊이 방향을 향하여 균일한 트렌치 폭을 갖는, 트렌치(115)가 배치되어 있다. 트렌치(115) 내벽에는 메모리 셀 M의 게이트 절연막(122)과 동일층의 절연막(112A)이 형성되고, 트렌치(115) 내부에는 이 절연막(112A)을 개재하여 워드선(123WL)의 일부가 매설되어 있다.
트렌치(115)의 제조 방법은 이하와 같다(도 21 참조).
(1) 우선, 웰 영역(101)의 주면부에 소자 분리 영역(110)을 형성한다. 이 소자 분리 영역(110)의 제조 공정과 거의 동일 제조 공정에서, 메모리 셀 M의 형성 영역에서의 웰 영역(101)의 표면 위에 게이트 절연막(120)을 형성하고, 게이트 절연막(120) 위에 제1층째의 실리콘 다결정막(부유 전극(121)의 하층 부분)을 형성한다.
(2) 이어서, 제1층째의 실리콘 다결정막 위에 제2층째의 실리콘 다결정막(부유 전극(121)의 상층 부분)을 형성한다. 이어서, 제2층째의 실리콘 다결정막 위에 포토리소그래피 기술에 의해 에칭 마스크를 형성한다. 이 에칭 마스크를 사용하 여, 드라이 에칭에 의해, 제2층째 및 제1층째의 실리콘 다결정막을 패터닝하고, 부유 전극(121)을 형성한다. 에칭 마스크는 소자 분리 영역(110)에 대하여 얼라인먼트되어 있으므로, 게이트 폭 방향에서, 부유 전극(121)의 양단은 소자 분리 영역(110) 위에 중복되어 형성된다.
(3) 부유 전극(121)을 에칭 마스크로서 이용하여, 소자 분리 영역(110)의 실리콘 산화막(112)에 드라이 에칭을 행하고, 트렌치 폭이 균일한 트렌치(115)를 형성한다. 트렌치(115)는 결과적으로 부유 전극(121)에 대하여 자기 정합에 의해 형성된다.
(4) 부유 전극(121) 위에 게이트 절연막(122)을 형성하고, 동일 제조 공정에서 트렌치(115) 내벽에 절연막(122A)을 형성한다.
(5) 게이트 절연막(122) 위에 제어 전극(123)을 형성하고, 메모리 셀 M을 완성시킨다. 또한, 제어 전극(123)의 제조 공정과 동일 제조 공정에서 게이트 폭 방향으로 연장하는 워드선(123WL)을 형성한다. 이 워드선(123WL)의 일부는 트렌치(115) 내부에 절연막(122A)을 개재하여 매설된다.
상기 트렌치(115)는 메모리 셀 M 사이, 상세하게 설명하면 부유 전극(121) 사이에 본래 발생하는 기생 용량 외에, 부유 전극(121)을 한쪽의 전극, 실리콘 산화막(112) 및 트렌치(115) 내부의 절연막(122A)을 유전체선, 트렌치(115) 내부의 워드선(123WL)을 다른 쪽의 전극으로 하는 기생 용량을 병렬적으로 부가시키고, 메모리 셀 M 사이에 발생하는 합계의 기생 용량을 감소시키는 기능을 갖추고 있다. 따라서, 정보 기입 동작 시에, 선택 메모리 셀 M의 게이트 폭 방향에서 인접하는 비선택 메모리 셀 M에 대한 오기입을 방지할 수 있으므로, NAND형 EEPROM의 동작 성능을 향상시킬 수 있다.
또, 이 종류의 NAND형 EEPROM에 관해서는, 특허 문헌1 및 특허 문헌2에 개시되어 있다.
[특허 문헌 1]
일본 특개2000-174145호 공보
[특허 문헌2]
일본 특개2002-83884호 공보
그러나, 상술한 NAND형 EEPROM에서는 이하의 점에 대하여 배려가 이루어지지 않았다.
(1) NAND형 EEPROM의 제조상, 소자 분리 영역(110)에 대하여 부유 전극(121)에 얼라인먼트 편차가 발생하고, 이 부유 전극(121)을 에칭 마스크로서 이용하고 있으므로(실제로는 부유 전극(121)을 패터닝하는 에칭 마스크를 사용하고 있음), 소자 분리 영역(110)에 대하여 트렌치(115)에 얼라인먼트 편차가 발생한다. 이 얼라인먼트 편차에 의해, 게이트 폭 방향에서, 트렌치(115)와 웰 영역(101)과의 사이의 한쪽의 이격 거리 L1(도 21 참조)는 증대하지만, 다른 쪽의 이격 거리 L2는 감소하여, 이 부분에서 절연 내압 부족이 발생한다. 즉, 정보 기입 동작 시(또는 정보 소거 동작 시), 워드선(123WL)에는 예를 들면 24V의 고전압(기입 전압)이 인가되므로, 워드선(123WL)과 웰 영역(101)과의 사이에 전기적 단락이 발생될 우려가 있으며, NAND형 EEPROM의 전기적 신뢰성이 저하한다.
(2) 또한, 균일한 트렌치 폭에 의해 트렌치(115)가 형성되기 때문에, 트렌치(115) 내벽과 저면과의 사이에 뽀족한 형상의 각부(角部) C(도 21 참조)가 형성된다. 이 각부 C는 전계 집중을 발생시키기 쉬우며, 상기한 바와 같이 워드선(123WL)과 웰 영역(101)과의 사이에 전기적 단락이 발생될 우려가 있으므로, NAND형 EEPROM의 전기적 신뢰성이 저하한다.
본 발명은 상기 과제를 해결하기 위해 이루어진 것이다. 따라서, 본 발명의 목적은 워드선과 반도체 기판(또는 웰 영역)과의 사이의 전기적 단락을 방지하고, 전기적 신뢰성이 높은 불휘발성 기억 회로를 구비한 반도체 장치를 제공하는 것이다.
또한, 본 발명의 목적은 상기 목적을 달성할 수 있는, 불휘발성 기억 회로를 구비한 반도체 장치의 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위해, 본 발명의 제1 특징은, 반도체 기판 위에서 부유 전극을 갖는 메모리 셀을 행렬 형상으로 배열한 메모리 셀 어레이와, 게이트 폭 방향에서 인접하는 메모리 셀 사이에서 반도체 기판의 표면으로부터 깊이 방향을 향하여 배치된 제1 트렌치와 이 제1 트렌치 내부를 매설하는 분리용 충전재를 갖는 소자 분리 영역과, 게이트 폭 방향에서 인접하는 메모리 셀의 부유 전극 사이에서 소자 분리 영역의 분리용 충전재의 표면으로부터 그 깊이 방향을 향하여 배치되고, 표면 부분과 비교하여 깊은 부분의 트렌치 폭이 작은 제2 트렌치와, 메모리 셀에 접속되고, 제2 트렌치 내부에 매설됨과 함께 게이트 폭 방향으로 연장하는 워드선을 갖는 불휘발성 기억 회로를 구비한 반도체 장치로 한 것이다.
본 발명의 제2 특징은, 게이트 폭 방향에서 인접하는 메모리 셀 형성 영역 사이에서 반도체 기판의 표면으로부터 깊이 방향을 향하여 제1 트렌치를 형성하고, 제1 트렌치 내부에 분리용 충전재를 매설하여 소자 분리 영역을 형성하는 공정과, 메모리 셀 형성 영역에서 반도체 기판의 표면 위에 게이트 폭 치수가 결정된 부유 전극을 형성하는 공정과, 게이트 폭 방향에서 인접하는 부유 전극 사이에서 소자 분리 영역의 분리용 충전재의 표면으로부터 깊이 방향을 향하여, 표면 부분과 비교하여 깊은 부분의 트렌치 폭이 작은 제2 트렌치를 형성하는 공정과, 제2 트렌치 내부에 매설됨과 함께 게이트 폭 방향으로 연장하는 워드선을 형성하는 공정을 포함한 불휘발성 기억 회로를 갖는 반도체 장치의 제조 방법으로 한 것이다.
본 발명의 제3 특징은, 메모리 셀 형성 영역에서 반도체 기판 위에 게이트 폭 치수가 결정된 부유 전극을 형성하는 공정과, 게이트 폭 방향에서 인접하는 부유 전극 사이에서, 부유 전극에 대하여 자기 정합에 의해, 반도체 기판의 표면으로부터 깊이 방향을 향하여 제1 트렌치를 형성하는 공정과, 제1 트렌치 내부에 분리용 충전재를 매설하여 소자 분리 영역을 형성하는 공정과, 분리용 충전재의 표면 위에서 부유 전극의 측벽에 이 부유 전극에 대하여 자기 정합에 의해 측벽 스페이서를 형성하는 공정과, 측벽 스페이서를 마스크로 하여 분리용 충전재의 표면으로부터 깊이 방향을 향하여 제2 트렌치를 형성하는 공정과, 제2 트렌치 내부에 매설됨과 함께 게이트 폭 방향으로 연장하는 워드선을 형성하는 공정을 포함한 불휘발 성 기억 회로를 갖는 반도체 장치의 제조 방법으로 한 것이다.
이어서, 도면을 참조하여, 본 발명의 실시예에 따른 불휘발성 기억 회로를 구비한 반도체 장치 및 그 제조 방법을 설명한다. 이하의 도면의 기재에서, 동일하거나 또는 유사한 부분에는 동일하거나 또는 유사한 부호를 붙인다. 단, 도면은 모식적인 것으로서, 두께와 평면 치수와의 관계, 각 층의 두께의 비율 등은 현실의 것과는 다른 것에 유의해야한다. 따라서, 구체적인 두께나 치수는 이하의 설명을 참작하여 판단해야 할 것이다. 또한, 도면 상호간에서도 서로의 치수의 관계나 비율이 다른 부분이 포함되어 있는 것은 물론이다.
(제1 실시예)
[불휘발성 기억 회로를 구비한 반도체 장치의 구조]
본 발명의 제1 실시예는 NAND형 EEPROM을 구비한 반도체 장치를 설명하는 것이다. 여기서, 반도체 장치란, NAND형 EEPROM만의 기능을 갖는 반도체 기억 장치, NAND형 EEPROM 외에 논리 회로 등의 다른 회로를 동일 기판 위에 구비한 반도체 장치가 적어도 포함되는 의미로 사용된다.
도 1 내지 도 3에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 NAND형 EEPROM은 반도체 기판(1)(또는 웰 영역(2)) 위에서 부유 전극(부유 게이트 전극 : 5)을 갖는 메모리 셀 M을 행렬 형상으로 배열한 메모리 셀 어레이 MA와, 게이트 폭 방향(워드선 연장 방향)에 인접하는 메모리 셀 M 사이에서 반도체 기판(1)(또는 웰 영역(2))의 표면으로부터 깊이 방향을 향하여 배치된 제1 트렌치(30)와 이 제1 트렌치(30) 내부를 매설하는 분리용 충전재(31)를 갖는 소자 분리 영역(3)과, 게이트 폭 방향에서 인접하는 메모리 셀 M의 부유 전극(5) 사이에서 소자 분리 영역(3)의 분리용 충전재(31)의 표면으로부터 그 깊이 방향을 향하여 배치되고, 표면 부분과 비교하여 깊은 부분의 트렌치 폭이 작은 제2 트렌치(20)와, 메모리 셀 M에 접속되고, 제2 트렌치(20) 내부에 매설됨과 함께 게이트 폭 방향으로 연장하는 워드선(7WL)을 구비하고 있다.
반도체 기판(1)에는 예를 들면 n형 실리콘 단결정 기판을 실용적으로 사용할 수 있다. 웰 영역(2)은 p형 웰 영역으로서, 적어도 메모리 셀 어레이 MA의 영역에서, 반도체 기판(1)의 주면부에 배치되어 있다.
본 발명의 제1 실시예에서, 메모리 셀 M은 부유 전극(5)을 갖는 1 트랜지스터 구조에 의해 구성되고, 1 비트의 정보를 보유할 수 있다. 또한, 메모리 셀 M은 합계 8개를 전기적으로 직렬로 접속하고, 1바이트의 정보를 갖는 메모리 셀 유닛 MU를 구축하게 되어 있다. 또, 메모리 셀 유닛 MU의 메모리 셀 M의 접속 개수는 16개, 32개, … 등이어도 된다.
메모리 셀 M은 게이트 폭 치수를 규정하는 부분을 소자 분리 영역(3)에 의해 둘러싸고, 게이트 폭 방향에서 인접하는 다른 메모리 셀 M에 대하여 전기적으로 분리된 상태에서, 웰 영역(2)(반도체 기판(1))의 표면 부분에 배치되어 있다. 즉, 메모리 셀 M은 채널 형성 영역으로서 사용되는 웰 영역(2)과, 웰 영역(2) 위의 제1 게이트 절연막(4)과, 제1 게이트 절연막(4) 위의 부유 전극(5)과, 부유 전극(5) 위의 제2 게이트 절연막(6)과, 제2 게이트 절연막(6) 위의 제어 전극(컨트롤 게이트 전극 : 7)과, 소스 영역 및 드레인 영역으로서 사용되는 한쌍의 n형 반도체 영역(8)을 구비하고 있다.
제1 게이트 절연막(4)은 터널 절연막으로서 사용되고 있다. 이 제1 게이트 절연막(4)에는 예를 들면 실리콘 산화막, 실리콘 질화막 등의 단층막, 또는 이들을 조합한 복합막을 실용적으로 사용할 수 있다.
부유 전극(5)은 정보로 되는 전하의 축적부로서 사용되고, 예를 들면 실리콘 다결정막에 의해 형성되어 있다. 이 부유 전극(5)의 게이트 폭 방향의 양단 부분은 소자 분리 영역(3)에 대한 제조 상의 얼라인먼트 편차를 방지하기 위해, 소자 분리 영역(3) 위에 중복(오버랩)되어 배치되어 있다.
제2 게이트 절연막(6)에는 고전압에 의한 정보 기입 동작 및 정보 소거 동작과, 저전압에 의한 정보 판독 동작을 효율적으로 실시하기 위해, 유전율이 높고, 또한 절연 내압이 높은, 예를 들면 실리콘 산화막, 실리콘 질화막, 실리콘 산화막의 각각을 순차적으로 적층한 복합막(ONO 유전체막)을 실용적으로 사용할 수 있다.
제어 전극(7)에는 제조 상의 안정성, 저저항치성 등을 고려하여, 실리콘 다결정막 위에 고융점 금속 실리사이드막을 적층한 복합막을 실용적으로 사용할 수 있다. 본 발명의 제1 실시예에서, 제어 전극(7)에는 실리콘 다결정막 위에 텅스텐 실리사이드막을 적층한 복합막(폴리사이드막)이 사용되고 있다.
메모리 셀 유닛 MU에서, 메모리 셀 M의 소스 영역으로서 사용되는 반도체 영역(8)과, 게이트 길이 방향(비트선 연장 방향)에 인접하는 것 외의 메모리 셀 M의 드레인 영역으로서 사용되는 반도체 영역(8)과는 소자 분리 영역(3)을 개재시키지 않고, 일체적으로 형성되고, 또한 겸용되고 있다.
게이트 폭 방향에서 인접하는 메모리 셀 M의 제어 전극(7) 사이에는 서로 전기적으로 접속되고, 메모리 셀 어레이 MA에서 게이트 폭 방향으로 연장하는 워드선(7WL)을 구성하고 있다. 이 워드선(7WL)은 게이트 길이 방향으로 메모리셀 M의 배열 피치에 맞추어 복수개 배열되어 있다. 워드선(7WL)은 제어 전극(7)과 동일 게이트 전극층에 의해 형성되고, 동일 재료에 의해 형성되고 있다. 즉, 워드선(7WL)은 메모리 셀 M에서 제어 전극(7)으로서 사용되고 있다.
워드선(7WL) 위에는 층간 절연막(9A 및 9B)을 개재하여, 게이트 길이 방향으로 연장하고, 또한 게이트 폭 방향으로 복수개 배열된 비트선(11)이 배치되어 있다. 비트선(11)은, 층간 절연막(9A 및 9B)에 형성된 접속 홀(9D 및 9C)을 통해 유닛 선택 트랜지스터 MS1에 접속되고, 이 유닛 선택 트랜지스터 MS1을 통과하여 메모리 셀 유닛 MU의 초단의 메모리 셀 M에 전기적으로 접속되어 있다.
메모리 셀 유닛 MU의 종단의 메모리 셀 M은 유닛 선택 트랜지스터 MS2를 통해 소스선(10)에 접속되어 있다. 소스선(10)은 층간 절연막(9A) 위에서 게이트 폭 방향으로 연장하여, 층간 절연막(9A)에 형성된 접속 홀(9D)을 통하여 유닛 선택 트랜지스터 MS2에 적층되어 있다.
본 발명의 제1 실시예에서, 소스선(10)은 제1층째의 배선층에 의해 형성되고, 예를 들면 알루미늄 합금막(Al-Si, Al-Cu, Al-CU-Si 등)에 의해 형성되어 있다. 한편, 비트선(11)은 제2층째의 배선층에 의해 형성되는데, 예를 들면 제1층째의 배선층과 마찬가지의 재료에 의해 형성된다. 또, 본 발명의 제1 실시예에서는 비트선(11)은 제1층째의 배선층으로서 형성하고, 소스선은 반도체 영역(확산층)에 의해 형성해도 된다.
소자 분리 영역(3)에는 STI 구조가 채용되고, 도 1 및 도 3에 도시한 바와 같이, 소자 분리 영역(3)은 메모리 셀 어레이 MA에서, 메모리 셀 M(트랜지스터)의 게이트 폭 치수를 결정하고, 게이트 길이 방향으로 연장하고 있다. 소자 분리 영역(3)의 제1 트렌치(30)는 기본적으로 설명하면 웰 영역(2)의 표면으로부터 깊이 방향을 향하여 거의 균일한 트렌치 폭을 갖고 있다. 반드시 이 수치에 한정되는 것은 아니지만, 본 발명의 제1 실시예에서, 제1 트렌치(30)는 예를 들면 0.13㎛∼0.16㎛의 트렌치 폭과 웰 영역(2)의 표면으로부터 0.20㎛∼0.25㎛의 깊이로 설정되어 있다.
소자 분리 영역(30)의 분리용 충전재(31)로는 실리콘 산화막을 실용적으로 사용할 수 있다. 또한, 분리용 충전재(31)로는 실리콘 질화막이나, 실리콘 산화막과 실리콘 다결정막을 조합한 충전재를 사용할 수 있다.
소자 분리 영역(30)에 배치된 제2 트렌치(20)는 본 발명의 제1 실시예에서 도 1에 도시한 바와 같이 V자형 형상의 단면 형상을 갖는다. 게이트 폭 방향에서 인접하는 메모리 셀 M의 부유 전극(5) 사이의 기생 용량을 감소시키기 위해, 제2 트렌치(20)의 깊이는 제1 트렌치(30)의 깊이보다도 얕고, 웰 영역(2)의 표면과 동등하거나 혹은 깊은 것이 바람직하다. 예를 들면, 제2 트렌치(20)는 0.05㎛∼0.08㎛의 트렌치 폭과 분리용 충전재(31)의 표면으로부터 0.08㎛∼0.10㎛의 깊이로 설정되어 있다. 또한, 제2 트렌치(20)의 표면 부분의 트렌치 폭과 저면 부분의 트렌치 폭과의 비율은, V자형 형상의 단면 형상으로 함으로써, 제1 트렌치(30)의 표면 부분의 트렌치 폭과 저면 부분의 트렌치 폭과의 비율보다도 커진다.
유닛 선택 트랜지스터 MS1, MS2는 도 2 및 도 3에 도시한 바와 같이, 채널 형성 영역으로서 사용되는 웰 영역(2)과, 웰 영역(2) 위의 게이트 절연막(4A)과, 게이트 절연막(4A) 위의 게이트 전극(7A)과, 소스 영역 및 드레인 영역으로서 사용되는 한쌍의 n형 반도체 영역(8)을 구비하고 있다. 게이트 전극(7A)은 메모리 셀 M의 제어 전극(7)과 동일 도전층에 의해 형성되어 있다. 게이트 전극(7A)에는 워드선(7WL)과 동일 방향으로 연장하고, 또한 동일 도전층에 의해 형성된 셀렉트선(7SL)이 전기적으로 접속되어 있다.
이와 같이, 표면 부분과 비교하여 저면 부분의 트렌치 폭을 작게 한 제2 트렌치(20)를 구비하는 것에 의해, 도 1에 도시한 바와 같이, 제2 트렌치(20)의 저면 부분과 웰 영역(2)과의 사이의 이격 치수 L1 및 L2를 길게 할 수 있다. 따라서, 제2 트렌치(20) 내부에 매설된 워드선(7WL)과 웰 영역(2)과의 사이의 절연 내압을 향상시킬 수 있는데, 비록 제2 트렌치(20)가 소자 분리 영역(3)에 대하여 게이트 폭 방향으로 얼라인먼트 편차를 발생시켜도 워드선(7WL)과 웰 영역(2)과의 사이의 전기적인 단락을 방지할 수 있다.
또한, 제2 트렌치(20)의 저면 부분의 전계 집중이 발생되기 쉬운 부분 C에서도, 웰 영역(2)과의 사이의 이격 치수 L1 및 L2를 길게 할 수 있으므로, 워드선(7WL)과 웰 영역(2)과의 사이의 전기적인 단락을 방지할 수 있다.
결과적으로, NAND형 EEPROM에서, 제2 트렌치(20)를 구비한 것에 의해, 메모리 셀 M 사이의 기생 용량을 감소시켜 오기입 동작을 방지할 수 있음과 함께, 워드 선(7WL)과 웰 영역(2)과의 사이의 단락을 방지하여 전기적 신뢰성을 향상시킬 수 있다.
[불휘발성 기억 회로를 구비한 반도체 장치의 제조 방법]
이어서, 도 4 내지 도 11을 이용하여, 본 발명의 제1 실시예에 따른 NAND형 EEPROM을 구비한 반도체 장치의 제조 방법을 설명한다.
(1) 웰 영역(2)의 형성 공정
우선, 실리콘 단결정 기판으로 이루어지는 반도체 기판(1)을 준비하고, 도 4에 도시한 바와 같이 반도체 기판(1)의 표면 부분에 웰 영역(2)을 형성한다.
(2) 소자 분리 영역(3)의 형성 공정
웰 영역(2) 위에 10㎚의 막 두께의 실리콘 산화막(50), 60㎚의 막 두께의 실리콘 다결정막(51), 실리콘 질화막(52), 실리콘 산화막(53)의 각각을 순차적으로 퇴적한다. 실리콘 산화막(50)은 제1 게이트 절연막(4)으로서 사용되고, 실리콘 다결정막(51)은 부유 전극(5)의 하층 부분으로서 사용된다. 이어서, 최상층의 실리콘 산화막(53) 위에 포토 리소그래피 기술에 의해, 소자 분리 영역(3)의 형성 영역이 개구된 포토레지스트 마스크(54)를 형성한다. 포토레지스트 마스크(54)를 사용하여, 반응성 이온 에칭(RIE : reactive ion etching)에 의해, 도 5에 도시한 바와 같이 실리콘 산화막(53), 실리콘 질화막(52)을 패터닝한다.
반도체 기판(1)을 O2 플라즈마 속에 노출시키고, 포토레지스트 마스크(54)를 제거한다. 이 포토레지스트 마스크(54)의 제거에 의해 노출된 실리콘 산화막(53) 을 에칭 마스크로서 사용하고, RIE에 의해 실리콘 다결정막(51), 실리콘 산화막(50)을 순차적으로 패터닝한다. 또한, 도 6에 도시한 바와 같이, 웰 영역(2)의 표면으로부터 깊이 방향을 향하여 제1 트렌치(30)를 형성한다.
이어서, O2 분위기에서 가열하고, 제1 트렌치(30)의 내벽 위 및 저면 위에 6㎚의 막 두께의 실리콘 산화막(55)을 형성한다. 이 후, 고밀도 플라즈마(HDP : high density plasma)법에 의해, 도 7에 도시한 바와 같이 적어도 제1 트렌치(30)를 매설하는 실리콘 산화막(56)을 형성한다. 본 발명의 제1 실시예에서는 제1 트렌치(30) 내부에 형성되는 실리콘 산화막(55 및 56)이 분리용 충전재(31)로서 사용된다.
케미컬 메카니컬 폴리싱(CMP : chemical mechanical polishing)법에 의해, 실리콘 산화막(56)의 표면을 평탄화한다. 이 평탄화는 실리콘 질화막(52)에 도달하거나, 도달 전까지 행해진다. 이어서, 질소 가스 분위기 속에서 실리콘 산화막(56)의 표면, 잔존하는 실리콘 산화막(53)을 질화한다. NH4F 용액에 침지한 후, 150℃의 온도에서 인산 처리를 행하여, 반도체 기판(1) 위의 모든 실리콘 질화막(52) 등을 제거하고, 도 8에 도시한 바와 같이, 제1 트렌치(30)에 분리용 충전재(31)(실리콘 산화막(55 및 56))가 충전된 소자 분리 영역(3)을 완성시킬 수 있다.
(3) 부유 전극(5)의 제1 형성 공정
메모리 셀 M 형성 영역의 실리콘 다결정막(51) 위 및 소자 분리 영역(3)의 분리용 충전재(31) 위를 포함하는 반도체 기판(1)의 전면에, 감압 CVD법에 의해 n형 불순물로서 P가 첨가된 실리콘 다결정막(58)과 실리콘 산화막(59)(도 9 참조)을 순차적으로 퇴적한다. 포토리소그래피 기술에 의해, 게이트 폭 방향에서 인접하는 메모리 셀 M 형성 영역 사이가 적어도 개구된 포토레지스트 마스크(도시 생략)를 형성한다. 이 포토레지스트 마스크를 사용하여, RIE법에 의해 실리콘 산화막(59)을 패터닝한다. O2 플라즈마 내에 반도체 기판(1)을 노출시키고, 포토레지스트 마스크를 제거한다.
실리콘 산화막(59) 위, 이 실리콘 산화막(59)의 개구 내벽 및 개구 내에 노출된 실리콘 다결정막(58) 위를 포함하는 반도체 기판(1) 전면에, 감압 CVD법에 의해, 실리콘 산화막(60)을 퇴적한다. 이 실리콘 산화막(60)이 퇴적한 막 두께에 상당하는 만큼, 이 실리콘 산화막(60)을 에치백하고, 실리콘 산화막(59)의 개구 내벽에만 실리콘 산화막(60)을 남긴다.
실리콘 산화막(59) 및 그 개구 내벽에 형성된 실리콘 산화막(60)을 에칭 마스크로서 이용하여 RIE 법에 의해, 도 9에 도시한 바와 같이 실리콘 다결정막(58)을 패터닝한다. 이 패터닝에 의해, 부유 전극(5)의 게이트 폭 방향의 치수가 결정되고, 실리콘 다결정막(58)의 게이트 폭 방향의 양단 부분은 제조 상의 얼라인먼트 편차에 상당하는 만큼, 소자 분리 영역(3) 위에 중복되어 형성된다.
(4) 제2 트렌치(20)의 형성 공정
이어서, 실리콘 산화막(59 및 60)을 에칭 마스크로서 이용하여, RIE법에 의 해, 도 10에 도시한 바와 같이 소자 분리 영역(3)의 분리용 충전재(31)에 그 표면으로부터 깊이 방향을 향하여 제2 트렌치(20)를 형성한다. RIE는 예를 들면 이하의 조건에 의해 행한다.
a. 에칭 시간 = 29초
b. 에칭 압력 = 7.98Pa
c. 에칭 파워 = 600W
d. 에칭 가스 유량 C4F8/O2/Ar
= 20sccm/5sccm/50sccm
e. 에칭 챔버 내의 상부 온도/측벽 온도/저면 부분 온도
= 60℃/60℃/20℃
f. 정전 척의 인가 전압=1.2㎸
g. 팩 헬륨 압력 = 931Pa/5320Pa
이러한 조건에서, 제2 트렌치(20)는 에칭 마스크(61) 즉 부유 전극(5)에 대하여 자기 정합에 의해 형성되고, V자 단면 형상에 의해 형성된다. 그 결과, 소자 분리 영역(3)에 대하여 제2 트렌치(20)에 제조 상의 얼라인먼트 편차가 발생해도 제2 트렌치(20) 내벽의 경사 각도가 제1 트렌치(30) 내벽의 경사 각도에 비하여 크므로, 제2 트렌치(20) 내벽과 웰 영역(2)과의 사이의 이격 거리 L1 및 L2를 충분히 확보할 수 있다.
또한, 실리콘 다결정막(58) 즉 부유 전극(5)을 형성하는 에칭 마스크(실리콘 산화막(59 및 60))를 이용하여 제2 트렌치(20)를 형성할 수 있으므로, 마스크 형성 공정을 생략하여, 제조 공정 수를 삭감할 수 있다.
제2 트렌치(20)를 형성한 후, 얇은 NH4F 용액에 반도체 기판(1)을 침지하여, 실리콘 산화막(59 및 60)을 제거한다.
(5) 제2 게이트 절연막(6)의 형성 공정
이어서, 반도체 기판(1)을 얇은 NH4F 용액에 침지한다. 이 후, 적어도 실리콘 다결정막(58) 위를 포함하는 반도체 기판(1)의 전면에, 감압 CVD법에 의해 실리콘 산화막, 실리콘 질화막, 실리콘 산화막의 각각을 순차적으로 퇴적하고, 산화 분위기 속에서 열 처리를 행하는 것에 의해, ONO 구조를 갖는 제2 게이트 절연막(6)을 형성한다. 이 공정과 동일 제조 공정에서, 제2 트렌치(20) 내벽을 따라 동일 구조를 갖는 절연막(6A)이 형성된다.
(6) 부유 전극(5)의 제2 형성 공정 및 제어 전극(7)의 형성 공정
이어서, 적어도 제2 게이트 절연막(6) 위를 포함하는 반도체 기판(1)의 전면에, 감압 CVD법에 의해 실리콘 다결정막(70)을 퇴적한다. 이어서 실리콘 다결정막(70) 위에 PVD법에 의해 텅스텐 실리사이드막(71)을 퇴적한다.
텅스텐 실리사이드막(71) 위에 감압 CVD에 의해, 20㎚의 막 두께의 실리콘 산화막(도시 생략)을 형성한다. 이어서, 이 실리콘 산화막 위에 포토리소그래피 기술에 의해, 제어 전극(7)의 형성 영역 및 워드선(7WL)의 형성 영역에 패턴을 갖는 포토레지스트 마스크(도시 생략)를 형성한다. 이 포토레지스트 마스크를 사용 하여, RIE 법에 의해, 실리콘 산화막을 패터닝하고, 이 실리콘 산화막으로 이루어지는 에칭 마스크(62)(도 11 참조)를 형성한다. 이 후, 포토레지스트 마스크는 박리한다.
에칭 마스크(62)를 사용하여, RIE에 의해 텅스텐 실리사이드막(71), 실리콘 다결정막(70), 제2 게이트 절연막(6), 실리콘 다결정막(58)의 각각을 순차적으로 패터닝한다. 이 패터닝에 의해, 도 11에 도시한 바와 같이 실리콘 다결정막(70)과 텅스텐 실리사이드막(71)으로 이루어지는 제어 전극(7) 및 워드선(7WL)이 형성되고, 또한 실리콘 다결정막(51과 58)으로 이루어지는 부유 전극(5)이 형성된다. 또한, 동일 제조 공정에 의해, 소자 분리 영역(3)에 형성된 제2 트렌치(20) 내부에는 절연막(6A)을 개재하여 워드선(7WL) 중 적어도 실리콘 다결정막(70)의 일부가 매설된다.
(7) 소스 영역 및 드레인 영역의 형성 공정
에칭 마스크(62)를 사용하여, 웰 영역(2)의 주면부에 이온 주입법에 의해 n형 불순물을 주입하고, 소스 영역 및 드레인 영역으로서 사용되는 n형 반도체 영역(8)을 형성한다(도 2 참조). 이 후, 에칭 마스크(62)는 제거된다.
이 반도체 영역(8)을 형성하는 것에 의해, 메모리 셀 M을 완성시킬 수 있다. 또한, 이 메모리 셀 M과 거의 동일 제조 공정에 의해, 유닛 선택 트랜지스터 MS1 및 MS2를 완성시킬 수 있다.
(8) 소스선(10) 및 비트선(11)의 형성 공정
제어 전극(7) 위, 워드선(7WL) 위 등을 포함하는 반도체 기판(1)의 전면에 층간 절연막(9A)을 형성한다. 유닛 선택용 트랜지스터 MS2의 소스 영역이 되는 반도체 영역(8) 위에서, 이 층간 절연막(9A)에 접속 홀(9D)을 형성한다. 이 접속 홀(9D)을 통해 반도체 영역(8)에 접속하도록 층간 절연막(9A) 위에 소스선(10)을 형성한다.
소스선(10) 위를 포함하는 반도체 기판(1)의 전면에 층간 절연막(9B)을 형성한다. 유닛 선택용 트랜지스터 MS1의 드레인 영역으로 되는 반도체 영역(8) 위에서, 층간 절연막(9B)에 접속 홀(9C)을 형성한다. 이 접속 홀(9C 및 9D)을 통하여 반도체 영역(8)에 접속되도록 층간 절연막(9B) 위에 비트선(11)을 형성한다.
이들 일련의 제조 공정이 종료하면, 본 발명의 제1 실시예에 따른 NAND형 불휘발성 기억 회로를 구비한 반도체 장치를 완성시킬 수 있다.
이러한 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에서는 가공 조건을 적정하게 선정하는 것에 의해, V 자형 형상의 단면 형상을 갖는 제2 트렌치(20)를 간단히 형성할 수 있다. 또한, 소자 분리 영역(3)에 대하여 제2 트렌치(20)에 제조 상의 얼라인먼트 편차를 발생시켜도, 제2 트렌치(20) 내벽과 웰 영역(2)과의 사이의 이격 거리 L1 및 L2를 충분히 확보할 수 있다.
따라서, 상술한 NAND형 불휘발성 기억 회로를 구비한 반도체 장치를 간이하게 제조할 수 있다.
(제2 실시예)
본 발명의 제2 실시예는, 본 발명의 제1 실시예에 따른 NAND형 불휘발성 기억 회로를 구비한 반도체 장치에서, 제2 트렌치(20)의 단면 형상을 바꾼 예를 설명 하는 것이다.
본 발명의 제2 실시예에 따른 NAND형 불휘발성 기억 회로를 구비한 반도체 장치는, 도 12에 도시한 바와 같이 소자 분리 영역(3)의 분리용 충전재(31)에 U 자형의 단면 형상을 갖는 제2 트렌치(21)를 구비하고 있다. 즉, 본 발명의 제1 실시예에 따른 제2 트렌치(20)와 마찬가지로, 제2 트렌치(21)는 게이트 폭 방향에서 표면 부분의 트렌치 폭에 대하여 깊이 부분의 트렌치 폭을 작게 형성하고 있다. 따라서, 제2 트렌치(21)의 특히 저면 부분의 측벽과 웰 영역(2)과의 사이의 이격 거리 L1 및 L2를 충분히 확보할 수 있으며, 워드선(7WL)과 웰 영역(2)과의 사이의 절연 내압을 향상시킬 수 있다.
또한, 제2 트렌치(21)의 깊이 부분의 단면 형상이 곡면에 의해 형성되어 있으므로, 이 부분에서의 전계 집중의 발생을 방지할 수 있으며, 워드선(7WL)과 웰 영역(2)과의 사이의 절연 내압을 더 향상시킬 수 있다.
제2 트렌치(21)의 형성 방법은, 상술한 본 발명의 제1 실시예에 따른 제2 트렌치(20)의 에칭 조건을 약간 변경하는 것만으로, 또한 이방성 에칭과 등방성 에칭을 조합하는 것에 의해, 간이하게 실현할 수 있다.
이와 같이 구성되는 본 발명의 제2 실시예에 따른 NAND형 불휘발성 기억 회로를 구비한 반도체 장치에서는, 상술한 본 발명의 제1 실시예에 따른 NAND형 불휘발성 기억 회로를 구비한 반도체 장치에 의해 얻어지는 효과와 마찬가지의 효과를 얻을 수 있다.
(제3 실시예)
본 발명의 제3 실시예는, 본 발명의 제1 실시예에 따른 NAND형 불휘발성 기억 회로를 구비한 반도체 장치에서, 제2 트렌치(20)의 단면 형상을 바꾼 예를 설명하는 것이다.
본 발명의 제3 실시예에 따른 NAND형 불휘발성 기억 회로를 구비한 반도체 장치는, 도 13에 도시한 바와 같이 소자 분리 영역(3)의 분리용 충전재(31)에 역사다리꼴 형상의 단면 형상을 갖는 제2 트렌치(22)를 구비하고 있다. 즉, 본 발명의 제1 실시예에 따른 제2 트렌치(20)와 마찬가지로, 제2 트렌치(22)는 게이트 폭 방향에서 표면 부분의 트렌치 폭에 대하여 깊이 부분의 트렌치 폭을 작게 형성하고 있다. 따라서, 제2 트렌치(22)의 특히 저면 부분의 측벽과 웰 영역(2)과의 사이의 이격 거리 L1 및 L2를 충분히 확보할 수 있으며, 워드선(7WL)과 웰 영역(2)과의 사이의 절연 내압을 향상시킬 수 있다.
또한, 제2 트렌치(22)의 측벽과 저면이 이루는 각도가 90도보다도 커져 있으므로, 이 부분에서의 전계 집중의 발생을 방지할 수 있으며, 워드선(7WL)과 웰 영역(2)과의 사이의 절연 내압을 더 향상시킬 수 있다.
제2 트렌치(22)의 형성 방법은, 상술한 본 발명의 제1 실시예에 따른 제2 트렌치(20)의 에칭 조건을 약간 변경하는 것만으로, 특히 사이드 에칭량을 약간 크게 제어하는 것에 의해, 간이하게 실현할 수 있다.
이와 같이 구성되는 본 발명의 제3 실시예에 따른 NAND형 불휘발성 기억 회로를 구비한 반도체 장치에서는, 상술한 본 발명의 제1 실시예에 따른 NAND형 불휘발성 기억 회로를 구비한 반도체 장치에 의해 얻어지는 효과와 마찬가지의 효과를 얻을 수 있다.
(제4 실시예)
본 발명의 제4 실시예는, 본 발명의 제1 실시예에 따른 NAND형 불휘발성 기억 회로를 구비한 반도체 장치에서, 소자 분리 영역(3)의 제1 트렌치(30)에 대하여 제2 트렌치를 자기 정합(셀프얼라인먼트)에 의해 형성한 예를 설명하는 것이다.
[불휘발성 기억 회로를 구비한 반도체 장치의 제조 방법]
이하, 도 14 내지 도 20을 이용하여, 본 발명의 제4 실시예에 따른 NAND형 EEPROM을 구비한 반도체 장치의 제조 방법을 설명한다.
(1) 웰 영역(2)의 형성 공정
우선, 실리콘 단결정 기판으로 이루어지는 반도체 기판(1)을 준비한다. 이 후, 본 발명의 제1 실시예에 따른 불휘발성 기억 회로를 구비한 반도체 장치의 제조 방법의 도 4에 도시하는 공정과 마찬가지로, 반도체 기판(1)의 표면 부분에 웰 영역(2)을 형성한다.
(2) 부유 전극(5)의 제1 형성 공정
웰 영역(2) 위에 10㎚의 막 두께의 실리콘 산화막(50), 150㎚의 막 두께의 실리콘 다결정막(51), 실리콘 질화막(52), 실리콘 산화막(53)의 각각을 순차적으로 퇴적한다. 실리콘 산화막(50)은 제1 게이트 절연막(4)으로서 사용되고, 실리콘 다결정막(51)은 부유 전극(5)으로서 사용된다. 여기서, 부유 전극(5)의 최종적인 막 두께는 이 실리콘 다결정막(51)의 막 두께에 의해 결정된다.
이어서, 최상층의 실리콘 산화막(53) 위에, 포토리소그래피 기술에 의해, 소 자 분리 영역(3)의 형성 영역이 개구된 포토레지스트 마스크(54)를 형성한다. 포토레지스트 마스크(54)를 사용하여, RIE에 의해 도 14에 도시한 바와 같이 실리콘 산화막(53), 실리콘 질화막(52)을 패터닝한다.
반도체 기판(1)을 O2 플라즈마 내에 노출하여, 포토레지스트 마스크(54)를 제거한다. 이 포토레지스트 마스크(54)의 제거에 의해 노출된 실리콘 산화막(53)을 에칭 마스크로서 사용하고, RIE에 의해 도 15에 도시한 바와 같이, 실리콘 다결정막(51), 실리콘 산화막(50)을 순차적으로 패터닝한다. 이 패터닝에 의해 실리콘 다결정막(51)에 의해 게이트 폭 치수가 결정된 부유 전극(5)을 형성할 수 있다.
(3) 소자 분리 영역(3)의 형성 공정
이어서, 실리콘 산화막(53)을 에칭 마스크로서 사용하고, RIE에 의해 도 16에 도시한 바와 같이 웰 영역(2)의 표면으로부터 깊이 방향을 향하여 제1 트렌치(30)를 형성한다. 제1 트렌치(30)는 부유 전극(5)(실리콘 다결정막(51))과 동일한 에칭 마스크에 의해 형성되어 있으므로, 부유 전극(5)에 대해 자기 정합에 의해 형성된다.
이어서, O2 분위기에서 가열하고, 제1 트렌치(30)의 내벽 위 및 저면 위에 6㎚의 막 두께의 실리콘 산화막(55)을 형성한다. 이 후, HDP 법에 의해, 도 17에 도시한 바와 같이 적어도 제1 트렌치(30)를 매설하는 실리콘 산화막(56)을 형성한다. 본 발명의 제4 실시예에서는 제1 트렌치(30) 내부에 형성되는 실리콘 산화막(55 및 56)이 분리용 충전재(31)로서 사용된다.
이어서, CMP 법에 의해 실리콘 산화막(56)의 표면을 평탄화한다. 이 평탄화는 실리콘 질화막(52)에 도달하기 전까지 행해진다. 이어서, 질소 가스 분위기 속에서 열 처리를 실시하고, 분리용 충전재(31)를 치밀화한다. 이어서, 실리콘 질화막(52)을 에칭 마스크로 하여, RIE 법 또는 NH4F에 의해, 분리 충전재(31)의 상부를 제거한다. 이 에칭에 의해, 분리 충전재(31)의 상면은 웰 영역(2)의 표면으로부터 0.03㎛∼0.05㎛의 높이로 설정되고, 반대로 실리콘 다결정막(51)의 상면보다 낮아지도록 설정된다. 계속해서, 150℃의 온도에서 인산 처리를 행하고, 도 18에 도시한 바와 같이, 반도체 기판(1) 위의 모든 실리콘 질화막(52)을 제거한다. 이 공정이 종료된 시점에서, 도 18에 도시한 바와 같이 부유 전극(5)에 대하여 자기 정합에 의해 형성된 제1 트렌치(30)와 이 제1 트렌치(30)의 내부에 부유 전극(5)에 대하여 자기 정합에 의해 매설된 분리용 충전재(31)에 의해, 소자 분리 영역(3)을 거의 완성시킬 수 있다.
(4) 제2 트렌치(23)의 형성 공정
실리콘 다결정막(51) 위 및 소자 분리 영역(3)의 분리용 충전재(31) 위를 포함하는 반도체 기판(1) 위의 전면에 CVD법에 의해 실리콘 산화막(57)을 퇴적한다. 실리콘 산화막(57)은 실리콘 다결정막(51)의 상면 및 측면 및 분리용 충전재(31)의 상면에 균일한 막 두께로 퇴적되어, 게이트 폭 방향에서 인접하는 부유 전극(5)(실리콘 다결정막(51)) 사이가 퇴적한 막 두께 이상으로 두꺼워지지 않도록 형성된다.
이어서, RIE법 등의 이방성 에칭에 의해, 적어도 퇴적한 막 두께에 상당하는 만큼, 실리콘 산화막(57)을 에칭백하여, 도 19에 도시한 바와 같이 부유 전극(5)의 측벽에 측벽 스페이서(59S)를 형성한다. 이 측벽 스페이서(59S)는 결과적으로 부유 전극(5) 및 소자 분리 영역(3)의 제1 트렌치(30)에 대하여 자기 정합에 의해 형성된다. 또한, 측벽 스페이서(59S)의, 부유 전극(5)의 측면으로부터의 두께 t는 실질적으로 실리콘 산화막(57)의 성막량에 대응하여, 높은 정밀도에 의해 제어할 수 있다.
이어서, 측벽 스페이서(59S) 및 부유 전극(5)을 에칭 마스크로서 사용하고, RIE법에 의해 도 20에 도시한 바와 같이, 게이트 폭 방향에서 인접하는 측벽 스페이서(59S) 사이의 분리용 충전재(31)의 표면으로부터 깊이 방향을 향하여 제2 트렌치(23)를 형성한다. 제2 트렌치(23)의 저면은 웰 영역(2)의 표면과 동등하거나 또는 표면보다도 깊은 위치에 형성된다. 이 제2 트렌치(23)는 측벽 스페이서(59S)에 대하여 자기 정합에 의해 형성되고, 결과적으로 부유 전극(5) 및 소자 분리 영역(3)의 제1 트렌치(30)에 대하여 자기 정합에 의해 형성된다.
이러한 본 발명의 제4 실시예에 따른 불휘발성 기억 회로를 구비한 반도체 장치의 제조 방법에서는, 부유 전극(5)에 대하여 제1 트렌치(30) 및 제2 트렌치(23)를 자기 정합에 의해 형성하는 것에 의해, 게이트 폭 방향에서 제1 트렌치(30)의 측벽과 제2 트렌치(23)의 측벽과의 사이의 이격 치수 L1 및 L2를 제조 상의 얼라인먼트 편차에 영향받지 않고 동일 치수로 형성할 수 있다. 즉, 본 발명의 제1 실시예 내지 본 발명의 제3 실시예에 따른 불휘발성 기억 회로를 구비한 반도체 장치의 제2 트렌치(20∼22)와 같은 단면 형상을 갖추지 않아도, 이격 치수 L1 및 L2의 변동이 근본적으로 없게 되므로, 설계대로의 충분한 절연 내압을 확보할 수 있다.
또한, 부유 전극(5), 제1 트렌치(30) 및 제2 트렌치(23)는 최초로 부유 전극(5)을 형성한 마스크(실리콘 산화막(52))에 의해 형성할 수 있으므로, 마스크 매수를 삭감하여, 제조 공정 수를 감소시킬 수 있다.
또한, 본 발명의 제4 실시예에 따른 불휘발성 기억 회로를 구비한 반도체 장치의 제조 방법에서는 제2 트렌치(23)의 형성 후에 반도체 기판(1)을 NH4F 용액에 침지하여, 측벽 스페이서(59S)를 박리한다.
(5) 제2 게이트 절연막(6)의 형성 공정 및 이후의 형성 공정
제2 게이트 절연막(6)의 형성 공정 및 그 이후의 형성 공정은, 본 발명의 제1 실시예에 따른 불휘발성 기억 회로를 구비한 반도체 장치의 제조 방법과 동일하므로, 여기서의 설명은 생략한다.
(그 밖의 실시예)
본 발명은 상기 복수의 실시예에 의해 기재했지만, 이 개시의 일부를 이루는 논술 및 도면은 본 발명을 한정한다고 이해해서는 안된다. 이 개시로부터 당업자에게는 다양한 대체 실시예, 실시예 및 연용 기술이 분명하게 된다.
예를 들면, 상술한 실시예는 NAND형 불휘발성 기억 회로를 구비한 반도체 장치에 대하여 설명했지만, 본 발명은 NOR형 불휘발성 기억 회로를 구비한 반도체 장치에 적용할 수 있다.
또한, 상술한 실시예는 1트랜지스터 구조를 갖는 메모리 셀에 대하여 설명했지만, 본 발명은 2 트랜지스터 구조를 갖는 메모리 셀을 구비한 불휘발성 기억 회로에 적용해도 된다.
또한, 상술한 제1 실시예 내지 제3 실시예에 따른 불휘발성 기억 회로를 구비한 반도체 장치와 제4 실시예에 따른 불휘발성 기억 회로를 구비한 반도체 장치를 조합할 수 있다. 즉, 본 발명은 부유 전극 및 제1 트렌치에 대하여 제2 트렌치를 자기 정합에 의해 형성함과 함께, 이 제2 트렌치의 단면 형상을 V자형, U자형 또는 역사다리꼴 형상에 의해 형성해도 된다.
이와 같이, 본 발명은 여기서는 기재하지 않은 다양한 실시예 등을 포함하는 것은 물론이다. 따라서, 본 발명의 기술적 범위는 상기한 설명으로부터 타당한 특허 청구의 범위에 따른 발명 특정 사항에 의해서만 정해지는 것이다.
본 발명에 따르면, 정보 기입 동작에서의 오기입을 방지할 수 있음과 함께, 워드선과 반도체 기판과의 사이의 전기적 단락을 방지하여, 전기적 신뢰성이 높은 불휘발성 기억 회로를 구비한 반도체 장치를 제공할 수 있다.
또한, 본 발명에 의하면, 상기 효과를 얻을 수 있는 불휘발성 기억 회로를 구비한 반도체 장치의 제조 방법을 제공할 수 있다.

Claims (17)

  1. 반도체 기판 위에 부유 전극을 갖는 메모리 셀을 행렬 형상으로 배열한 메모리 셀 어레이와,
    게이트 폭 방향에서 인접하는 상기 메모리 셀 사이에서 상기 반도체 기판의 표면으로부터 깊이 방향을 향하여 배치된 제1 트렌치와 이 제1 트렌치 내부를 매설하는 분리용 충전재를 갖는 소자 분리 영역과,
    상기 게이트 폭 방향에서 인접하는 상기 메모리 셀의 부유 전극 사이에서 상기 소자 분리 영역의 분리용 충전재의 표면으로부터 그 깊이 방향을 향하여 배치되고, 표면 부분과 비교하여 깊은 부분의 트렌치 폭이 작은 제2 트렌치와,
    상기 메모리 셀에 접속되고, 상기 제2 트렌치 내부에 매설됨과 함께 상기 게이트 폭 방향으로 연장하는 워드선
    을 포함하는 불휘발성 기억 회로를 구비한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 트렌치는, 상기 게이트 폭 방향에서 인접하는 상기 메모리 셀의 부유 전극 사이의 기생 용량을 감소시키는 기능을 갖는 것을 특징으로 하는 불휘발성 기억 회로를 구비한 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 트렌치의 단면 형상은 V자형 형상인 것을 특징으로 하는 불휘발성 기억 회로를 구비한 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 트렌치의 단면 형상은 역사다리꼴 형상인 것을 특징으로 하는 불휘발성 기억 회로를 구비한 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 트렌치의 단면 형상은, U자형 형상인 것을 특징으로 하는 불휘발성 기억 회로를 구비한 반도체 장치.
  6. 제1항에 있어서,
    상기 메모리 셀은 부유 전극 위에 게이트 절연막을 개재시켜 제어 전극을 구비하고,
    상기 워드선은 상기 제어 전극과 동일층에서 일체적으로 형성되어 있는 것을 특징으로 하는 불휘발성 기억 회로를 구비한 반도체 장치.
  7. 제6항에 있어서,
    상기 제2 트렌치 내부는, 상기 게이트 절연막과 동일층의 절연막을 개재시켜 워드선이 매설된 것을 특징으로 하는 불휘발성 기억 회로를 구비한 반도체 장치.
  8. 제1항에 있어서,
    상기 게이트 절연막에는 적어도 실리콘 질화막이 포함되는 것을 특징으로 하는 불휘발성 기억 회로를 구비한 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 트렌치의 표면 부분의 트렌치 폭과 깊이 부분의 트렌치 폭의 비율에 대하여, 제2 트렌치의 표면 부분의 트렌치 폭과 깊이 부분의 트렌치 폭의 비율이 큰 것을 특징으로 하는 불휘발성 기억 회로를 구비한 반도체 장치.
  10. 제1항에 있어서,
    상기 제2 트렌치는 제1 트렌치보다도 얕고, 상기 반도체 기판의 표면보다도 깊은 것을 특징으로 하는 불휘발성 기억 회로를 구비한 반도체 장치.
  11. 제1항에 있어서,
    상기 불휘발성 기억 회로는 NAND형 또는 NOR형 전기적 소거 가능한 판독 전용 메모리인 것을 특징으로 하는 불휘발성 기억 회로를 구비한 반도체 장치.
  12. 게이트 폭 방향에서 인접하는 메모리 셀 형성 영역 사이에서 반도체 기판의 표면으로부터 깊이 방향을 향하여 제1 트렌치를 형성하고, 상기 제1 트렌치 내부에 분리용 충전재를 매설하여 소자 분리 영역을 형성하는 공정과,
    상기 메모리 셀 형성 영역에 있어서 상기 반도체 기판의 표면 위에 게이트 폭 치수가 결정된 부유 전극을 형성하는 공정과,
    상기 게이트 폭 방향에서 인접하는 부유 전극 사이에서 상기 소자 분리 영역의 분리용 충전재의 표면으로부터 깊이 방향을 향하여, 표면 부분과 비교하여 깊은 부분의 트렌치 폭이 작은 제2 트렌치를 형성하는 공정과,
    상기 제2 트렌치 내부에 매설됨과 함께 상기 게이트 폭 방향으로 연장하는 워드선을 형성하는 공정
    을 포함한 것을 특징으로 하는 불휘발성 기억 회로를 구비하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제2 트렌치를 형성하는 공정은 V자형 단면 형상을 갖는 트렌치를 형성하는 공정인 것을 특징으로 하는 불휘발성 기억 회로를 구비한 반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 제2 트렌치를 형성하는 공정은, 역사다리꼴의 단면 형상을 갖는 트렌치를 형성하는 공정인 것을 특징으로 하는 불휘발성 기억 회로를 구비한 반도체 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 제2 트렌치를 형성하는 공정은 U 자형 단면 형상을 갖는 트렌치를 형성하는 공정인 것을 특징으로 하는 불휘발성 기억 회로를 구비한 반도체 장치의 제조 방법.
  16. 제12항에 있어서,
    상기 제2 트렌치를 형성하는 공정은, 상기 부유 전극에 대하여 자기 정합으로 제2 트렌치를 형성하는 공정인 것을 특징으로 하는 불휘발성 기억 회로를 구비한 반도체 장치의 제조 방법.
  17. 메모리 셀 형성 영역에 있어서 반도체 기판 위에 게이트 폭 치수가 결정된 부유 전극을 형성하는 공정과,
    게이트 폭 방향에서 인접하는 상기 부유 전극 사이에 있어서, 상기 부유 전극에 대하여 자기 정합에 의해, 반도체 기판의 표면으로부터 깊이 방향을 향하여 제1 트렌치를 형성하는 공정과,
    상기 제1 트렌치 내부에 분리용 충전재를 매설하여 소자 분리 영역을 형성하는 공정과,
    상기 분리용 충전재의 표면 위에 있어서 상기 부유 전극의 측벽에 이 부유 전극에 대하여 자기 정합에 의해 측벽 스페이서를 형성하는 공정과,
    상기 측벽 스페이서를 마스크로 하여 상기 분리용 충전재의 표면으로부터 깊이 방향을 향하여 제2 트렌치를 형성하는 공정과,
    상기 제2 트렌치 내부에 매설됨과 함께 상기 게이트 폭 방향으로 연장하는 워드선을 형성하는 공정
    을 포함한 것을 특징으로 하는 불휘발성 기억 회로를 구비한 반도체 장치의 제조 방법.
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