JP2002083884A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート電極短絡を確実に防止する半導体記憶
装置の製造方法を提供する。 【解決手段】 半導体基板１上に第１のゲート絶縁膜３
を介して第１の浮遊ゲート電極材料膜４ａを形成した
後、素子分離溝８を加工し、この素子分離溝８に素子分
離絶縁膜１０が第１の浮遊ゲート電極材料膜４ａの面位
置より突出した状態に埋め込み、この上に、第２の浮遊
ゲート電極材料膜４ｂを堆積し、この第２の浮遊ゲート
電極材料膜４ｂ上に、マスク材１１の酸化膜を形成した
後、このマスク材１１をマスクに第２の浮遊ゲート電極
膜４ｂをエッチング加工して、素子分離絶縁膜１０上に
おいてスリット１３で分離する。その後、そのスリット
１３内におけるゲート電極材料膜４ｂの残渣をエッチン
グ除去し、次いで、水洗処理し、その後、マスク材１１
をエッチング除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置（ＥＥＰＲＯＭ）の製造方法に関し、特に浮遊ゲ
ート電極と制御ゲート電極とが積層された電気的書き換
え可能なＮＡＮＤ型ＥＥＰＲＯＭの製造方法に関する。

【０００２】

【従来の技術】浮遊ゲート電極と制御ゲート電極が積層
された電気的書き換え可能なメモリトランジスタを用い
たＥＥＰＲＯＭが知られている。なかでも、複数のメモ
リトランジスタをそれらのソース、ドレイン拡散層を隣
接するもの同士で共用する形で直列接続してＮＡＮＤセ
ルを構成するＮＡＮＤ型ＥＥＰＲＯＭは高集積化ができ
るものとして注目されている。

【０００３】一般に、この種のＮＡＮＤ型ＥＥＰＲＯＭ
のメモリセルアレイは、図１１（ａ）の等価回路および
図１１（ｂ）の平面図に示すように構成されている。

【０００４】即ち、図１１（ａ）に示すように、浮遊ゲ
ート電極と制御ゲート電極が積層されたＮチャネルＭＯ
Ｓ ＦＥＴからなる複数個のメモリトランジスタＣＧ１.
1、ＣＧ2.1、ＣＧ3.1…ＣＧｎ.1が直列に接続され、一
端側のドレインが選択用のＮＭＯＳトランジスタＳＧ
１.1を介してビット線コンタクトによりビット線ＢＬ１
に接続され、他端側のソースが選択用のＮＭＯＳトラン
ジスタＳＧ２.1を介してソース線コンタクトによりソー
ス線Ｓに、それぞれ接続されて１つのＮＡＮＤ型メモリ
セルを構成する。同様に、２列目のＳＧ1.2、ＣＧ1.2、
ＣＧ2.2、ＣＧ3.2…ＣＧn.2、ＳＧ2.2のようにＮＡＮＤ
型メモリセル群が複数個アレイ状に配置され、メモリセ
ルアレイを構成する。

【０００５】そして、このメモリセルアレイは、図１１
（ｂ）に示すように、前記各トランジスタが半導体基板
の同一ウエル領域に形成されており、メモリトランジス
タＣＧ1.1、ＣＧ2.1、ＣＧ3.1…、ＣＧn.1（ＣＧ1.2、
ＣＧ2.2、ＣＧ3.2…ＣＧn.2）の制御ゲート電極は、ビ
ット線ＢＬに対して略直交する行方向に連続的に配設さ
れてワード線ＷＬ１、ＷＬ2、…ＷＬnとなる。また、選
択トランジスタＳＧ1.1、ＳＧ1.2（ＳＧ1.2、ＳＧ2.2）
の制御ゲート電極も同様に連続的に配設されて選択線Ｓ
Ｌ１，ＳＬ２となる。各メモリセルの浮遊ゲート電極
は、破線のエッチングで示すように、各トランジスタ毎
に制御ゲート電極下で分離独立している。

【０００６】従来、この種のＮＡＮＤ型ＥＥＰＲＯＭの
メモリセルアレイは、一般に、図１２乃至図２１に示す
ような製造工程により製造されている。図１２乃至図２
１は、それぞれ、図１１（ａ）のＡ−Ａ’線およびＢ−
Ｂ’線に沿って切断し、矢印方向から眺めた縦断面図で
ある。

【０００７】まず、図１２（ａ）に示すように、Ｐ型シ
リコン基板（Ｐ型ウエル）１０１上に熱酸化法により、
シリコン酸化膜１０２を形成する。

【０００８】次に、図１２（ｂ）に示すように、このシ
リコン酸化膜１０２を、ＮＨ₃ガスを用いて窒化処理し
た後、更に、酸化処理することにより、オキシナイトラ
イド膜１０３に置換する。このオキシナイトライド膜１
０３は、第１のゲート絶縁膜として働き、一般に、トン
ネル酸化膜と称される。

【０００９】次いで、図１２（ｃ）に示すように、前記
オキシナイトライド膜１０３上に、ＣＶＤ法により、第
1の非晶質シリコン膜１０４ａ、シリコン窒化膜１０５
及び酸化膜１０６を順次堆積させる。この非晶質シリコ
ン膜１０４ａは、浮遊ゲート電極となる第１のゲート電
極材料膜である。

【００１０】次いで、図１３（ｄ）に示すように、前記
酸化膜１０６上には、リソグラフィーにより、素子分離
領域に開口を持つレジストパターン１０７を形成し、こ
のレジストパターン１０７をマスクとして前記酸化膜１
０６をエッチング加工する。

【００１１】次いで、図１３（ｅ）に示すように、前記
レジストパターン１０７を除去した後、前記酸化膜１０
６をマスクとして前記シリコン窒化膜１０５をエッチン
グ加工する。続いて、ウエット処理により、前記シリコ
ン窒化膜１０５及び前記酸化膜１０６を後退させた後、
このシリコン窒化膜１０５及び酸化膜１０６をマスクと
して、異方性ドライエッチングであるＲＩＥにより、前
記非晶質シリコン膜１０４ａ、前記オキシナイトライド
膜１０３、前記シリコン基板１０１をエッチング加工し
て、図示のような素子分離溝１０８を形成する。これに
より、ストライプパターンの素子領域１０９が形成され
る。前記第１のゲート電極材料膜の非晶質シリコン膜１
０４ａも、素子領域１０９と同じパターンに加工される
が、この段階ではまだ、ＮＡＮＤセル内のメモリトラン
ジスタ毎に分離はされない。

【００１２】次いで、図１４（ｆ）に示すように、前記
素子分離溝１０８の内壁を酸化した後に、プラズマＣＶ
Ｄ法により素子分離絶縁膜としてのシリコン酸化膜１１
０を堆積する。そして、このシリコン酸化膜１１０を前
記シリコン窒化膜１０５をストッパマスクとするＣＭＰ
処理により研磨して、図示のように、前記シリコン窒化
膜１０５が露出して素子分離溝１０８には、シリコン酸
化膜１１０が埋め込まれて平坦化された状態を得る。

【００１３】次いで、図１４（ｇ）に示すように、ウエ
ット処理で前記シリコン酸化膜１１０を後退させて高さ
を低くした後、前記シリコン窒化膜１０５をウエット処
理により剥離する。このとき、前記シリコン酸化膜１１
０は、前記非晶質シリコン膜１０４ａの面位置より突出
した状態となる。次に、ウエット処理により、前記シリ
コン酸化膜１１０の上端部コーナＡを後退させる。

【００１４】その後、図１４（ｈ）に示すように、ＣＶ
Ｄ法により、浮遊ゲート電極となる第２のゲート電極材
料膜としての第２の非晶質シリコン膜１０４ｂを堆積す
る。この第２の非晶質シリコン膜１０４ｂは、導電型不
純物としてのリンがドープされてなり、また前記第１の
非晶質シリコン膜１０４ａとで、最後に浮遊ゲート電極
を構成する。

【００１５】次いで、図１５（ｉ）に示すように、この
第２の非晶質シリコン膜１０４ｂ上に、ＣＶＤ法により
酸化膜１１１ａを堆積した後、この酸化膜１１１ａ上に
は、リソグラフィーにより素子分離絶縁膜である前記シ
リコン酸化膜１１０上にストライプ状の開口を持つレジ
ストパターン１１２を形成する。そして、このレジスト
パターン１１２をマスクとして前記酸化膜１１１ａをエ
ッチング加工し、図１６（ｊ）に示すように、前記レジ
ストパターン１１２を除去する。

【００１６】続いて、図１６（ｋ）に示すように、ＣＶ
Ｄ法により酸化膜１１１ｂを堆積し、この酸化膜１１１
ｂを異方性エッチングして、前記酸化膜１１１ａの側壁
に酸化膜のサイドウオール１１１ｂを形成する。この酸
化膜１１１ａ、１１１ｂとで、後述する第２のゲート電
極材料膜１０４ｂを素子分離絶縁膜のシリコン酸化膜１
１０上で分離するための、分離用のスリット形成のマス
ク材１１１として作用する。

【００１７】次いで、図１７（ｌ）に示すように、この
酸化膜のマスク材１１１（１１１ａ、１１１ｂ）をマス
クとして、前記第２の非晶質シリコン膜１０４ｂをＲＩ
Ｅによる異方性ドライエッチングにより、前記シリコン
酸化膜１１０上において、前記第2の非晶質シリコン膜
１０４ｂに分離用のスリット１１２を加工する。

【００１８】続いて、図１７（ｍ）に示すように、前記
酸化膜のマスク材１１１（１１１ａ、１１１ｂ）を、Ｈ
Ｆ溶液をＮ２バブリングして蒸気としたＨＦ蒸気エッチ
ング（以下、ＨＦ Ｖａｐｏｒと称する）で剥離する。

【００１９】次いで、図１８（ｎ）に示すように、第２
のゲート絶縁膜（層間ゲート絶縁膜）１１３を形成した
後、その上に、図１８（ｏ）に示すように、制御ゲート
電極材料膜として第３の非晶質シリコン膜１１４をＬＰ
ＣＶＤ法により堆積する。この非晶質シリコン膜１１４
は、導電型不純物としてのリンが添加されてなる。更
に、この非晶質シリコン膜１１４上には、ＬＰＣＶＤ法
によりシリコン窒化膜１１５を堆積し、続いて、このシ
リコン窒化膜１１５上に、レジスト１１６を塗布する。

【００２０】次いで、図１９（ｐ）に示すように、リソ
グラフィーにより、ストライプ状の素子領域１０９と直
交する方向にストライプ状の開口を持つレジストパター
ン１１６ａを形成し、このレジストパターン１１６ａを
マスクとして、前記シリコン窒化膜１１５をパターンニ
ングする。

【００２１】次いで、図２０（ｒ）に示すように、前記
レジストパターン１１６ａを除去した後、このシリコン
窒化膜１１６ａをマスクとして前記制御ゲート電極材料
膜の第３の非晶質シリコン膜１１４を、図１１に示すよ
うに、ストライプ状の素子領域１０９と直交する方向に
連続するワード線としてパターニングする。この制御ゲ
ート電極１１４と同時に第２のゲート絶縁膜１１３およ
び第２、第１の非晶質シリコン膜１０４ｂ、１０４ａを
順次、パターニングし、ワード線と自己整合された形で
各メモリトランジスタの浮遊ゲート電極が、図中のハッ
チングで示すように、分離され、且つ独立に形成され
る。

【００２２】そして、図２１（ｓ）に示すように、熱酸
化法により浮遊ゲート電極としての前記第１、第２の非
晶質シリコン膜１０４ａ、１０４ｂ及び制御ゲート電極
としての第３の非晶質シリコン膜１１５の側面に、シリ
コン酸化膜１１７を形成する。一般に、この酸化工程は
後酸化工程と呼ばれ、これにより形成される前記酸化膜
１１７は、後酸化膜と称される。この酸化膜１１７を形
成した後、イオン注入によってイオンを素子領域１０９
間の前記シリコン基板１０１内に打込み、熱アニールに
より活性化させて各メモリトランジスタのソース、ドレ
イン拡散層１１９を形成する。

【００２３】次いで、通常の工程に従って、図示しない
が、層間絶縁膜を堆積し、その上にビット線ＢＬを形成
することにより、メモリセルアレイが完成する。

【００２４】

【発明が解決しようとする課題】しかしながら、上記の
ような方法では、図１７（ｉ）に示すように、マスク材
としての酸化膜１１１（１１１ａ、１１１ｂ）を用い
て、浮遊ゲート電極としての前記非晶質シリコン膜１１
４ｂに、素子領域１０９に沿ってストライプ状のスリッ
ト１１２をエッチング加工して、前記非晶質シリコン膜
１０４ｂを前記素子分離絶縁膜１１０上で分離した後、
このマスク材としての酸化膜１１１を、ＨＦＶａｐｏｒ
により剥離しているが、前記素子分離絶縁膜１１０が、
前記スリット１１２のエッジ部で局所的に横方向にオー
バエッチングされてしまうという問題が発生する。これ
は次のような理由による。

【００２５】ＨＦ Ｖａｐｏｒにより酸化膜エッチング
を行う場合、まず、次のようにＨＦがＨＦ^2-イオンとな
ることが必要である。

【００２６】 Ｈ₂Ｏ + ２ＨＦ → (Ｈ₂Ｏ)Ｈ⁺ + ＨＦ^2- (1) 次に、式（２）のような反応によって酸化膜がエッチン
グされる。

【００２７】 ＳｉＯ₂ + ２(Ｈ₂Ｏ)Ｈ⁺ + ２ＨＦ₂ ^- → ＳIＦ₄ + ４Ｈ₂Ｏ (2) 非晶質シリコン膜１０４ｂをエッチングした場合、スリ
ット１１２のエッジ部に非晶質シリコン１０４ｂの残渣
（残留物）が生じ、ＨＦ Ｖａｐｏｒの初期段階で、上
記式（２）のような残渣（残留物）のエッチングが進行
しＨ₂Ｏが生成される。本来、酸化膜１１１は素子分離
絶縁膜１１０と選択的に剥離が出来るはずであるが、こ
の新たに生成されたＨ₂ＯによりＨＦとＨ₂Ｏとの均衡が
崩れ、Ｈ ₂Ｏ生成量が多いスリット１１２のエッジ部の
素子分離絶縁膜１１０が横方向にのオーバエッチングさ
れる。その結果、図２２に拡大して示すように、第２の
ゲート絶縁膜１１３及び制御ゲート電極材料膜１１４の
形成工程において、スリット１１２のオーバエッチング
部分に第２のゲート絶縁膜１１３及び制御ゲート電極材
料膜１１４が入り込む。そのため、制御ゲート電極材料
膜１１４の加工時に、前記第２のゲート絶縁膜１１３が
マスクとなり、図２３においてハッチングで示すよう
に、素子領域１０９に沿って前記オーバーエッチング部
分に制御ゲート電極材料膜１１４の一部が残ってしま
う。従って、制御ゲート電極（ワード線）間が電気的に
短絡するという問題があった。

【００２８】本発明は、上記課題に鑑みなされたもの
で、目的とするところは、ゲート電極間短絡を確実に防
止する半導体記憶装置の製造方法を提供することにあ
る。

【００２９】

【課題を解決するための手段】上記目的を達成するため
に、第１の本発明に係わる半導体記憶装置の製造方法で
は、半導体基板上にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上にゲート電極材料膜を形成する工程、
前記ゲート電極材料膜を、マスク材をマスクにエッチン
グしてゲート電極を分離形成する工程と、前記ゲート電
極の分離形成工程後、前記マスク材を剥離する工程を具
備してなり、前記マスク材の剥離工程は、前記ゲート電
極材料膜の残渣をエッチング除去する工程と、前記エッ
チング除去工程後、前記ゲート電極材料膜の残渣除去部
分を水洗処理する工程と、前記水洗処理工程後、前記マ
スク材をエッチング除去する工程とからなることを特徴
としている。

【００３０】また、上記目的を達成するために、第２の
発明に係わる半導体記憶装置の製造方法では、半導体基
板に形成された溝に素子分離絶縁膜を埋め込む工程と、
前記素子分離絶縁膜で囲まれた領域上にゲート絶縁膜を
形成する工程と、前記素子分離絶縁膜表面及びゲート絶
縁膜上にゲート電極材料膜を形成する工程と、前記ゲー
ト電極材料膜を、マスク材をマスクにエッチングして前
記素子分離絶縁膜上で分離する工程と、前記ゲート電極
材料膜の分離工程後、前記マスク材を前記素子分離絶縁
膜に対して選択的に剥離する工程を具備してなり、前記
マスク材の剥離工程は、前記ゲート電極材料膜の残渣を
エッチング除去する工程と、前記エッチング除去工程
後、前記ゲート電極材料膜の残渣除去部分を水洗処理す
る工程と、前記水洗処理工程後、前記マスク材をエッチ
ング除去する工程とからなることを特徴としている。

【００３１】更に、上記目的を達成するために、第３の
発明に係わる半導体記憶装置の製造方法では、半導体基
板に形成された素子分離溝に素子分離絶縁膜を埋め込む
工程と、前記素子分離絶縁膜で囲まれた領域上に第1の
ゲート絶縁膜を形成する工程と、前記素子分離絶縁膜及
び前記第1のゲート絶縁膜上に第1のゲート電極材料膜を
形成する工程と、前記ゲート電極材料膜を、マスク材を
マスクにエッチングして、前記素子分離絶縁膜上で分離
するスリットを形成する工程と、前記マスク材を前記素
子分離絶縁膜に対して選択的に剥離する工程と、前記第
1のゲート電極材料膜上に第２のゲート絶縁膜を介して
第２のゲート電極を形成する工程と、前記第２のゲート
電極と自己整合的に前記第1のゲート電極材料膜をパタ
ーンニングして第1のゲート電極を分離形成する工程
と、前記第1及び第２のゲート電極と自己整合的に前記
半導体基板に拡散層を形成する工程を具備してなり、前
記マスク材の剥離工程は、前記ゲート電極材料膜の残渣
をエッチング除去する工程と、前記エッチング除去工程
後、前記ゲート電極材料膜の残渣除去部分を水洗処理す
る工程と、前記水洗処理工程後、前記マスク材をエッチ
ング除去する工程とからなることを特徴とする半導体記
憶装置の製造方法。

【００３２】更にまた、上記目的を達成するために、第
４の発明に係わる半導体記憶装置の製造方法では、浮遊
ゲート電極とこれに容量結合する制御ゲート電極とを持
つ不揮発性メモリトランジスタが配列形成されたメモリ
セルアレイを有する半導体記憶装置の製造方法であっ
て、半導体基板にゲート絶縁膜を介して第1のゲート電
極材料膜及び第1のマスク材を順次堆積する工程と、前
記第1のマスク材、前記第1のゲート電極材料膜、前記ゲ
ート絶縁膜及び前記半導体基板を異方性エッチングによ
り順次エッチングして素子分離領域に素子分離溝を形成
する工程と、前記第1のマスク材を残したまま前記素子
分離溝にマスク材の面位置と略同じ面位置をもって素子
分離絶縁膜を埋め込む工程と、前記第1のマスク材を除
去した後、前記第1のゲート電極材料膜と共に浮遊ゲー
ト電極を構成する第２のゲート電極材料膜を堆積する工
程と、前記第２のゲート電極材料膜上に第２のマスク材
を形成する工程と、前記第２のゲート電極材料膜を、第
２のマスク材をマスクにエッチングして前記素子分離絶
縁膜上で分離するスリットを形成する工程と、前記第２
のマスク材を剥離する工程と、前記第２のゲート電極材
料膜上に層間ゲート絶縁膜を介して制御ゲート電極材料
膜を堆積する工程と、前記制御ゲート電極材料膜上に第
３のマスク材を形成する工程と、前記第３のマスク材を
マスクに前記制御ゲート電極材料膜、前記層間ゲート絶
縁膜、前記第２のゲート電極材料膜及び前記第１の電極
材料膜を異方性エッチングにより順次エッチングして、
各メモリセルアレイの制御ゲート電極を分離形成すると
共に各メモリトランジスタの浮遊ゲート電極を分離形成
する工程と、前記制御ゲート電極及び前記浮遊ゲート電
極と自己整合的に前記半導体基板に拡散層を形成する工
程とを具備してなり、前記第２のマスク材の剥離工程
は、前記第２のゲート電極材料膜の残渣をエッチング除
去する工程と、前記エッチング除去工程後、前記第２の
ゲート電極材料膜の残渣除去部分を水洗処理する工程
と、前記水洗処理工程後、前記第２のマスク材をエッチ
ング除去する工程とからなることを特徴とする半導体記
憶装置の製造方法。

【００３３】上記各発明において、具体的には、次のよ
うに構成することが望ましい。 （１）第２のマスク材が、酸化膜からなること。 （２）素子分離絶縁膜が、熱酸化膜、またはプラズマＣ
ＶＤ法による酸化膜からなり、且つマスク材膜が、ＬＰ
ＣＶＤ法による酸化膜からなること。 （３）残渣の除去工程のエッチングは、希フッ酸溶液、
或いはフッ酸と弗化アンモニウムとの混合溶液のウエッ
トエッチングであり、前記酸化膜の除去工程のエッチン
グは、希フッ酸溶液の蒸気エッチングであり、前記ウエ
ットエッチングのエッチング量より前記蒸気エッチング
のエッチング量が大きいこと。 （４）残渣の除去工程及び前記酸化膜の除去工程のエッ
チングは、いずれも、希フッ酸溶液の蒸気エッチングで
あり、前記残渣の除去工程に比べ前記酸化膜の除去工程
における温度を低温でおこなうこと。

【００３４】上記発明によれば、ゲート電極材料膜を、
マスク材をマスクにエッチングして素子分離絶縁膜上で
分離するスリットを形成した後、まず、そのスリット内
におけるゲート電極材料膜の残渣をエッチング除去し、
次いで、ゲート電極材料膜の残渣除去部分を水洗処理
し、その後、マスク材をエッチング除去するため、マス
ク材のエッチング除去時おいて、スリット底部の素子分
離絶縁膜は殆どエッチングされない。従って、その後の
制御ゲート電極の加工において、ゲート電極材料膜を残
渣（膜残り）なくエッチングすることができ、制御ゲー
ト電極間短絡を確実に防止できる。

【００３５】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態（以下、実施形態と称する）を説明する。

【００３６】図１乃至図１０は、この発明の実施の形態
に係わるＮＡＮＤメモリセルアレイの製造方法を示す工
程断面図で、図１１のＡ−Ａ’線、Ｂ−Ｂ’線に沿って
切断し、矢印方向から眺めた縦断面図である。

【００３７】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板（Ｐ型ウエル）１上に、熱酸化法によりシリコ
ン酸化膜２を形成する。

【００３８】次いで、このシリコン酸化膜２をＮＨ₃ガ
スを用いて窒化処理した後、更に酸化処理することによ
り、第１のゲート絶縁膜としてのオキシナイトライド膜
３に置換する。第１のゲート絶縁膜３は、この実施形態
の場合、熱酸化によるトンネル酸化膜である。

【００３９】次いで、前記オキシナイトライド膜３上
に、ＣＶＤ法により、浮遊ゲート電極となる第１のゲー
ト電極材料膜の非晶質シリコン膜４ａを堆積し、更にそ
の上に、素子分離絶縁膜のＣＭＰ処理時のストッパマス
ク材となるシリコン窒化膜５を堆積し、更にこの上に、
素子分離溝のエッチング加工時のマスク材となる酸化膜
６を堆積する。第１のゲート電極材料膜４ａは、アモル
ファスシリコン又は多結晶シリコン膜からなる。

【００４０】次いで、図２（ｄ）に示すように、前記酸
化膜６上には、リソグラフィーにより素子分離領域に開
口をもつレジストパターン７を形成する。そして、この
レジストパターン７をマスクとして、前記酸化膜６をエ
ッチング加工する。

【００４１】次いで、図２（ｅ）に示すように、前記レ
ジストパターン７を除去し、続いて前記シリコン窒化膜
５をエッチング加工する。次に、ウエット処理により、
前記シリコン窒化膜５及び前記酸化膜６を後退させた
後、このシリコン窒化膜５及び酸化膜６をマスクとし
て、異方性ドライエッチングであるＲＩＥにより、前記
非晶質シリコン膜４ａ、前記オキシナイトライド膜３、
前記シリコン基板１をエッチング加工して、図示のよう
な素子分離溝８を形成する。これにより、ストライプパ
ターンの素子領域９が形成される。前記第１のゲート電
極材料膜４ａも素子形成領域９と同じパターンに加工さ
れるが、この段階ではまだ、ＮＡＮＤセル内のメモリト
ランジスタ毎の分離はなされない。

【００４２】次いで、図３（ｆ）に示すように、前記素
子分離溝８の内壁を酸化した後に、プラズマＣＶＤ法に
より素子分離絶縁膜となるシリコン酸化膜１０を堆積す
る。そして、このシリコン酸化膜１０を前記シリコン窒
化５をストッパマスクとするＣＭＰ処理により研磨し
て、図示のように、前記シリコン窒化膜５が露出して前
記素子分離溝８には、前記シリコン酸化膜１０が埋め込
まれて平坦化された状態を得る。

【００４３】次いで、図３（ｇ）に示すように、ウエッ
ト処理で前記シリコン酸化膜１０を後退させて高さを低
くした後、前記シリコン窒化膜５をウエット処理により
剥離する。このとき前記シリコン酸化膜１０は、前記第
１の非晶質シリコン膜４ａの面位置より突出した状態と
なる。次に、前記シリコン酸化膜１０を等方性エッチン
グ、例えば前記第１の非晶質シリコン膜４ａに対して選
択比の大きいウエット処理を利用して、図示のように、
前記シリコン酸化膜１０の上端部コーナＡを後退させ
る。

【００４４】その後、図３（ｈ）に示すように、ＣＶＤ
により、浮遊ゲート電極である第２のゲート電極材料と
しての第２の非晶質シリコン膜４ｂを堆積する。この第
２の非晶質シリコン膜４ｂは、導電型不純物としてリン
がドーピングされてなり、またこの第２の非晶質シリコ
ン膜４ｂは、前記第１の非晶質シリコン膜４ａとで浮遊
ゲート電極を構成する。

【００４５】次いで、図４（ｉ）に示すように、第２の
非晶質シリコン膜４ｂ上に、ＣＶＤ法で酸化膜１１ａを
堆積した後、この酸化膜１１ａ上には、リソグラフィー
により素子分離絶縁膜１０上にスリット状の開口をもつ
レジストパターン１２を形成する。そして、このレジス
トパターン１２をマスクとして、前記酸化膜１１ａをエ
ッチング加工し、図５（ｊ）に示すように、このレジス
トパターン１２を除去する。

【００４６】続いて、図５（ｋ）に示すように、ＣＶＤ
法で酸化膜を堆積し、この酸化膜を異方性エッチングし
て、前記酸化膜１１ａの側壁に酸化膜のサイドウォール
１１ｂを形成する。この酸化膜１１ａ及びサイドウール
１１ｂは、後述する第２の電極材料膜４ｂを素子分離膜
上で分離するための分離用スリット形成のマスク材１１
として機能する。

【００４７】次いで、図６（ｌ）に示すように、この酸
化膜１１ａ、１１ｂからなるマスク材１１をマスクにし
て、前記非晶質シリコン膜４ｂを異方性エッチングし
て、図６（ｍ）に示すように、素子分離絶縁膜１０上に
おいて、前記非晶質シリコン膜１０に分離用のスリット
１３を加工する。このスリット１３は、前記素子領域９
に沿ってストライプ状に形成される。

【００４８】次いで、希フッ酸で前記マスク材１１の表
面を軽くエッチングすると共に、前記非晶質シリコン膜
４ｂのスリット１１加工によって生じた前記非晶質シリ
コン膜４ｂの残渣を除去した後、続いて、水洗処理して
スリット１１内壁面を清浄化する。

【００４９】そして、このスリット１１の加工に用いた
分離用のマスク材１１としての前記酸化膜１１ａ、１１
ｂを、ＨＦ溶液をＮ₂バブリングして蒸気としたＨＦ蒸
気エッチング（以下、ＨＦ Ｖａｐｏｒ称する）で剥離
する。

【００５０】次いで、図７（ｎ）に示すように、第２の
ゲート絶縁膜（層間ゲート絶縁膜）１４を形成した後、
その上に、図７（ｏ）に示すように、制御ゲート電極で
あるゲート電極材料膜としての第３の非晶質シリコン膜
１５をＬＰＣＶＤ法により堆積する。この非結晶質シリ
コン膜１５は、導電型不純物としてリンが添加されてな
る。更に、この非晶質シリコン膜１５上に、ＬＰＣＶＤ
法でシリコン窒化膜１６を堆積し、続いて、このシリコ
ン窒化膜１６上に、フォトレジスト１７を塗布する。

【００５１】次いで、図８（ｐ）に示すように、リソグ
ラフィーにより、ストライプ状の素子領域９とは直交す
る方向に連続するレジストパターン１７ａを形成し、こ
のレジストパターン１７ａをマスクにして前記シリコン
窒化膜１６をパターングする。

【００５２】次いで、図９（ｑ）に示すように、前記レ
ジストパターン１７ａを除去した後、このシリコン窒化
膜１６をマスクにして前記制御ゲート電極材料膜１５
を、図１１に示すように、ストライプ状の素子領域９と
直交する方向に連続するワード線としてパターニングす
る。この制御ゲート電極１５と同時に、第２のゲート絶
縁膜１４、下地の第２のゲート電極材料膜４ｂ及び第１
のゲート電極材料膜４ａを順次、パターニングし、ワー
ド線と自己整合された形で各メモリトランジスタの浮遊
ゲート電極４が分離される。

【００５３】そして、図１０（ｒ）に示すように、ゲー
ト端でのリーク電流を抑制し、高耐圧の周辺回路ＭＯＳ
トランジスタのサーフエス耐圧、即ちゲート絶縁膜の耐
圧を向上させ、ＲＩＥエッチングによるゲート電極を介
してゲート酸化膜に導入されたダメージを回復させるな
どの目的で、熱酸化法を用いてシリコン酸化膜１８を形
成する。一般に、この酸化工程は後酸化工程と呼ばれ、
この際に形成される酸化膜１７は、後酸化膜と称され
る。

【００５４】この後、図１０（ｒ）に示すように、前記
シリコン酸化膜１７を形成した後、イオン注入によって
イオンをシリコン基板１内に打込み、熱アニールにより
活性化させ各メモリトランジスタのソース、ドレイン拡
散層１９を形成する。

【００５５】この後は、通常の工程に従って、図示しな
いが、層間絶縁膜を堆積し、その上にビット線ＢＬを形
成することにより、メモリセルアレイが完成される。

【００５６】この実施形態によると、非晶質シリコン膜
４ｂのスリット１３加工後に、まず、希フッ酸で前記マ
スク材Ｍの表面を軽くエッチングすると共に、前記非晶
質シリコン膜４ｂのスリット１３加工によって生じた前
記非晶質シリコン膜４ｂの残渣を除去し、更に、水洗処
理してスリット１３内壁面を清浄化する。この非晶質シ
リコン膜４ｂの残渣除去してから、マスク材１１の酸化
膜１１ａ，１１ｂをＨＦ Ｖａｐｏｒで剥離している。
このため、スリット１３底部の素子分離絶縁膜１０は、
殆どエッチングされず、そのため、スリット１３のエッ
ジ部に制御ゲート電極１５の膜残り、即ち残渣が残るこ
とがない。従って、ＮＡＮＤセル内の隣接するメモリト
ランジスタの制御ゲート電極間が短絡するという問題は
確実に防止される。

【００５７】本発明は、上記実施形態に限定されるもの
ではなく、特許請求の範囲を逸脱しない範囲で、種々の
変形をしても良いことは勿論である。

【００５８】例えば、本実施形態では、スリット加工に
よって生じた非晶質シリコン膜の残渣を除去しするのに
希フッ酸を用いているが、それに限られるものではな
く、例えば、フッ酸と弗化アンモニウムとの混合溶液で
も良い。

【００５９】また、希フッ酸でマスク材の表面を軽くエ
ッチングすると共に、非晶質シリコン膜のスリット加工
によって生じた前記非晶質シリコン膜の残渣を除去し、
更に、水洗処理して前記スリット内壁面を清浄化した
後、マスク材の酸化膜をＨＦＶａｐｏｒで剥離している
が、非晶質シリコン膜及びマスク材の除去を、いずれ
も、ＨＦ Ｖａｐｏｒで行っても良い。但し、ＨＦ Ｖ
ａｐｏｒによるエッチング処理の酸化膜エッチング量の
温度依存性は、温度が低い程、エッチング量が多いた
め、前記残渣の除去は、高温で行う。これにより、酸化
膜のエッチングを抑えながら、残渣を選択的に除去する
ことができ、スリット底部のオーバエッチの発生の恐れ
がない。そして、マスク材の酸化膜の剥離は、既に非晶
質シリコン膜の残渣を除去しているので、一気に剥離す
るために、エッチング量の多い低温で行うことが好まし
い。

【００６０】更に、マスク材を除去するのに、ＨＦ Ｖ
ａｐｏｒを用いているが、これに限ったものではなく、
スリット加工のためのマスク材を剥離することができ
て、素子分離絶縁膜との選択比が取れる条件であれば良
い。

【００６１】

【発明の効果】以上説明したように、本発明によれば、
ゲート電極材料膜を、マスク材をマスクにエッチングし
て素子分離絶縁膜上で分離するスリットを形成した後、
まず、そのスリット内におけるゲート電極材料膜の残渣
をエッチング除去し、次いで、ゲート電極材料膜の残渣
除去部分を水洗処理し、その後、マスク材をエッチング
除去するため、マスク材のエッチング除去時おいて、ス
リット底部の素子分離絶縁膜は殆どエッチングされな
い。従って、その後の制御ゲート電極の加工において、
ゲート電極材料膜を残渣（膜残り）なくエッチングする
ことができ、制御ゲート電極間短絡を確実に防止でき
る。

【図面の簡単な説明】

【図１】本発明の実施形態によるＮＡＮＤ型ＥＥＰＲＯ
Ｍの製造方法を説明するための工程断面図で、図１１の
Ａ−Ａ’線の縦断面図である。

【図２】同実施形態の工程断面図で、図１１のＡ−Ａ’
線の縦断面図である。

【図３】同実施形態の工程断面図で、図１１のＡ−Ａ’
線の縦断面図である。

【図４】同実施形態の工程断面図で、図１１のＡ−Ａ’
線の縦断面図である。

【図５】同実施形態の工程断面図で、図１１のＡ−Ａ’
線の縦断面図である。

【図６】同実施形態の工程断面図で、図１１のＡ−Ａ’
線の縦断面図である。

【図７】同実施形態の工程断面図で、図１１のＡ−Ａ’
線の縦断面図である。

【図８】同実施形態の工程断面図で、図１１のＡ−Ａ’
線及びＢ−Ｂ’線の縦断面図である。

【図９】同実施形態の工程断面図で、図１１のＡ−Ａ’
線及びＢ−Ｂ’線の縦断面図である。

【図１０】同実施形態の工程断面図で、図１１のＡ−
Ａ’線及びＢ−Ｂ’線の縦断面図である。

【図１１】一般のＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
アレイを示す図で、（ａ）はその等価回路図、（ｂ）は
その平面図である。

【図１２】従来のＮＡＮＤ型ＥＥＰＲＯＭの製造方法を
説明するための工程断面図で、図１１のＡ−Ａ’線の縦
断面図である。

【図１３】同製造の工程断面図で、図１１のＡ−Ａ’線
の縦断面図である。

【図１４】同製造の工程断面図で、図１１のＡ−Ａ’線
の縦断面図である。

【図１５】同製造の工程断面図で、図１１のＡ−Ａ’線
の縦断面図である。

【図１６】同製造の工程断面図で、図１１のＡ−Ａ’線
の縦断面図である。

【図１７】同製造の工程断面図で、図１１のＡ−Ａ’線
の縦断面図である。

【図１８】同製造の工程断面図で、図１１のＡ−Ａ’線
の縦断面図である。

【図１９】同製造の工程断面図で、図１１のＡ−Ａ’線
及びＢ−Ｂ’線の縦断面図である。

【図２０】同製造の工程断面図で、図１１のＡ−Ａ’線
及びＢ−Ｂ’線の縦断面図である。

【図２１】同製造の工程断面図で、図１１のＡ−Ａ’線
及びＢ−Ｂ’線の縦断面図である。

【図２２】図１８（ｏ）の要部を拡大して示す拡大縦断
面図である。

【図２３】図１９（ｐ）の要部を拡大して示す拡大縦断
面図である。

【符号の説明】

１、１０１…シリコン基板（ウエル）、 ２、１０２…シリコン酸化膜、 ３、１０３…オキシナイトライド膜（第１のゲート絶縁
膜）、 ４、１０４…浮遊ゲート電極 ４ａ、１０４ａ…第１のゲート電極材料膜（第１の非晶
質シリコン膜）、 ４ｂ…第２のゲート電極材料膜（第２の非晶質シリコン
膜）、 ５…シリコン窒化膜、 ６…酸化膜、 ７、１２…レジストパターン、 ８…素子分離溝、 ９…素子領域、 １０…シリコン酸化膜（素子分離絶縁膜）、 １１…マスク材 １１ａ、１１ｂ…酸化膜、 １３…スリット、 １４…第２のゲート絶縁膜、 １５…制御ゲート電極材料膜（第３の非晶質シリコン
膜） １６…シリコン窒化膜、 １７…レジスト、 １７ａ…レジストパターン、 １８…酸化膜、 １９…拡散層、 ＢＬ…ビット線、 ＷＬ…ワード線、 ＣＧ…メモリトランジスタ、 ＳＧ…選択用トランジスタ、 Ｓ…ソース線、

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮崎 邦浩 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 灘原 壮一 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 齋藤 真美 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F001 AA03 AA31 AD41 AD44 AD53 AD60 AG21 AG29 AG40 5F032 AA34 AA44 AA45 AA77 BA01 BA05 CA17 CA24 DA04 DA23 DA25 DA33 DA78 5F083 EP05 EP23 EP76 ER21 GA24 JA33 KA01 LA10 LA12 LA16 NA01 PR06 PR07 PR42 PR52 5F101 BA13 BA17 BD22 BD27 BD34 BD35 BH02 BH15 BH21

Claims (19)

【特許請求の範囲】
1. 【請求項１】半導体基板上にゲート絶縁膜を形成する工
   程と、前記ゲート絶縁膜上にゲート電極材料膜を形成す
   る工程と、前記ゲート電極材料膜を、マスク材をマスク
   にエッチングしてゲート電極を分離形成する工程と、前
   記ゲート電極の分離形成工程後、前記マスク材を剥離す
   る工程を具備してなり、 前記マスク材の剥離工程は、前記ゲート電極材料膜の残
   渣をエッチング除去する工程と、前記エッチング除去工
   程後、前記ゲート電極材料膜の残渣除去部分を水洗処理
   する工程と、前記水洗処理工程後、前記マスク材をエッ
   チング除去する工程とからなることを特徴とする半導体
   記憶装置の製造方法。
2. 【請求項２】前記マスク材が、酸化膜からなることを特
   徴とする請求項１に記載の半導体記憶装置の製造方法。
3. 【請求項３】前記残渣の除去工程のエッチングは、希フ
   ッ酸溶液、或いはフッ酸と弗化アンモニウムとの混合溶
   液のウエットエッチングであり、前記酸化膜の除去工程
   のエッチングは、希フッ酸溶液の蒸気エッチングであ
   り、前記ウエットエッチングのエッチング量より前記蒸
   気エッチングのエッチング量が大きいことを特徴とする
   請求項２に記載の半導体記憶装置の製造方法。
4. 【請求項４】前記残渣の除去工程及び前記酸化膜の除去
   工程のエッチングは、いずれも、希フッ酸溶液の蒸気エ
   ッチングであり、前記残渣の除去工程に比べ前記酸化膜
   の除去工程における温度を低温でおこなうことを特徴と
   する請求項２に記載の半導体記憶装置の製造方法。
5. 【請求項５】半導体基板に形成された溝に素子分離絶縁
   膜を埋め込む工程と、前記素子分離絶縁膜で囲まれた領
   域上にゲート絶縁膜を形成する工程と、前記素子分離絶
   縁膜表面及びゲート絶縁膜上にゲート電極材料膜を形成
   する工程と、前記ゲート電極材料膜を、マスク材をマス
   クにエッチングして前記素子分離絶縁膜上で分離する工
   程と、前記ゲート電極材料膜の分離工程後、前記マスク
   材料膜を前記素子分離絶縁膜に対して選択的に剥離する
   工程を具備してなり、 前記マスク材の剥離工程は、前記ゲート電極材料膜の残
   渣をエッチング除去する工程と、前記エッチング除去工
   程後、前記ゲート電極材料膜の残渣除去部分を水洗処理
   する工程と、前記水洗処理工程後、前記マスク材をエッ
   チング除去する工程とからなることを特徴とする半導体
   記憶装置の製造方法。
6. 【請求項６】前記マスク材が、酸化膜からなることを特
   徴とする請求項５に記載の半導体記憶装置の製造方法。
7. 【請求項７】前記素子分離絶縁膜が、熱酸化膜、または
   プラズマＣＶＤ法による酸化膜からなり、且つ前記マス
   ク材が、ＬＰＣＶＤ法による酸化膜からなることを特徴
   とする請求項５に記載の半導体記憶装置の製造方法。
8. 【請求項８】前記残渣の除去工程のエッチングは、希フ
   ッ酸溶液、或いはフッ酸と弗化アンモニウムとの混合溶
   液のウエットエッチングであり、前記酸化膜の除去工程
   のエッチングは、希フッ酸溶液の蒸気エッチングであ
   り、前記ウエットエッチングのエッチング量より前記蒸
   気エッチングのエッチング量が大きいことを特徴とする
   請求項６、または７に記載の半導体記憶装置の製造方
   法。
9. 【請求項９】前記残渣の除去工程及び前記酸化膜の除去
   工程のエッチングは、いずれも、希フッ酸溶液の蒸気エ
   ッチングであり、前記残渣の除去工程に比べ前記酸化膜
   の除去工程における温度を低温でおこなうことを特徴と
   する請求項６、または７に記載の半導体記憶装置の製造
   方法。
10. 【請求項１０】半導体基板に形成された溝に素子分離絶
    縁膜を埋め込む工程と、前記素子分離絶縁膜で囲まれた
    領域上に第1のゲート絶縁膜を形成する工程と、前記素
    子分離絶縁膜及び前記第1のゲート絶縁膜上に第1のゲー
    ト電極材料膜を形成する工程と、前記ゲート電極材料膜
    を、マスク材をマスクにエッチングして、前記素子分離
    絶縁膜上で分離するスリットを形成する工程と、前記マ
    スク材を前記素子分離絶縁膜に対して選択的に剥離する
    工程と、前記第1のゲート電極材料膜上に第２のゲート
    絶縁膜を介して第２のゲート電極を形成する工程と、前
    記第２のゲート電極と自己整合的に前記第1のゲート電
    極材料膜をパターンニングして第1のゲート電極を分離
    形成する工程と、前記第1及び第２のゲート電極と自己
    整合的に前記半導体基板に拡散層を形成する工程を具備
    してなり、 前記マスク材の剥離工程は、前記第１のゲート電極材料
    膜の残渣をエッチング除去する工程と、前記エッチング
    除去工程後、前記ゲート電極材料膜の残渣除去部分を水
    洗処理する工程と、前記水洗処理工程後、前記マスク材
    をエッチング除去する工程とからなることを特徴とする
    半導体記憶装置の製造方法。
11. 【請求項１１】前記マスク材が、酸化膜からなることを
    特徴とする請求項１０に記載の半導体記憶装置の製造方
    法。
12. 【請求項１２】前記素子分離絶縁膜が、熱酸化膜、また
    はプラズマＣＶＤ法による酸化膜からなり、且つ前記マ
    スク材が、ＬＰＣＶＤ法による酸化膜からなることを特
    徴とする請求項１０に記載の半導体記憶装置の製造方
    法。
13. 【請求項１３】前記残渣の除去工程のエッチングは、希
    フッ酸溶液、或いはフッ酸と弗化アンモニウムとの混合
    溶液のウエットエッチングであり、前記酸化膜の除去工
    程のエッチングは、希フッ酸溶液の蒸気エッチングであ
    り、前記ウエットエッチングのエッチング量より前記蒸
    気エッチングのエッチング量が大きいことを特徴とする
    請求項１１、または１２に記載の半導体記憶装置の製造
    方法。
14. 【請求項１４】前記残渣の除去工程及び前記酸化膜の除
    去工程のエッチングは、いずれも、希フッ酸溶液の蒸気
    エッチングであり、前記残渣の除去工程に比べ前記酸化
    膜の除去工程における温度を低温でおこなうことを特徴
    とする請求項１１、または１２に記載の半導体記憶装置
    の製造方法。
15. 【請求項１５】浮遊ゲート電極とこれに容量結合する制
    御ゲート電極とを持つ不揮発性メモリトランジスタが配
    列形成されたメモリセルアレイを有する半導体記憶装置
    の製造方法であって、 半導体基板にゲート絶縁膜を介して第1のゲート電極材
    料膜及び第1のマスク材を順次堆積する工程と、 前記第1のマスク材、前記第1のゲート電極材料膜、前記
    ゲート絶縁膜及び前記半導体基板を異方性エッチングに
    より順次エッチングして素子分離領域に溝を形成する工
    程と、 前記第1のマスク材を残したまま前記溝にマスク材の面
    位置と略同じ面位置をもって素子分離絶縁膜を埋め込む
    工程と、 前記第1のマスク材を除去した後、前記第1のゲート電極
    材料膜と共に浮遊ゲート電極を構成する第２のゲート電
    極材料膜を堆積する工程と、 前記第２のゲート電極材料膜上に第２のマスク材を形成
    する工程と、 前記第２のゲート電極材料膜を、第２のマスク材をマス
    クにエッチングして前記素子分離絶縁膜上で分離するス
    リットを形成する工程と、 前記第２のマスク材を剥離する工程と、 前記第２のゲート電極材料膜上に層間ゲート絶縁膜を介
    して制御ゲート電極材料膜を堆積する工程と、 前記制御ゲート電極材料膜上に第３のマスク材を形成す
    る工程と、 前記第３のマスク材をマスクに前記制御ゲート電極材
    料、前記層間ゲート絶縁膜、前記第２のゲート電極材料
    膜及び前記第１の電極材料膜を異方性エッチングにより
    順次エッチングして、各メモリセルアレイの制御ゲート
    電極を分離形成すると共に各メモリトランジスタの浮遊
    ゲート電極を分離形成する工程と、 前記制御ゲート電極及び前記浮遊ゲート電極と自己整合
    的に前記半導体基板に拡散層を形成する工程とを具備し
    てなり、 前記第２のマスク材の剥離工程は、前記第２のゲート電
    極材料膜の残渣をエッチング除去する工程と、前記エッ
    チング除去工程後、前記第２のゲート電極材料膜の残渣
    除去部分を水洗処理する工程と、前記水洗処理工程後、
    前記第２のマスク材をエッチング除去する工程とからな
    ることを特徴とする半導体記憶装置の製造方法。
16. 【請求項１６】前記第２のマスク材が、酸化膜からなる
    ことを特徴とする請求項１５に記載の半導体記憶装置の
    製造方法。
17. 【請求項１７】前記素子分離絶縁膜が、熱酸化膜、また
    はプラズマＣＶＤ法による酸化膜膜からなり、且つ前記
    第２のマスク材が、ＬＰＣＶＤ法による酸化膜からなる
    ことを特徴とする請求項１５に記載の半導体記憶装置の
    製造方法。
18. 【請求項１８】前記残渣の除去工程のエッチングは、希
    フッ酸溶液、或いはフッ酸と弗化アンモニウムとの混合
    溶液のウエットエッチングであり、前記酸化膜の除去工
    程のエッチングは、希フッ酸溶液の蒸気エッチングであ
    り、前記ウエットエッチングのエッチング量より前記蒸
    気エッチングのエッチング量が大きいことを特徴とする
    請求項１６、または１７に記載の半導体記憶装置の製造
    方法。
19. 【請求項１９】前記残渣の除去工程及び前記酸化膜の除
    去工程のエッチングは、いずれも、希フッ酸溶液の蒸気
    エッチングであり、前記残渣の除去工程に比べ前記酸化
    膜の除去工程における温度を低温でおこなうことを特徴
    とする請求項１６、または１７に記載の半導体記憶装置
    の製造方法。