KR100981487B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR100981487B1
KR100981487B1 KR1020080072751A KR20080072751A KR100981487B1 KR 100981487 B1 KR100981487 B1 KR 100981487B1 KR 1020080072751 A KR1020080072751 A KR 1020080072751A KR 20080072751 A KR20080072751 A KR 20080072751A KR 100981487 B1 KR100981487 B1 KR 100981487B1
Authority
KR
South Korea
Prior art keywords
insulating film
plane
groove
memory cell
main surface
Prior art date
Application number
KR1020080072751A
Other languages
English (en)
Other versions
KR20090012151A (ko
Inventor
히로시 아까호리
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20090012151A publication Critical patent/KR20090012151A/ko
Application granted granted Critical
Publication of KR100981487B1 publication Critical patent/KR100981487B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 반도체 장치는, 주면을 갖는 실리콘 기판 - 상기 주면은 홈 형상 구조 또는 요철 구조가 형성된 영역을 포함함 - 과, 상기 실리콘 기판의 상기 주면 위에 형성된 불휘발성 메모리 셀을 포함하며, 상기 불휘발성 메모리 셀은, 상기 영역 위에 형성된 터널 절연막으로서의 제1 절연막과, 상기 제1 절연막 위에 형성된 전하 축적층과, 상기 전하 축적층 위에 형성된 제2 절연막과 상기 제2 절연막 위에 형성된 제어 게이트 전극을 포함한다.
터널 절연막, 게이트 전극, 전하 축적층, 불휘발성 메모리 셀, 반도체 장치

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 출원은 일본국 특허 출원 2007-193614(2007년 7월 25일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 터널 절연막을 포함하는 불휘발성 메모리 셀을 구비한 반도체 장치에 관한 것이다.
플로팅 게이트형 및 MONOS형 불휘발성 반도체 기억 장치는, 메모리 셀의 미세화가 진행되고 있다. 그러나, 프로그램 전압의 저감화는 진행되고 있지 않다. 프로그램 전압을 내릴 수 없으면, 셀간의 전위 상호 간섭이 증대되는 등, 셀간에 필요한 내압이 증대하는 등의 문제가 일어난다.
프로그램 전압을 내리기 위한 방법의 하나로서, 터널 절연막의 박막화가 제안되어 있다.
그러나, 터널 절연막의 박막화는, 전하 유지 특성의 열화를 수반한다. 이것은, 전하 축적층 내에 전자를 주입하고, 트랜지스터의 임계값 전압을 소정의 값으 로 설정한 후, 트랜지스터를 장시간 방치하면, 전하 축적층 내로부터 전하를 잃게 되어, 트랜지스터의 임계값 전압이 변동한다고 하는 현상이다. n 채널의 트랜지스터의 경우, 임계값 전압이 저하된다고 하는 변동이 일어난다.
임계값 전압의 변동은, 터널 절연막의 박막화가 진행될수록 현저해진다. 대규모의 메모리 셀 어레이에서는, 수 100∼1000bit 규모로, 임계값 전압이 변동된다고 하는 불량 셀이 존재한다. 불량 셀의 발생 확률은, 터널 절연막의 박막화에 의해 현저하게 증대된다.
이와 같이 터널 절연막의 박막화는, 전하 유지 특성의 열화를 초래한다. 그 때문에, 프로그램 전압을 내리기 위해서, 터널 절연막을 박막화한다고 하는 해결 수단은, 용이하게는 채용할 수 없다고 하는 것이 현상이다.
또한, Naruke 등은, 문헌("Stress induced leakage current limiting to sca1e down EEPROM tunnel oxide thickness", in IEDM Technical Digest., 1988, pp.424-427.) 1에서, 터널 절연막의 박막화에 의한 SILC(Stress Induced Leakage Current) 발생의 위험성을 기술하고 있다. Naruke 등의 논문의 도 1에는, 실리콘 산화막의 J-E 특성이 도시되어 있다. 이 논문의 도 1에서, Initial인 J-E 특성은, FN(Fowler-Nordheim) 터널링 전류에 지배되고 있으며, 실리콘 산화막 베이스의 터널 절연막에서는 이상적인 특성을 나타내고 있다고 할 수 있다. 그러나, 상기 논문의 도 1에서, 스트레스 인가 후의 J-E 특성에서는, 비교적 저전계에서 전류가 흐르게 되어 특성의 열화가 보이게 된다. 그 경향은 산화막의 박막화에 의해 현저해진다. 이것이 터널 절연막의 박막화를 방해하고 있는 가장 큰 요인이다. 현상에 서는, 8∼9㎚가 박막화의 하한이며, 그보다 박막으로 하는 것은, 터널 절연막의 J-E 특성이 열화되므로 어렵다.
본 발명의 일 양태에 따르면, 반도체 장치는, 주면을 갖는 실리콘 기판 - 상기 주면은 홈 형상 구조 또는 요철 구조가 형성된 영역을 포함함 - 과, 상기 실리콘 기판의 상기 주면 위에 형성된 불휘발성 메모리 셀을 포함하며, 상기 불휘발성 메모리 셀은, 상기 영역 위에 형성된 터널 절연막으로서의 제1 절연막과, 상기 제1 절연막 위에 형성된 전하 축적층과, 상기 전하 축적층 위에 형성된 제2 절연막과, 상기 제2 절연막 위에 형성된 제어 게이트 전극을 포함한다.
본 발명은, 전하 유지 특성의 열화를 억제할 수 있는 두께를 갖는 터널 절연막을 이용하여도(터널 절연막의 박막화에 의지하지 않아도), 프로그램 전압을 내릴 수 있는 불휘발성 메모리 셀을 구비한 반도체 장치를 제공한다.
이하, 도면을 참조하면서 본 발명의 실시예를 설명한다.
도 1은 NAND형 플래시 메모리의 메모리 셀 어레이의 일부를 나타내는 평면 패턴, 도 2는 도 1에 도시한 메모리 셀 어레이의 등가 회로를 나타내고 있다.
도 1 및 도 2에서, M1, M2, …, Mn-1, Mn은 복수의 메모리 셀을 나타내고 있다. 이들 복수의 메모리 셀 M1, M2, …, Mn-1, Mn은 인접하는 것끼리 소스/드레인을 공용하는 형태로 직렬 접속된 NAND셀을 구성하고 있다. NAND셀의 드레인 단은 선택 트랜지스터 Q1을 통하여 비트선 BL에 접속되어 있다. NAND셀의 소스 단은 선택 트랜지스터 Q2를 통하여 소스선 SL에 접속되어 있다.
각 메모리 셀 M1, M2, …, Mn-1, Mn은, 실리콘 기판 위에 게이트 절연막을 개재하여 ２층 게이트 구조(부유 게이트(FG) 전극 위에 절연막을 개재하여 제어 게이트(CG) 전극이 적층된 구조)를 포함하는 MOSFET으로 이루어지고, 선택 트랜지스터 SG1, SG2도 MOSFET으로 이루어진다. 상기 각 MOSFET은 동일한 웰 기판 위에 형성되어 있다.
메모리 셀 M1, M2, …, Mn-1, Mn의 CG 전극은, 각각, 메모리 셀 어레이의 행 방향으로 배설된 CGi선(워드선)(i=1, 2, …, n-1, n)에 접속되어 있다. 선택 트랜지스터 Q1, Q2의 게이트 전극은, 각각, 메모리 셀 어레이의 행 방향으로 배설된 선택 게이트 선 SG1, SG2에 접속되어 있다. 워드선의 일단은, 메탈 배선을 통하여 주변 회로와의 접속 패드를 가지며, 소자 분리 절연막 위에 형성된 구조로 되어 있다.
도 3 내지 도 14는, 본 실시예의 NAND형 플래시 메모리의 제조 방법을 나타내는 단면도이다. 도 3 내지 도 12는 채널 폭 방향의 단면도이며, 도 1의 화살표 B-B' 단면도에 대응한다. 도 13 및 도 14는 채널 길이 방향의 단면도이며, 도 1 의 화살표 A-A' 단면도에 상당한다.
[도 3]
주면이 (110)면인 실리콘 기판(1)이 준비된다. 유기물, 금속, 파티클 등을 제거하기 위한 세정 전처리가 실리콘 기판(1)에 대하여 행해진다. 세정전 처리로 서는, 통상적으로, RCA 세정을 베이스로 한 약액 처리가 종종 이용된다. 여기에서는, 아래와 같이 하여 세정 전처리가 행해진다. 즉, 오존수에 의해 자연 산화막을 형성하고, 유기물 오염을 제거하며, 그 후, DHF 처리에 의해, 금속, 파티클을 제거한다.
상기 세정 전처리가 행해진 실리콘 기판(1)에 대하여, 순수를 이용한 린스 처리가 3분간 행해진다. 린스 시간은, 3분으로는 한정되지 않고, 1분∼10분 정도이면 무방하다.
이와 같은 순수 린스를 행함으로써, 실리콘 기판(1)의 주면의 <-110> 방향으로 홈형상 구조물(1A; 복수의 V자 형상의 홈이 연속하여 이루어지는 구조)이 형성된다. 홈 형상 구조물(1A)이 형성되는 이유는 아래와 같이 생각된다.
순수 린스를 행하면, 실리콘 기판(1)의 주면인 (110) 표면은, 순수 내의 OH이온으로 에칭된다. 한편, 실리콘 기판(1)의 (111)면은, 알칼리 에칭 내성이 강하다. 그 결과, OH 이온에 의한 에칭이 진행되면, (111) 패싯이 노출된다. 이와 같은 (111) 패싯을 측면으로 하는 홈(삼각 홈)이 연속함으로써, 홈 형상 구조물(1A)은 형성된다.
순수 대신에, 알칼리 용액을 이용한 처리에서도, 홈 형상 구조물(1A)은 형성된다. Si을 알칼리 용액에 침지시켰을 때의 Si 표면 상태에 대해서는, K. Sato et al., "Roughening of single-crystal silicon surface etched by KOH water solution," Sensors and Actuators, vol.73, 1999, pp.122-130. 모델에 대해서는, H. Akahori et al., "Atomic Order Flattening of Hydrogen-Terminated Si(110) substrate For Next Generation ULSI Devices," in Ext. Abst. 2003, pp. 458-459. 에 기재되어 있다.
[도 4]
실리콘 기판(1)의 주면 위에 실리콘 산화막(2)이 형성된다. 실리콘 산화막(2)은, 예를 들면, 래디컬 산화법, 열 산화법 또는 수증기 산화법에 의해 형성된다.
[도 5]
NH3 가스 등의 질화 가스를 이용하여 실리콘 산화막(2)을 질화함으로써, 실리콘 기판(1)의 주면 위에 터널 절연막으로서의 실리콘 옥시나이트라이드막(3)이 형성된다. 터널 절연막으로서 다른 절연막을 사용하여도 무방하다.
[도 6]
실리콘 옥시나이트라이드막(3) 위에, 다결정 실리콘막(4), 실리콘 질화막(5), 산화막(6)이 순차적으로 형성된다. 이들 막(4~6)은, 예를 들면, CVD법에 의해 형성된다. 다결정 실리콘막(4)은 부유 게이트 전극으로서 사용된다. 실리콘 질화막(5) 및 산화막(6)은 마스크로서 사용된다. 부유 게이트 전극은, 금속 혹은 금속 실리사이드로 구성되어 있어도 무방하다.
[도 7]
산화막(6) 위에 레지스트 패턴(7)이 형성되고, 이 레지스트 패턴(7)을 마스크로 하여 산화막(6)을 에칭함으로써, 레지스트 패턴(7)의 패턴이 산화막(6)에 전 사된다.
[도 8]
레지스트 패턴(7)이 제거되고, 산화막(6)을 마스크로 하여 실리콘 질화막(5), 다결정 실리콘막(4), 옥시나이트라이드막(3) 및 실리콘 기판(1)을 에칭함으로써, 소자 분리(STI)를 위한 트렌치(8)가 형성된다. 이 단계에서, 부유 게이트 전극의 채널 폭 방향의 형상이 결정된다. 상기 부유 게이트 전극은 다결정 실리콘막(4)으로 형성되어 있다.
[도 9]
트렌치(8)의 내벽이 산화되고, 도시하지 않은 산화막이 형성된다. 트렌치(8)가 매립되도록 전체면에 소자 분리 절연막(9)이 형성되고, 그 후, 실리콘 질화막(5)을 스토퍼로 이용하여, CMP 프로세스(Chemical Mechanical Polishing)에 의해, 표면이 평탄화된다.
소자 분리 절연막(9)은, 대표적으로는, 실리콘 산화막이지만, 실리콘 질화막(5)을 스토퍼로서 이용할 수 있으면, 실리콘 산화막 이외의 절연막이어도 무방하다. 소자 분리 절연막(9)은, 예를 들면, 플라즈마 CVD법에 의해 형성된다.
[도 10]
실리콘 질화막(5)과 선택비를 갖고 에칭하는 것이 가능한 방법에 의해, 소자 분리 절연막(9)을 선택적으로 후퇴시킴으로써, 다결정 실리콘막(4)의 상부를 노출시킨다. 상기 에칭은, 웨트 및 드라이 중 어느 것이나 가능하다. 그 후, 웨트 처리에 의해 실리콘 질화막(5)이 선택적으로 제거된다.
[도 11]
다결정 실리콘막(4)의 상면 및 측면 위에, 게이트 전극간 절연막(10)이 형성된다. 부유 게이트 전극 및 제어 게이트 전극이 다결정 실리콘막으로 구성되어 있는 경우, 게이트 전극간 절연막(10)은 인터폴리 절연막이라 불린다.
[도 12]
게이트 전극간 절연막(10) 위에, 제어 게이트 전극(워드선)으로 되는 다결정 실리콘막(11), 실리콘 질화막(12)이 순차적으로 형성된다. 다결정 실리콘막(11) 및 실리콘 질화막(12)은, 예를 들면, LPCVD법에 의해 형성된다. 제어 게이트 전극(워드선)은, 다결정 실리콘막 이외의 도전성을 갖는 막으로 구성되어 있어도 무방하다.
[도 13]
실리콘 질화막(12) 위에 도시하지 않은 레지스트 패턴이 형성되고, 이 레지스트 패턴을 마스크로 하여 실리콘 질화막(12)이 에칭되어 실리콘 질화막(12)에 상기 레지스트 패턴의 패턴이 전사되고, 그 후, 상기 레지스트 패턴이 제거된다.
실리콘 질화막(12)을 마스크로 하여, 다결정 실리콘막(11), 게이트 전극간 절연막(10) 및 다결정 실리콘막(4)이 에칭된다. 이렇게 하여 제어 게이트 전극(워드선; 11)이 형성되고, 또한, 부유 게이트 전극(4)의 채널 길이 방향의 형상이 결정된다.
[도 14]
게이트 구조(4, 9, 11)의 측면을 포함하는 영역에 실리콘 산화막(13)이 형성 된다. 실리콘 산화막(13)은, 예를 들면, 열산화법 또는 래디컬 산화법에 의해, 형성된다. 실리콘 산화막(13)을 형성하는 목적은, RIE 에칭시에 도입된 게이트 단의 데미지를 회복시켜서, 게이트 절연막의 내압을 향상시키기 위해서이다. 상기 산화 공정은, 일반적으로, 후산화 공정이라 불리며, 이 때 형성되는 실리콘 산화막(13)은 후산화막이라 불린다.
실리콘 산화막(13)의 형성 후, 이온 주입과 열 어닐링에 의해, 소스/드레인 영역(14)이 형성된다. 그 후, 층간 절연막의 형성 공정, 배선층의 형성 공정 등의 주지의 공정을 거쳐서 NAND형 플래시 메모리가 완성된다.
도 15는, 제어 게이트 전극(11)에 마이너스의 고전압(프로그램 전압)이 인가되었을 때의 터널 절연막(3)의 코너부(굴곡부) 및 평탄부의 전기력선(21, 22)을 모식적으로 나타내는 도면이다.
도 15에 도시한 바와 같이, 홈 형상 구조물과 (110)면(기준면)이 이루는 각θ는, 대표적으로는, 8∼12°이다. θ>12°이어도 무방하지만, 지나치게 크면 전계 집중에 의한 절연 파괴가 일어나기 쉬워진다. 그 때문에, 각도 θ는 20°이하가 바람직하다(θ≤20°). 각도 θ는, 터널 절연막(3)을 형성하기 전에 행해지는, 순수 린스 처리 등의 세정 처리의 조건(시간, 온도, pH)에 의해 제어할 수 있다.
도 16은, 제어 게이트 전극(11)에 플러스의 고전압(프로그램 전압) 및 플러스의 저전압이 인가되었을 때의 터널 절연막(3)의 코너부 및 평탄부의 밴드 구조를 나타내는 도면이다. 도 16에서, sub는 실리콘 기판(1), tunnel은 터널 절연막(3), FG은 부유 게이트 전극(다결정 실리콘막; 11)을 나타내고 있다.
도 16으로부터, 터널 절연막(3)의 평탄부의 밴드 구조는 종래와 동일하지만, 터널 절연막(3)의 코너부의 밴드 구조는 종래와 상이하다. 이 코너부의 밴드 구조는, 아래와 같이 설명할 수 있다.
제어 게이트 전극(11)에 플러스의 고전압이 인가될 때, 도 15에 도시한 바와 같이, 전기력선(21)은, 터널 절연막(3)의 코너부의 하부(실리콘 기판(1)과 접하는 측의 부분)에서 집중한다. 그 결과, 고전압 인가 시에는, 코너부의 배리어 높이가 실효적으로 저감되어, 터널 확률이 높아지므로, Fowler-Nordheim 터널 전류(이하, FN 전류라 함)는 흐르기 쉬워진다.
한편, 제어 게이트 전극(11)에 플러스의 저전압이 인가될 때, 코너부에서의 전계 집중의 영향이 크지 않아, 밴드의 굴곡은 작다. 그 결과, 저전압 인가 시에는, 전자가 반응하는 배리어 높이는, 코너부에서도 평탄부에서도 거의 동일하게 된다.
도 17에, 평탄한 실리콘 기판 위에 터널 절연막(3)(두께 7.87㎚, 8.61㎚)을 형성한 경우의 FN 전류 전압 특성(비교예 1, 2)과, 표면에 홈 형상 구조물(1A)이 형성된 실리콘 기판(1) 위에 터널 절연막(3)(두께 8.62㎚)을 형성한 경우의 FN 전류 전압 특성(실시예)을 나타낸다.
도 17로부터, 비교예 1(두께 8.61㎚)의 FN 전류 전압 특성과, 실시예(두께8.62㎚)의 FN 전류 전압 특성을 비교하면, 저전압 영역에서는, 비교예 1 및 실시예의 FN 전류의 상승 전압은 약 5V로 동일하지만, 고전압 영역에서는, 실시예의 쪽이 비교예 1보다도 FN 전류는 크다는 것을 알 수 있다. 즉, 터널 절연막의 두께가 동 일 정도인 경우, 실시예와 비교예 1을 비교하면, 임계값 전압 Vth는 거의 동일하지만, 동일한 인가 전압(>Vth)에 의해 얻어지는 FN 전류 밀도는 실시예의 쪽이 명백히 크다는 것을 알 수 있다.
1×10-3A/㎠의 전류 밀도를 얻기 위한 인가 전압은, 비교예 1(두께 8.61㎚)에서는 8.3V이지만, 실시예(두께 8.62㎚)에서는 7.6V이다. 평탄한 실리콘 기판에 대하여, 실시예와 마찬가지로, 7.6V로 1×10-3A/㎠를 얻기 위해서는, 비교예 2와 같이, 터널 절연막의 두께를 7.87까지 얇게 할 필요가 있다. 그러나, 비교예 2의 경우, 터널 절연막의 박막화에 의한, 전하 유지 특성의 열화가 생긴다.
이와 같이 본 실시예에 의하면, 저전압 영역에서는, 두께 8.61㎚의 터널 절연막을 이용한 경우와 마찬가지의 FN 전류 전압 특성이 얻어지고, 한편, 고전압 영역에서는, 보다 얇은 두께 7.87㎚의 터널 절연막을 이용한 경우와 마찬가지의 FN 전류 전압 특성이 얻어진다. 즉, 저전압 영역에서는 FN 전류의 증가가 억제되며(전하 유지 특성이 유지되며), 고전압 영역에서는 FN 전류가 많아지는 전류 전압 특성이 얻어진다. 이것에 의해, 본 실시예에 의하면, 전하 유지 특성의 열화를 억제할 수 있는 두께를 갖는 터널 절연막(3)을 이용하여도(터널 절연막의 박막화에 의지하지 않아도), 프로그램 전압을 내릴 수 있는 불휘발성 메모리 셀을 구비한 반도체 장치를 실현할 수 있게 된다.
터널 특성의 개선이 인정되는, 홈 형상 구조물(1A)의 피크(산)로부터 피크(산)까지의 거리(pp 거리)는, 수 ㎚ 정도이다. 실시예에서는, pp 거리 5㎚∼15㎚ 로 한다. pp 거리는, 터널 절연막(3)을 형성하기 전의 세정 전처리 시에서의 순수 린스 시간을 조정함으로써 제어할 수 있다.
도 18a에, 비(r/d)와, FN 전류 밀도가 1×10-3A/㎠로 될 때의 인가 전압과의 관계를 나타낸다. 여기에서, 도 18b에 도시한 바와 같이, r은 터널 절연막(3)의 코너부 아래의 볼록부(기판)의 곡률 반경, d는 터널 절연막(3)의 실효적 산화막 두께(EOT: Equivalent 0xide Thickness)이다.
도 18a로부터, d가 7.5㎚ 및 8.6㎚ 중 어느 경우에서도, 인가 전압을 저감시키기 위해서는, r/d를 0.4 미만(r/d<0.4)으로 설정하면 된다는 것을 알 수 있다.
또한, FN 전류 밀도가 1×10-3A/㎠, EOT가 7.5㎚ 및 8.6㎚의 이외인 경우에서도, r/d를 소정값 미만으로 설정함으로써, 필요한 전류 밀도를 갖는 FN 전류를 흘릴 때의 제어 게이트 전압값을 내릴 수 있다.
또한, 본 발명은, 상기 실시예에 한정되는 것은 아니다.
예를 들면, 상기 실시예에서는, 주면이 (110)면인 실리콘 기판을 이용하였지만, 결정학적으로 보아, 실질적으로, (110) 면방위와는 거의 등가인 방향을 향하고 있는 주면(결정면)의 실리콘 기판을 이용한 경우에도 마찬가지로 홈형상 구조물을 형성할 수가 있어, 마찬가지의 효과가 얻어진다. 구체적으로는, (551)면, (311)면, (221)면, (553)면, (335)면, (112)면, (113)면, (115)면, (117)면 등을 들 수 있다.
Kazuo Sato 등에 의하면, "Sensors and Actuators 73(1999)" (P122-130)에 게재된 논문의 도 2에, (110)면을 알칼리 에칭 처리한 경우, <-110> 방향으로 줄이 가는 표면 형상으로 되는 것이 도시되어 있다. 이와 같이, (110)면과 마찬가지의 표면 형상이 얻어지는 영역으로서는, <100> 방향으로 0∼12°까지 오프시킨 면, 예를 들면, 8°오프의 (551)면이 있다. <-110> 방향으로는 1°오프시킨 면까지는, 마찬가지의 표면 형상이 얻어진다. 따라서, 해당 논문의 도 2에 도시된 (110)면과 동일한 표면 러프네스 거동을 나타내는 면 방위는, 실질적으로 (110)면방위에 포함된다.
(100)면의 경우에도, 표면의 러프네스를 제어함으로써, 마찬가지의 효과가 얻어진다. (100)면에서의 표면 러프네스의 증가 방법은, 문헌(T. Ohmi et al., "Dependence of Surface Micro roughness of CZ, FZ and EPI Wafers on Wet Chemical Processing", J. Electrochem. Soc. Vol. 139, No.8. pp. 2133-2142(1992))에 개시되어 있다. 이 문헌은, 게이트 절연막의 형성 전에 행해지는 알칼리 세정(NH4OH, H2O2, H2O의 혼합 용액을 이용하는 APM Cleaning) 시에, NH4OH 농도를 변화시킴으로써, (100)면의 형상을 제어할 수 있는 것을 나타내고 있다. 이것에 의해, 복수의 끝이 뾰족한 볼록부를 포함하는 구조(요철 구조)를 실현할 수 있다. 표면 볼록부의 곡률 반경 r과 터널 절연막 두께 d의 관계인 도 18b는, (110)면 시와 마찬가지로, (100)면에서도 응용할 수 있다.
또한, 상기 실시예에서는, NAND형 플래시 메모리 셀(플로팅 게이트형 불휘발성 메모리 셀)을 예로 하여 설명하였지만, 부유 게이트에 전하 축적층을 사용한 MONOS형 불휘발성 메모리 셀 등, 다른 타입의 불휘발성 메모리 셀에도 적용할 수 있다.
또한, 상기 실시예에서는, 불휘발성 메모리 셀의 노드에 대하여 언급하지 않았지만, 본 발명은, 종래 기술에서는 대응이 곤란하다고 생각되는 20㎚ 이하의 노드에 대해서도 유효하다.
당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생각해 낼 것이다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.
도 1은, NAND형 플래시 메모리의 메모리 셀 어레이의 평면도.
도 2는, NAND형 플래시 메모리의 메모리 셀의 등가 회로도.
도 3은, 실시예의 NAND형 플래시 메모리의 제조 방법을 나타내는 단면도.
도 4는, 도 3에 후속되는 실시예의 NAND형 플래시 메모리의 제조 방법을 나타내는 채널 폭 방향의 단면도.
도 5는, 도 4에 후속되는 실시예의 NAND형 플래시 메모리의 제조 방법을 나타내는 채널 폭 방향의 단면도.
도 6은, 도 5에 후속되는 실시예의 NAND형 플래시 메모리의 제조 방법을 나타내는 채널 폭 방향의 단면도.
도 7은, 도 6에 후속되는 실시예의 NAND형 플래시 메모리의 제조 방법을 나타내는 채널 폭 방향의 단면도.
도 8은, 도 7에 후속되는 실시예의 NAND형 플래시 메모리의 제조 방법을 나타내는 채널 폭 방향의 단면도.
도 9는, 도 8에 후속되는 실시예의 NAND형 플래시 메모리의 제조 방법을 나타내는 채널 폭 방향의 단면도.
도 10은, 도 9에 후속되는 실시예의 NAND형 플래시 메모리의 제조 방법을 나타내는 채널 폭 방향의 단면도.
도 11은, 도 10에 후속되는 실시예의 NAND형 플래시 메모리의 제조 방법을 나타내는 채널 폭 방향의 단면도.
도 12는, 도 11에 후속되는 실시예의 NAND형 플래시 메모리의 제조 방법을 나타내는 채널 폭 방향의 단면도.
도 13은, 도 11에 후속되는 실시예의 NAND형 플래시 메모리의 제조 방법을 나타내는 채널 길이 방향의 단면도.
도 14는, 도 13에 후속되는 실시예의 NAND형 플래시 메모리의 제조 방법을 나타내는 채널 길이 방향의 단면도.
도 15는, 제어 게이트 전극에 마이너스의 고전압이 인가되었을 때의 터널 절연막의 코너부 및 평탄부의 전기력선을 모식적으로 나타내는 도면.
도 16은, 제어 게이트 전극에 마이너스의 고전압 및 마이너스의 저전압이 인가되었을 때의 터널 절연막의 코너부 및 평탄부의 밴드 구조를 나타내는 도면.
도 17은, 비교예 1, 2 및 실시예의 FN 전류 전압 특성을 나타내는 도면.
도 18a 및 도 18b는, 비율(r/d)과 FN 전류 밀도가 1×10-3A/㎠로 될 때의 인가 전압과의 관계를 나타내는 도면 및 비율(r/d)을 설명하기 위한 도면.

Claims (10)

  1. 반도체 장치로서,
    주면을 갖는 실리콘 기판 - 상기 주면은 홈 형상 구조 또는 요철 구조가 형성된 영역을 포함함 - 과,
    상기 실리콘 기판의 상기 주면 위에 형성된 불휘발성 메모리 셀을 포함하며,
    상기 불휘발성 메모리 셀은,
    상기 영역 위에 형성된 터널 절연막으로서의 제1 절연막과, 상기 제1 절연막 위에 형성된 전하 축적층과, 상기 전하 축적층 위에 형성된 제2 절연막과, 상기 제2 절연막 위에 형성된 제어 게이트 전극
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 주면은 결정면을 갖고, 상기 결정면은 (110)면, (551)면, (311)면, (221)면, (553)면, (335)면, (l12)면, (113)면, (115)면 또는 (117)면인 반도체 장치.
  3. 제1항에 있어서,
    상기 홈 형상 구조는 복수의 V자 형상의 홈이 연속하여 이루어지는 구조이며, 상기 요철 구조는 복수의 끝이 뾰족한 볼록부를 포함하는 구조인 반도체 장치.
  4. 제2항에 있어서,
    상기 홈 형상 구조는 복수의 V자 형상의 홈이 연속하여 이루어지는 구조이며, 상기 요철 구조는 복수의 끝이 뾰족한 볼록부를 포함하는 구조인 반도체 장치.
  5. 제1항에 있어서,
    부등식 r/d<0.4가 충족되고, r은 상기 홈 형상 구조 또는 요철 구조의 곡률 반경이며, d는 상기 제1 절연막의 두께인 반도체 장치.
  6. 제2항에 있어서,
    부등식 r/d<0.4가 충족되고, r은 상기 홈 형상 구조 또는 요철 구조의 곡률 반경이며, d는 상기 제1 절연막의 두께인 반도체 장치.
  7. 제3항에 있어서,
    부등식 r/d<0.4가 충족되고, r은 상기 홈 형상 구조 또는 요철 구조의 곡률 반경이며, d는 상기 제1 절연막의 두께인 반도체 장치.
  8. 제4항에 있어서,
    부등식 r/d<0.4가 충족되고, r은 상기 홈 형상 구조 또는 요철 구조의 곡률 반경이며, d는 상기 제1 절연막의 두께인 반도체 장치.
  9. 제1항에 있어서,
    상기 불휘발성 메모리 셀은, 플로팅 게이트형 불휘발성 메모리 셀인 반도체 장치.
  10. 제1항에 있어서,
    상기 홈 형상 구조를 형성하는 홈 형상 구조물과 상기 주면이 이루는 각도는 8°이상 20 °이하인, 반도체 장치.
KR1020080072751A 2007-07-25 2008-07-25 반도체 장치 KR100981487B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007193614A JP2009032808A (ja) 2007-07-25 2007-07-25 半導体装置
JPJP-P-2007-00193614 2007-07-25

Publications (2)

Publication Number Publication Date
KR20090012151A KR20090012151A (ko) 2009-02-02
KR100981487B1 true KR100981487B1 (ko) 2010-09-10

Family

ID=40294490

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080072751A KR100981487B1 (ko) 2007-07-25 2008-07-25 반도체 장치

Country Status (3)

Country Link
US (1) US20090026529A1 (ko)
JP (1) JP2009032808A (ko)
KR (1) KR100981487B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201205745A (en) * 2010-07-23 2012-02-01 Global Unichip Corp Semiconductor packaging structure and the forming method
US9209304B2 (en) * 2014-02-13 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. N/P MOS FinFET performance enhancement by specific orientation surface
CN104253131A (zh) * 2014-07-31 2014-12-31 上海华力微电子有限公司 一种具有凸面栅极结构的B4-Flash
JP2018163967A (ja) * 2017-03-24 2018-10-18 エイブリック株式会社 半導体装置とその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100522097B1 (ko) * 2002-12-24 2005-10-18 샤프 가부시키가이샤 반도체 장치 및 그 제조 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH073858B2 (ja) * 1984-04-11 1995-01-18 株式会社日立製作所 半導体装置の製造方法
US5886389A (en) * 1995-05-31 1999-03-23 Matsushita Electric Industrial Co., Ltd. Field-effect transistor and method for producing the same
US5854501A (en) * 1995-11-20 1998-12-29 Micron Technology, Inc. Floating gate semiconductor device having a portion formed with a recess
US6066571A (en) * 1997-01-10 2000-05-23 Kabushiki Kaisha Toshiba Method of preparing semiconductor surface
JPH11274485A (ja) * 1998-03-25 1999-10-08 Nec Kansai Ltd 絶縁ゲート型半導体装置およびその製造方法
US6242304B1 (en) * 1998-05-29 2001-06-05 Micron Technology, Inc. Method and structure for textured surfaces in floating gate tunneling oxide devices
US6025627A (en) * 1998-05-29 2000-02-15 Micron Technology, Inc. Alternate method and structure for improved floating gate tunneling devices
JP3303789B2 (ja) * 1998-09-01 2002-07-22 日本電気株式会社 フラッシュメモリ、その書き込み・消去方法
JP4223189B2 (ja) * 2000-12-26 2009-02-12 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
JP2003086716A (ja) * 2001-09-11 2003-03-20 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその製造方法
SG124265A1 (en) * 2002-12-02 2006-08-30 Tadahiro Ohmi Semiconductor device and method of manufacturing the same
JP4628189B2 (ja) * 2005-06-07 2011-02-09 Ｈｏｙａ株式会社 炭化珪素単結晶の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100522097B1 (ko) * 2002-12-24 2005-10-18 샤프 가부시키가이샤 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
JP2009032808A (ja) 2009-02-12
KR20090012151A (ko) 2009-02-02
US20090026529A1 (en) 2009-01-29

Similar Documents

Publication Publication Date Title
US8809934B2 (en) Semiconductor device and a manufacturing method thereof
KR100542510B1 (ko) 반도체 기억 장치
TW525170B (en) Nonvolatile semiconductor memory device and its fabricating method
US8133782B2 (en) Nonvolatile semiconductor memory device and manufacturing method thereof
US20080251883A1 (en) Semiconductor device and method of manufacturing the same
KR20040093404A (ko) 반도체장치 및 그 제조방법
JP2008251826A (ja) 半導体装置の製造方法
US7018876B2 (en) Transistor with vertical dielectric structure
US7692233B2 (en) Semiconductor device and manufacturing method thereof
US7378706B2 (en) Semiconductor device and method of manufacturing the same
KR20030086823A (ko) 평탄하지 않은 게이트 절연막을 구비하는 비휘발성 메모리장치 및 그 제조 방법
US6977200B2 (en) Method of manufacturing split-gate memory
US6531360B2 (en) Method of manufacturing a flash memory device
KR100981487B1 (ko) 반도체 장치
US6596588B2 (en) Method of fabricating a flash memory cell
JP2007013082A (ja) フラッシュメモリ素子及びその製造方法
JP5010222B2 (ja) 不揮発性半導体記憶装置
JP4313956B2 (ja) 不揮発性半導体記憶装置の製造方法
JP2007013170A (ja) フラッシュメモリ素子、その駆動方法および製造方法
CN109903797A (zh) 分栅快闪存储器的制造方法及分栅快闪存储器
WO2011024213A1 (ja) 不揮発性半導体記憶装置
US20090194807A1 (en) Semiconductor memory device and method for manufacturing the same
KR19990017051A (ko) 반도체 장치의 소자분리 방법
KR20060007176A (ko) 비휘발성 메모리 소자의 제조방법
KR20060062791A (ko) 비휘발성 메모리 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130820

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150730

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160727

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee