JPH11274485A - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents
絶縁ゲート型半導体装置およびその製造方法Info
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- JPH11274485A JPH11274485A JP10076986A JP7698698A JPH11274485A JP H11274485 A JPH11274485 A JP H11274485A JP 10076986 A JP10076986 A JP 10076986A JP 7698698 A JP7698698 A JP 7698698A JP H11274485 A JPH11274485 A JP H11274485A
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- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
Abstract
(57)【要約】
【課題】 Ｕ字型溝の形状及び溝側壁面の結晶面を適正
化することにより電気的特性不良を低減し、オン抵抗を
低減する。 【解決手段】 基板表面の結晶面が（１００）面でオリ
エーテーションフラットの結晶面が｛１００｝面のｎ+
型半導体基板２２上にエピタキシャル層の初期層を形成
した後、この初期層の表面に熱酸化法により膜厚４００
〜６００オングストロームのシリコン酸化膜３２を形成
し、更にその上にＣＶＤ法により酸化膜の成長を阻止す
るためのマスクとなる膜厚６００〜１０００オングスト
ロームのシリコン窒化膜３３を成長させた後、選択的に
ドライエッチングして初期溝３４が形成されたｎ- 型エ
ピタキシャル層２４ａを形成する。次に、窒化膜３３を
マスクとして溝３４の内面を酸化温度１１００〜１２０
０度で熱酸化して膜厚０．６〜０．８μｍのＬＯＣＯＳ
酸化膜３５を形成すると、初期溝３４がＵ字型溝２３と
なる。溝２３の側壁面の結晶面は｛１００｝面に対し０
〜３０度の範囲内となる。
化することにより電気的特性不良を低減し、オン抵抗を
低減する。 【解決手段】 基板表面の結晶面が（１００）面でオリ
エーテーションフラットの結晶面が｛１００｝面のｎ+
型半導体基板２２上にエピタキシャル層の初期層を形成
した後、この初期層の表面に熱酸化法により膜厚４００
〜６００オングストロームのシリコン酸化膜３２を形成
し、更にその上にＣＶＤ法により酸化膜の成長を阻止す
るためのマスクとなる膜厚６００〜１０００オングスト
ロームのシリコン窒化膜３３を成長させた後、選択的に
ドライエッチングして初期溝３４が形成されたｎ- 型エ
ピタキシャル層２４ａを形成する。次に、窒化膜３３を
マスクとして溝３４の内面を酸化温度１１００〜１２０
０度で熱酸化して膜厚０．６〜０．８μｍのＬＯＣＯＳ
酸化膜３５を形成すると、初期溝３４がＵ字型溝２３と
なる。溝２３の側壁面の結晶面は｛１００｝面に対し０
〜３０度の範囲内となる。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型半導
体装置及びその製造方法に関する。
体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来のＵ字型溝を有するＭＯＳＦＥＴを
図４を参照して説明する。図において、１は半導体本体
で、ｎ+ 型半導体基板２と、この半導体基板２上に設け
表面にＵ字型溝３が複数個（１個のみ図示）形成された
エピタキシャル層４とを有している。エピタキシャル層
４はエピタキシャル層４の初期層であるｎ-型ドレイン
領域５と、このドレイン領域５上に設けたｐ型ベース領
域６と、このベース領域６の表面層に設けたｎ+ 型ソー
ス領域７とを含み、溝３はソース領域７表面からベース
領域６を貫通してドレイン領域５に達して形成されその
側壁面の結晶面は略｛１１０｝面である。溝３内面及び
溝肩部３ａにゲート酸化膜８を設け、このゲート酸化膜
８上にはポリシリコンのゲート電極９を設けている。エ
ピタキシャル層４上にはゲート電極９を被覆するように
層間絶縁膜１０を設け、更にその上にソース領域７及び
ベース領域６表面とオーミック接触により電気的接続す
るソース電極１１を設けている。図示しないがソース電
極１１上にはゲート電極９と電気的接続するゲート配線
が層間絶縁膜を介して設けられている。
図４を参照して説明する。図において、１は半導体本体
で、ｎ+ 型半導体基板２と、この半導体基板２上に設け
表面にＵ字型溝３が複数個（１個のみ図示）形成された
エピタキシャル層４とを有している。エピタキシャル層
４はエピタキシャル層４の初期層であるｎ-型ドレイン
領域５と、このドレイン領域５上に設けたｐ型ベース領
域６と、このベース領域６の表面層に設けたｎ+ 型ソー
ス領域７とを含み、溝３はソース領域７表面からベース
領域６を貫通してドレイン領域５に達して形成されその
側壁面の結晶面は略｛１１０｝面である。溝３内面及び
溝肩部３ａにゲート酸化膜８を設け、このゲート酸化膜
８上にはポリシリコンのゲート電極９を設けている。エ
ピタキシャル層４上にはゲート電極９を被覆するように
層間絶縁膜１０を設け、更にその上にソース領域７及び
ベース領域６表面とオーミック接触により電気的接続す
るソース電極１１を設けている。図示しないがソース電
極１１上にはゲート電極９と電気的接続するゲート配線
が層間絶縁膜を介して設けられている。
【０００３】次に製造方法を図５（ａ）〜（ｃ）を参照
して説明する。先ず、第１工程はこの工程の完了後の断
面図を図５（ａ）に示すように、基板表面の結晶面が
（１００）面でオリエーテーションフラットの結晶面が
（０ １バー １バー）面のｎ+ 型半導体基板２上にエピ
タキシャル層の初期層を形成した後、この初期層の表面
に熱酸化法によりシリコン酸化膜１２を形成し、更にそ
の上にＣＶＤ法により酸化膜の成長を阻止するためのマ
スクとなるシリコン窒化膜１３を成長させた後、ＰＲお
よびドライエッチ法により選択的に窒化膜１３、酸化膜
１２及び初期層をエッチングして初期溝１４が複数個
（１個のみ図示）形成されたｎ- 型エピタキシャル層４
ａを形成する。初期溝１４は側壁面の結晶面が略｛１１
０｝面となるようにエッチングして形成される。尚、Ｐ
Ｒでのパターンの目合わせはオリエンテーションフラッ
トに水平及び垂直に行われる。次に、第２工程はこの工
程の完了後の断面図を図５（ｂ）に示すように、窒化膜
１３をマスクとして初期溝１４を熱酸化することにより
ＬＯＣＯＳ酸化膜１５が形成され、同時に初期溝１４が
Ｕ字型溝３となる。その後、窒化膜１３をウェットエッ
チ法により全面除去し、ＬＯＣＯＳ酸化膜１５をマスク
にしてボロンをイオン注入及び熱拡散してＰ型ベース領
域６を形成する。また、ベース領域６にＬＯＣＯＳ酸化
膜１５及びＰＲでのフォトレジスト膜でマスクして砒素
をイオン注入しフォトレジストを除去後に熱拡散してｎ
+ 型ソース領域７を形成する。この結果、図４（ａ）の
エピタキシャル層４ａは、表面に溝３が形成されエピタ
キシャル層の初期層であるｎ- 型ドレイン領域５と、ベ
ース領域６と、ソース領域７とを含むエピタキシャル層
４となる。次に、第３工程はこの工程の完了後の断面図
を図５（ｃ）に示すように、ウェットエッチ法によりＬ
ＯＣＯＳ酸化膜１５及び酸化膜１２を除去することによ
りベース領域６、ソース領域７及び溝３の内面を露出さ
せて後、この溝３の内面及びベース領域６及びソース領
域７上に熱酸化法によりゲート酸化膜８を形成し、以上
の工程を経たエピタキシャル層４の表面をＣＶＤ法によ
りポリシリコン膜１６で被覆する。続いて、第４工程は
この工程の完了後の断面図を図４に示すように、ＰＲ及
びドライエッチ法によりソース領域７表面の一部及び溝
３のポリシリコン膜１６を残してゲート電極９を形成し
た後、以上の工程を経たエピタキシャル層４の表面をＣ
ＶＤ法により層間絶縁膜１０で被覆する。その後ソース
領域７表面の一部及びベース領域６表面が露出するよう
に層間絶縁膜１０及びゲート酸化膜８にコンタクト窓を
形成した後、以上の工程を経たエピタキシャル層４の表
面をスパッタ法によりアルミニウム膜で被覆し、このア
ルミニウム膜をＰＲ及びドライエッチ法により選択的に
除去して、ベース領域６及びソース領域７とオーミック
接触により電気的に接続するソース電極１１を形成す
る。
して説明する。先ず、第１工程はこの工程の完了後の断
面図を図５（ａ）に示すように、基板表面の結晶面が
（１００）面でオリエーテーションフラットの結晶面が
（０ １バー １バー）面のｎ+ 型半導体基板２上にエピ
タキシャル層の初期層を形成した後、この初期層の表面
に熱酸化法によりシリコン酸化膜１２を形成し、更にそ
の上にＣＶＤ法により酸化膜の成長を阻止するためのマ
スクとなるシリコン窒化膜１３を成長させた後、ＰＲお
よびドライエッチ法により選択的に窒化膜１３、酸化膜
１２及び初期層をエッチングして初期溝１４が複数個
（１個のみ図示）形成されたｎ- 型エピタキシャル層４
ａを形成する。初期溝１４は側壁面の結晶面が略｛１１
０｝面となるようにエッチングして形成される。尚、Ｐ
Ｒでのパターンの目合わせはオリエンテーションフラッ
トに水平及び垂直に行われる。次に、第２工程はこの工
程の完了後の断面図を図５（ｂ）に示すように、窒化膜
１３をマスクとして初期溝１４を熱酸化することにより
ＬＯＣＯＳ酸化膜１５が形成され、同時に初期溝１４が
Ｕ字型溝３となる。その後、窒化膜１３をウェットエッ
チ法により全面除去し、ＬＯＣＯＳ酸化膜１５をマスク
にしてボロンをイオン注入及び熱拡散してＰ型ベース領
域６を形成する。また、ベース領域６にＬＯＣＯＳ酸化
膜１５及びＰＲでのフォトレジスト膜でマスクして砒素
をイオン注入しフォトレジストを除去後に熱拡散してｎ
+ 型ソース領域７を形成する。この結果、図４（ａ）の
エピタキシャル層４ａは、表面に溝３が形成されエピタ
キシャル層の初期層であるｎ- 型ドレイン領域５と、ベ
ース領域６と、ソース領域７とを含むエピタキシャル層
４となる。次に、第３工程はこの工程の完了後の断面図
を図５（ｃ）に示すように、ウェットエッチ法によりＬ
ＯＣＯＳ酸化膜１５及び酸化膜１２を除去することによ
りベース領域６、ソース領域７及び溝３の内面を露出さ
せて後、この溝３の内面及びベース領域６及びソース領
域７上に熱酸化法によりゲート酸化膜８を形成し、以上
の工程を経たエピタキシャル層４の表面をＣＶＤ法によ
りポリシリコン膜１６で被覆する。続いて、第４工程は
この工程の完了後の断面図を図４に示すように、ＰＲ及
びドライエッチ法によりソース領域７表面の一部及び溝
３のポリシリコン膜１６を残してゲート電極９を形成し
た後、以上の工程を経たエピタキシャル層４の表面をＣ
ＶＤ法により層間絶縁膜１０で被覆する。その後ソース
領域７表面の一部及びベース領域６表面が露出するよう
に層間絶縁膜１０及びゲート酸化膜８にコンタクト窓を
形成した後、以上の工程を経たエピタキシャル層４の表
面をスパッタ法によりアルミニウム膜で被覆し、このア
ルミニウム膜をＰＲ及びドライエッチ法により選択的に
除去して、ベース領域６及びソース領域７とオーミック
接触により電気的に接続するソース電極１１を形成す
る。
【０００４】
【発明が解決しようとする課題】ところで、上述の製造
方法において、Ｕ字型溝を確定する第１の典型的な条件
として、第１工程においてシリコン酸化膜１２の膜厚＝
１００オングストローム、シリコン窒化膜１１の膜厚＝
１５００オングストローム、溝１４の深さ＝１．５μｍ
となる製造条件が選択され、第２工程においてＬＯＣＯ
Ｓ酸化膜１５の形成温度＝１０００℃が選択された場
合、図４に示す溝肩部３ａは角が形成されるか曲率半径
Ｒが０．１μｍ以下と小さくなりＬＯＣＯＳ酸化膜１５
を形成するときこの溝肩部３ａに格子欠陥による転位が
発生し、ドレイン領域５とベース領域６間の逆耐圧での
リーク電流が発生し易い。また、ゲート酸化膜８がこの
溝肩部３ａでゲート印加電圧の電界集中により破壊し易
くなり、ゲートショートが発生し易くなる。
方法において、Ｕ字型溝を確定する第１の典型的な条件
として、第１工程においてシリコン酸化膜１２の膜厚＝
１００オングストローム、シリコン窒化膜１１の膜厚＝
１５００オングストローム、溝１４の深さ＝１．５μｍ
となる製造条件が選択され、第２工程においてＬＯＣＯ
Ｓ酸化膜１５の形成温度＝１０００℃が選択された場
合、図４に示す溝肩部３ａは角が形成されるか曲率半径
Ｒが０．１μｍ以下と小さくなりＬＯＣＯＳ酸化膜１５
を形成するときこの溝肩部３ａに格子欠陥による転位が
発生し、ドレイン領域５とベース領域６間の逆耐圧での
リーク電流が発生し易い。また、ゲート酸化膜８がこの
溝肩部３ａでゲート印加電圧の電界集中により破壊し易
くなり、ゲートショートが発生し易くなる。
【０００５】また、第２の典型的な条件として、第１工
程においてシリコン酸化膜１２の膜厚＝１００オングス
トローム、シリコン窒化膜１３の膜厚＝５００オングス
トローム、溝１４の深さ＝１．５μｍとなる製造条件が
選択され、第２工程においてＬＯＣＯＳ酸化膜１５の形
成温度＝１１００℃が選択された場合、図４に示す溝肩
部３ａの曲率半径Ｒは約１μｍと大きくなり、曲率半径
が小さいことによる耐圧リークやゲートショートは発生
し難くなるが、シリコン窒化膜１３の厚さが薄いことに
よるシリコン窒化膜１３の損傷やシリコン窒化膜１３を
酸素が通り抜ける等の工程上の不具合により溝３の形状
異常が発生し、それによるリーク不良及びショート不良
が発生し易くなる。また、肩部３ａの曲率半径Ｒが大き
すぎると半導体本体表面方向に形成されるチャネル長が
長くなりオン抵抗にも不利となる。本発明者達はＵ字型
溝の形状を確定する条件及び溝側壁面の結晶面を最適化
することによって上記問題点を解決できることを発見し
たもので、オン抵抗を低くし、製造工程及び製品でのリ
ーク不良及びショート不良の発生を少なくした電界効果
トランジスタ及びその製造方法を提供することを目的と
する。
程においてシリコン酸化膜１２の膜厚＝１００オングス
トローム、シリコン窒化膜１３の膜厚＝５００オングス
トローム、溝１４の深さ＝１．５μｍとなる製造条件が
選択され、第２工程においてＬＯＣＯＳ酸化膜１５の形
成温度＝１１００℃が選択された場合、図４に示す溝肩
部３ａの曲率半径Ｒは約１μｍと大きくなり、曲率半径
が小さいことによる耐圧リークやゲートショートは発生
し難くなるが、シリコン窒化膜１３の厚さが薄いことに
よるシリコン窒化膜１３の損傷やシリコン窒化膜１３を
酸素が通り抜ける等の工程上の不具合により溝３の形状
異常が発生し、それによるリーク不良及びショート不良
が発生し易くなる。また、肩部３ａの曲率半径Ｒが大き
すぎると半導体本体表面方向に形成されるチャネル長が
長くなりオン抵抗にも不利となる。本発明者達はＵ字型
溝の形状を確定する条件及び溝側壁面の結晶面を最適化
することによって上記問題点を解決できることを発見し
たもので、オン抵抗を低くし、製造工程及び製品でのリ
ーク不良及びショート不良の発生を少なくした電界効果
トランジスタ及びその製造方法を提供することを目的と
する。
【０００６】
【課題を解決するための手段】本発明に係る絶縁ゲート
型半導体装置は、表面にＵ字型溝を形成した半導体本体
と、Ｕ字型溝の内面及び肩部に設けたゲート酸化膜と、
ゲート酸化膜上に形成したゲート電極とを具備した絶縁
ゲート型半導体装置において、Ｕ字型溝の肩部の曲率半
径が０．２〜０．７μｍであることを特徴とする。本発
明に係る上記の絶縁ゲート型半導体装置において、半導
体本体が半導体基板とその上に形成したエピタキシャル
層とを有し、エピタキシャル層が一導電型ドレイン領
域、他導電型ベース領域及び一導電型ソース領域を含
み、溝がソース領域からベース領域を貫通しドレイン領
域まで達するものである。また本発明に係る上記の絶縁
ゲート型半導体装置において、Ｕ字型溝の側壁面の結晶
面が｛１００｝面に対し０〜３０度の範囲内である。ま
た本発明に係る絶縁ゲート型半導体装置の製造方法は、
半導体本体上に所定膜厚のシリコン酸化膜とシリコン窒
化膜を順次形成し、その後、その半導体本体にエッチン
グにより初期溝を形成する工程と、窒化膜をマスクに初
期溝の内面に所定温度の熱酸化によりＬＯＣＯＳ酸化膜
を形成し、初期溝がＵ字型溝に形状変形される工程と、
ＬＯＣＯＳ酸化膜を除去し、Ｕ字型溝の内面及び肩部に
ゲート酸化膜及びポリシリコンのゲート電極を順次形成
する工程とを含む絶縁ゲート型半導体装置の製造方法で
あって、シリコン酸化膜の所定膜厚が４００〜６００オ
ングストローム、シリコン窒化膜の所定膜厚が６００〜
１０００オングストローム、所定温度が１１００〜１２
００℃である。本発明に係る上記の絶縁ゲート型半導体
装置の製造方法において、半導体本体が半導体基板とそ
の上に形成したエピタキシャル層とを有し、エピタキシ
ャル層がその初期層を一導電型ドレイン領域とし、ＬＯ
ＣＯＳ酸化膜をマスクに初期層にＵ字型溝より浅く他導
電型ベース領域を形成し、ＬＯＣＯＳ酸化膜及びフォト
レジスト膜をマスクにベース領域に高濃度一導電型ソー
ス領域を形成している。また、本発明に係る上記の絶縁
ゲート型半導体装置の製造方法において、半導体基板の
結晶面が（１００）面、そのオリエンテーションフラッ
トの結晶面が｛１００｝面及び初期溝の側壁面の結晶面
が｛１００｝面に対し０〜３０度の範囲内である。
型半導体装置は、表面にＵ字型溝を形成した半導体本体
と、Ｕ字型溝の内面及び肩部に設けたゲート酸化膜と、
ゲート酸化膜上に形成したゲート電極とを具備した絶縁
ゲート型半導体装置において、Ｕ字型溝の肩部の曲率半
径が０．２〜０．７μｍであることを特徴とする。本発
明に係る上記の絶縁ゲート型半導体装置において、半導
体本体が半導体基板とその上に形成したエピタキシャル
層とを有し、エピタキシャル層が一導電型ドレイン領
域、他導電型ベース領域及び一導電型ソース領域を含
み、溝がソース領域からベース領域を貫通しドレイン領
域まで達するものである。また本発明に係る上記の絶縁
ゲート型半導体装置において、Ｕ字型溝の側壁面の結晶
面が｛１００｝面に対し０〜３０度の範囲内である。ま
た本発明に係る絶縁ゲート型半導体装置の製造方法は、
半導体本体上に所定膜厚のシリコン酸化膜とシリコン窒
化膜を順次形成し、その後、その半導体本体にエッチン
グにより初期溝を形成する工程と、窒化膜をマスクに初
期溝の内面に所定温度の熱酸化によりＬＯＣＯＳ酸化膜
を形成し、初期溝がＵ字型溝に形状変形される工程と、
ＬＯＣＯＳ酸化膜を除去し、Ｕ字型溝の内面及び肩部に
ゲート酸化膜及びポリシリコンのゲート電極を順次形成
する工程とを含む絶縁ゲート型半導体装置の製造方法で
あって、シリコン酸化膜の所定膜厚が４００〜６００オ
ングストローム、シリコン窒化膜の所定膜厚が６００〜
１０００オングストローム、所定温度が１１００〜１２
００℃である。本発明に係る上記の絶縁ゲート型半導体
装置の製造方法において、半導体本体が半導体基板とそ
の上に形成したエピタキシャル層とを有し、エピタキシ
ャル層がその初期層を一導電型ドレイン領域とし、ＬＯ
ＣＯＳ酸化膜をマスクに初期層にＵ字型溝より浅く他導
電型ベース領域を形成し、ＬＯＣＯＳ酸化膜及びフォト
レジスト膜をマスクにベース領域に高濃度一導電型ソー
ス領域を形成している。また、本発明に係る上記の絶縁
ゲート型半導体装置の製造方法において、半導体基板の
結晶面が（１００）面、そのオリエンテーションフラッ
トの結晶面が｛１００｝面及び初期溝の側壁面の結晶面
が｛１００｝面に対し０〜３０度の範囲内である。
【０００７】
【発明の実施の形態】以下に、本発明に基づき１実施例
のＭＯＳＦＥＴを図１及び図２を参照して説明する。図
において、２１は半導体本体で、基板表面の結晶面が
（１００）面の一導電型としてのｎ+ 型半導体基板２２
と、この半導体基板２２上に設け表面にＵ字型溝２３が
複数個（１個のみ図示）形成されたエピタキシャル層２
４とを有している。エピタキシャル層２４はエピタキシ
ャル層２４の初期層であるｎ- 型ドレイン領域２５と、
このドレイン領域２５上に設けたｐ型ベース領域２６
と、このベース領域２６の表面層に設けたｎ+ 型ソース
領域２７とを含み、溝２３はソース領域２７表面からベ
ース領域２６を貫通してドレイン領域２５に達して形成
され、その側壁面の結晶面は｛１００｝面に対し０〜３
０度の範囲内で形成されている。溝肩部２３ａの形状は
図３に示すようになだらかなＲ状で、その曲率半径Ｒは
０．２〜０．７μｍである。溝２３内面及び溝肩部２３
ａにゲート酸化膜２８を設け、このゲート酸化膜２８上
にはポリシリコンのゲート電極２９を設けている。エピ
タキシャル層２４上にはゲート電極２９を被覆するよう
に層間絶縁膜３０を設け、更にその上にソース領域２７
及びベース領域２６表面とオーミック接触により電気的
接続するソース電極３１を設けている。図示しないがソ
ース電極３１上にはゲート電極２９と電気的接続するゲ
ート配線が層間絶縁膜を介して設けられている。
のＭＯＳＦＥＴを図１及び図２を参照して説明する。図
において、２１は半導体本体で、基板表面の結晶面が
（１００）面の一導電型としてのｎ+ 型半導体基板２２
と、この半導体基板２２上に設け表面にＵ字型溝２３が
複数個（１個のみ図示）形成されたエピタキシャル層２
４とを有している。エピタキシャル層２４はエピタキシ
ャル層２４の初期層であるｎ- 型ドレイン領域２５と、
このドレイン領域２５上に設けたｐ型ベース領域２６
と、このベース領域２６の表面層に設けたｎ+ 型ソース
領域２７とを含み、溝２３はソース領域２７表面からベ
ース領域２６を貫通してドレイン領域２５に達して形成
され、その側壁面の結晶面は｛１００｝面に対し０〜３
０度の範囲内で形成されている。溝肩部２３ａの形状は
図３に示すようになだらかなＲ状で、その曲率半径Ｒは
０．２〜０．７μｍである。溝２３内面及び溝肩部２３
ａにゲート酸化膜２８を設け、このゲート酸化膜２８上
にはポリシリコンのゲート電極２９を設けている。エピ
タキシャル層２４上にはゲート電極２９を被覆するよう
に層間絶縁膜３０を設け、更にその上にソース領域２７
及びベース領域２６表面とオーミック接触により電気的
接続するソース電極３１を設けている。図示しないがソ
ース電極３１上にはゲート電極２９と電気的接続するゲ
ート配線が層間絶縁膜を介して設けられている。
【０００８】上記構成によれば、曲率半径Ｒが適正値の
溝肩部２３ａを形成しているので、この溝肩部２３ａで
の格子欠陥による転位の発生が少なく、ドレイン領域２
５とベース領域２６間の逆耐圧でのリーク電流の発生が
少なくなる。またこの溝肩部２３ａでのゲート酸化膜２
８へのゲート印加電圧の電界集中が少なくなりゲート酸
化膜２８の破壊が起こり難くなり、ゲートショートも少
なくなる。また、工程上での、シリコン窒化膜の厚さが
薄いことによるシリコン窒化膜の損傷やシリコン窒化膜
を酸素が通り抜ける等の不具合による溝２３の形状異常
の発生が少なく、それによるリーク不良及びショート不
良の発生も少なくなる。また、肩部２３ａの曲率半径Ｒ
が大きすぎることによる半導体本体表面方向に形成され
るチャネル長が長くなりオン抵抗が高くなるということ
もなくなる。更に、溝２３の側壁面の結晶面が｛１０
０｝面に対して０〜３０度であり、｛１１０｝面より移
動度が大きくオン抵抗を小さくできる。
溝肩部２３ａを形成しているので、この溝肩部２３ａで
の格子欠陥による転位の発生が少なく、ドレイン領域２
５とベース領域２６間の逆耐圧でのリーク電流の発生が
少なくなる。またこの溝肩部２３ａでのゲート酸化膜２
８へのゲート印加電圧の電界集中が少なくなりゲート酸
化膜２８の破壊が起こり難くなり、ゲートショートも少
なくなる。また、工程上での、シリコン窒化膜の厚さが
薄いことによるシリコン窒化膜の損傷やシリコン窒化膜
を酸素が通り抜ける等の不具合による溝２３の形状異常
の発生が少なく、それによるリーク不良及びショート不
良の発生も少なくなる。また、肩部２３ａの曲率半径Ｒ
が大きすぎることによる半導体本体表面方向に形成され
るチャネル長が長くなりオン抵抗が高くなるということ
もなくなる。更に、溝２３の側壁面の結晶面が｛１０
０｝面に対して０〜３０度であり、｛１１０｝面より移
動度が大きくオン抵抗を小さくできる。
【０００９】次に製造方法を図２（ａ）〜（ｃ）を参照
して説明する。先ず、第１工程はこの工程の完了後の断
面図を図２（ａ）に示すように、基板表面の結晶面が
（１００）面でオリエーテーションフラットの結晶面が
｛１００｝面のｎ+ 型半導体基板２２上にエピタキシャ
ル層の初期層を形成した後、この初期層の表面にシリコ
ン酸化膜３２を熱酸化法により膜厚４００〜６００オン
グストローム、望ましくは４５０〜５５０オングストロ
ームに形成し、更にその上にシリコン窒化膜３３をＣＶ
Ｄ法により膜厚６００〜１０００オングストローム、望
ましくは７００〜９００オングストロームに成長させた
後、ＰＲおよびドライエッチ法により選択的に窒化膜３
３、酸化膜３２及び初期層をエッチングして初期溝３４
が複数個（１個のみ図示）形成されたｎ- 型エピタキシ
ャル層２４ａを形成する。尚、ＰＲでのパターンの目合
わせはオリエテーションフラットに水平及び垂直に行わ
れる。初期溝３４は側壁面の結晶面が｛１００｝面に対
し０〜３０度の範囲内になるようにエッチングし、深さ
を例えば、１．３μｍねらいでエッチングして形成され
る。尚、初期溝３４の深さは１．３μｍねらい以外でも
よい。酸化膜３２は後工程でのＬＯＣＯＳ酸化時の窒化
膜３３による応力の緩衝膜として形成され、膜厚が厚い
ほうが応力が緩和されると同時に溝肩部２３ａの曲率半
径Ｒも大きくなるので、従来の第１及び第２の典型的な
例より厚くし、曲率半径Ｒが適正値となるように上記の
範囲の膜厚としている。また、窒化膜３３は後工程での
ＬＯＣＯＳ酸化時のマスクとして形成され、膜厚が薄い
ほうが窒化膜３３自身による応力を低減すると同時に溝
肩部２３ａの曲率半径Ｒも大きくなるが、逆に膜厚が薄
いことによる窒化膜３３の損傷や窒化膜３３を酸素が通
り抜ける等の工程上の不具合が発生するので、従来の第
１の典型的な例より薄く第２の典型的な例より厚くし、
工程上の不具合が発生せず曲率半径Ｒが適正値となるよ
うに上記の範囲の膜厚としている。
して説明する。先ず、第１工程はこの工程の完了後の断
面図を図２（ａ）に示すように、基板表面の結晶面が
（１００）面でオリエーテーションフラットの結晶面が
｛１００｝面のｎ+ 型半導体基板２２上にエピタキシャ
ル層の初期層を形成した後、この初期層の表面にシリコ
ン酸化膜３２を熱酸化法により膜厚４００〜６００オン
グストローム、望ましくは４５０〜５５０オングストロ
ームに形成し、更にその上にシリコン窒化膜３３をＣＶ
Ｄ法により膜厚６００〜１０００オングストローム、望
ましくは７００〜９００オングストロームに成長させた
後、ＰＲおよびドライエッチ法により選択的に窒化膜３
３、酸化膜３２及び初期層をエッチングして初期溝３４
が複数個（１個のみ図示）形成されたｎ- 型エピタキシ
ャル層２４ａを形成する。尚、ＰＲでのパターンの目合
わせはオリエテーションフラットに水平及び垂直に行わ
れる。初期溝３４は側壁面の結晶面が｛１００｝面に対
し０〜３０度の範囲内になるようにエッチングし、深さ
を例えば、１．３μｍねらいでエッチングして形成され
る。尚、初期溝３４の深さは１．３μｍねらい以外でも
よい。酸化膜３２は後工程でのＬＯＣＯＳ酸化時の窒化
膜３３による応力の緩衝膜として形成され、膜厚が厚い
ほうが応力が緩和されると同時に溝肩部２３ａの曲率半
径Ｒも大きくなるので、従来の第１及び第２の典型的な
例より厚くし、曲率半径Ｒが適正値となるように上記の
範囲の膜厚としている。また、窒化膜３３は後工程での
ＬＯＣＯＳ酸化時のマスクとして形成され、膜厚が薄い
ほうが窒化膜３３自身による応力を低減すると同時に溝
肩部２３ａの曲率半径Ｒも大きくなるが、逆に膜厚が薄
いことによる窒化膜３３の損傷や窒化膜３３を酸素が通
り抜ける等の工程上の不具合が発生するので、従来の第
１の典型的な例より薄く第２の典型的な例より厚くし、
工程上の不具合が発生せず曲率半径Ｒが適正値となるよ
うに上記の範囲の膜厚としている。
【００１０】次に、第２工程はこの工程の完了後の断面
図を図２（ｂ）に示すように、窒化膜３３をマスクとし
て初期溝３４の内面を酸化温度１１００〜１２００℃、
望ましくは１１２０〜１１６０℃で熱酸化して膜厚０．
６〜０．８μｍのＬＯＣＯＳ酸化膜３５を形成すると、
初期溝３４がＵ字型溝２３に形状変形される。ＬＯＣＯ
Ｓ酸化膜３５の形成温度は従来の第１の典型的な例より
高くすることにより酸化膜３５の粘性を高くして応力を
低減するようにしている。溝肩部２３ａの曲率半径Ｒは
従来の第１の典型的な例より大きく第２の典型的な例よ
り小さい適正値０．２〜０．７μｍとなる。Ｕ字型溝２
３の側壁面は結晶面が｛１００｝面に対して０〜３０度
の範囲内で形成される。その後、窒化膜３３及び酸化膜
３２をウェットエッチ法により全面除去し、熱酸化法に
よりイオン注入のためのシリコン酸化膜３７を形成して
後、ＬＯＣＯＳ酸化膜３５をマスクにしてボロンをイオ
ン注入及び熱拡散してＵ字型溝２３の深さより浅いＰ型
ベース領域３６を形成する。また、ベース領域３６にＬ
ＯＣＯＳ酸化膜３５及びＰＲでのフォトレジスト膜でマ
スクして砒素をイオン注入しフォトレジスト膜除去後に
熱拡散してｎ+ 型ソース領域２７を形成する。この結
果、図２（ａ）のエピタキシャル層２４ａは、表面に溝
２３が形成されエピタキシャル層の初期層であるｎ- 型
ドレイン領域２５と、ベース領域２６と、ソース領域２
７とを含むエピタキシャル層２４となる。
図を図２（ｂ）に示すように、窒化膜３３をマスクとし
て初期溝３４の内面を酸化温度１１００〜１２００℃、
望ましくは１１２０〜１１６０℃で熱酸化して膜厚０．
６〜０．８μｍのＬＯＣＯＳ酸化膜３５を形成すると、
初期溝３４がＵ字型溝２３に形状変形される。ＬＯＣＯ
Ｓ酸化膜３５の形成温度は従来の第１の典型的な例より
高くすることにより酸化膜３５の粘性を高くして応力を
低減するようにしている。溝肩部２３ａの曲率半径Ｒは
従来の第１の典型的な例より大きく第２の典型的な例よ
り小さい適正値０．２〜０．７μｍとなる。Ｕ字型溝２
３の側壁面は結晶面が｛１００｝面に対して０〜３０度
の範囲内で形成される。その後、窒化膜３３及び酸化膜
３２をウェットエッチ法により全面除去し、熱酸化法に
よりイオン注入のためのシリコン酸化膜３７を形成して
後、ＬＯＣＯＳ酸化膜３５をマスクにしてボロンをイオ
ン注入及び熱拡散してＵ字型溝２３の深さより浅いＰ型
ベース領域３６を形成する。また、ベース領域３６にＬ
ＯＣＯＳ酸化膜３５及びＰＲでのフォトレジスト膜でマ
スクして砒素をイオン注入しフォトレジスト膜除去後に
熱拡散してｎ+ 型ソース領域２７を形成する。この結
果、図２（ａ）のエピタキシャル層２４ａは、表面に溝
２３が形成されエピタキシャル層の初期層であるｎ- 型
ドレイン領域２５と、ベース領域２６と、ソース領域２
７とを含むエピタキシャル層２４となる。
【００１１】次に、第３工程はこの工程の完了後の断面
図を図２（ｃ）に示すように、ウェットエッチ法により
ＬＯＣＯＳ酸化膜３５及び酸化膜３７を除去することに
よりベース領域２６、ソース領域２７及び溝２３の内面
を露出させて後、この溝２３の内面及びベース領域２６
及びソース領域２７上に熱酸化法によりゲート酸化膜２
８を形成し、以上の工程を経たエピタキシャル層２４の
表面をＣＶＤ法によりポリシリコン膜３６で被覆する。
図を図２（ｃ）に示すように、ウェットエッチ法により
ＬＯＣＯＳ酸化膜３５及び酸化膜３７を除去することに
よりベース領域２６、ソース領域２７及び溝２３の内面
を露出させて後、この溝２３の内面及びベース領域２６
及びソース領域２７上に熱酸化法によりゲート酸化膜２
８を形成し、以上の工程を経たエピタキシャル層２４の
表面をＣＶＤ法によりポリシリコン膜３６で被覆する。
【００１２】続いて、第４工程はこの工程の完了後の断
面図を図１に示すように、ＰＲ及びドライエッチ法によ
りソース領域２７表面の一部及び溝２３のポリシリコン
膜３６を残してゲート電極２９を形成した後、以上の工
程を経たエピタキシャル層２４の表面をＣＶＤ法により
層間絶縁膜３０で被覆する。その後ソース領域２７表面
の一部及びベース領域２６表面が露出するように層間絶
縁膜１０及びゲート酸化膜８にコンタクト窓を形成した
後、以上の工程を経たエピタキシャル層２４の表面をス
パッタ法によりアルミニウム膜で被覆し、このアルミニ
ウム膜をＰＲ及びドライエッチ法により選択的に除去し
て、ベース領域２６及びソース領域２７とオーミック接
触により電気的に接続するソース電極３１を形成する。
面図を図１に示すように、ＰＲ及びドライエッチ法によ
りソース領域２７表面の一部及び溝２３のポリシリコン
膜３６を残してゲート電極２９を形成した後、以上の工
程を経たエピタキシャル層２４の表面をＣＶＤ法により
層間絶縁膜３０で被覆する。その後ソース領域２７表面
の一部及びベース領域２６表面が露出するように層間絶
縁膜１０及びゲート酸化膜８にコンタクト窓を形成した
後、以上の工程を経たエピタキシャル層２４の表面をス
パッタ法によりアルミニウム膜で被覆し、このアルミニ
ウム膜をＰＲ及びドライエッチ法により選択的に除去し
て、ベース領域２６及びソース領域２７とオーミック接
触により電気的に接続するソース電極３１を形成する。
【００１３】この製造方法によれば、シリコン酸化膜３
２の膜厚を４００〜６００オングストローム、望ましく
は４５０〜５５０オングストローム、窒化膜３３の膜厚
を６００〜１０００オングストローム、望ましくは７０
０〜９００オングストローム、ＬＯＣＯＳ酸化膜３５の
形成温度を１１００〜１２００℃、望ましくは１１２０
〜１１６０℃とすることにより、窒化膜３３の膜厚が薄
いことによる窒化膜３３の損傷や窒化膜３３を酸素が通
り抜ける等の工程上の不具合を発生させないで応力が低
減された状態で曲率半径Ｒが従来の第１の典型的な例よ
り大きく第２の典型的な例より小さい適正値の溝肩部２
３ａが形成でき、格子欠陥による転位の発生を原因とす
る逆耐圧リークや溝肩部２３ａでの電界集中によるゲー
ト酸化膜２８の破壊を原因とするゲートショート、更に
窒化膜３３の膜厚が薄いことによる工程上の不具合から
のエピタキシャル層２４表面の形状異常を原因とするリ
ーク及びショート等の電気的特性不良率はこの条件範囲
を底とし、この範囲から外れていくと増加していく。ま
た必要以上に溝肩部２３ａの曲率半径Ｒを大きくしてい
ないためエピタキシャル層２４の表面方向に形成される
チャネル長が長くなることによるオン抵抗の増加を抑え
たＭＯＳＦＥＴを製造できる。また、溝２３の側壁面の
結晶面が｛１００｝面に対して０〜３０度の範囲内であ
り、従来の｛１１０｝面より移動度が大きくオン抵抗を
小さくできる。上記実施の形態において、半導体本体を
半導体基板とエピタキシャル層からなるもので説明した
が、エピタキシャル層を含まないものであってもよい。
この場合、溝の形成された半導体基板にドレイン領域、
ベース領域及びソース領域が含まれる。また、半導体基
板は高濃度一導電型で説明したが、高濃度他導電型であ
ってもよい。この場合は、伝導度変調型ＭＯＳＦＥＴに
利用できる。また、一導電型としてｎ型，他導電型とし
てｐ型で説明したが、一導電型としてｐ型，他導電型と
してｎ型であってもよい。
２の膜厚を４００〜６００オングストローム、望ましく
は４５０〜５５０オングストローム、窒化膜３３の膜厚
を６００〜１０００オングストローム、望ましくは７０
０〜９００オングストローム、ＬＯＣＯＳ酸化膜３５の
形成温度を１１００〜１２００℃、望ましくは１１２０
〜１１６０℃とすることにより、窒化膜３３の膜厚が薄
いことによる窒化膜３３の損傷や窒化膜３３を酸素が通
り抜ける等の工程上の不具合を発生させないで応力が低
減された状態で曲率半径Ｒが従来の第１の典型的な例よ
り大きく第２の典型的な例より小さい適正値の溝肩部２
３ａが形成でき、格子欠陥による転位の発生を原因とす
る逆耐圧リークや溝肩部２３ａでの電界集中によるゲー
ト酸化膜２８の破壊を原因とするゲートショート、更に
窒化膜３３の膜厚が薄いことによる工程上の不具合から
のエピタキシャル層２４表面の形状異常を原因とするリ
ーク及びショート等の電気的特性不良率はこの条件範囲
を底とし、この範囲から外れていくと増加していく。ま
た必要以上に溝肩部２３ａの曲率半径Ｒを大きくしてい
ないためエピタキシャル層２４の表面方向に形成される
チャネル長が長くなることによるオン抵抗の増加を抑え
たＭＯＳＦＥＴを製造できる。また、溝２３の側壁面の
結晶面が｛１００｝面に対して０〜３０度の範囲内であ
り、従来の｛１１０｝面より移動度が大きくオン抵抗を
小さくできる。上記実施の形態において、半導体本体を
半導体基板とエピタキシャル層からなるもので説明した
が、エピタキシャル層を含まないものであってもよい。
この場合、溝の形成された半導体基板にドレイン領域、
ベース領域及びソース領域が含まれる。また、半導体基
板は高濃度一導電型で説明したが、高濃度他導電型であ
ってもよい。この場合は、伝導度変調型ＭＯＳＦＥＴに
利用できる。また、一導電型としてｎ型，他導電型とし
てｐ型で説明したが、一導電型としてｐ型，他導電型と
してｎ型であってもよい。
【０００９】
【発明の効果】本発明によれば、溝肩部の曲率半径が適
正値となるように窒化膜の緩衝膜としてのシリコン酸化
膜の膜厚、窒化膜の膜厚、ＬＯＣＯＳ酸化膜の形成温度
を上述の所定値に設定することにより、電気的特性不良
の発生が少ないＭＯＳＦＥＴを製造することができる。
従来の第１及び第２の典型的な例に対して本発明による
実施例では特性不良率が１／５以下となる。また、Ｕ字
型溝の側壁面の結晶面を略｛１００｝面とすることによ
り移動度が大きくなりオン抵抗を小さくできる。
正値となるように窒化膜の緩衝膜としてのシリコン酸化
膜の膜厚、窒化膜の膜厚、ＬＯＣＯＳ酸化膜の形成温度
を上述の所定値に設定することにより、電気的特性不良
の発生が少ないＭＯＳＦＥＴを製造することができる。
従来の第１及び第２の典型的な例に対して本発明による
実施例では特性不良率が１／５以下となる。また、Ｕ字
型溝の側壁面の結晶面を略｛１００｝面とすることによ
り移動度が大きくなりオン抵抗を小さくできる。
【図１】 本発明の１実施例であるＭＯＳＦＥＴの主要
部断面図。
部断面図。
【図２】 図１に示すＭＯＳＦＥＴの製造工程を示す主
要部断面図。
要部断面図。
【図３】 図１のＭＯＳＦＥＴの溝肩部の形状を示す断
面図。
面図。
【図４】 従来のＭＯＳＦＥＴの主要部断面図。
【図５】 図４に示すＭＯＳＦＥＴの製造工程を示す主
要部断面図。
要部断面図。
２１ 半導体本体 ２２ 半導体基板 ２３ Ｕ字型溝 ２４ エピタキシャル層 ２５ ドレイン領域 ２６ ベース領域 ２７ ソース領域 ２８ ゲート酸化膜 ２９ ゲート電極 ３０ 層間絶縁膜 ３１ ソース電極 ３２ シリコン酸化膜 ３３ 窒化膜 ３４ 初期溝 ３５ ＬＯＣＯＳ酸化膜 ３６ ポリシリコン膜
Claims (10)
- 【請求項１】表面にＵ字型溝を形成した半導体本体と、
前記Ｕ字型溝の内面及び溝肩部に設けたゲート酸化膜
と、前記ゲート酸化膜上に形成したゲート電極とを具備
した絶縁ゲート型半導体装置において、 、前記Ｕ字型溝の肩部の曲率半径が０．２〜０．７μｍ
であることを特徴とする絶縁ゲート型半導体装置。 - 【請求項２】前記半導体本体が半導体基板とその上に形
成したエピタキシャル層とを有し、前記エピタキシャル
層が一導電型ドレイン領域、他導電型ベース領域及び一
導電型ソース領域を含み、前記Ｕ字型溝が前記ソース領
域から前記ベース領域を貫通し前記ドレイン領域まで達
する請求項１記載の絶縁ゲート型半導体装置。 - 【請求項３】前記Ｕ字型溝の側壁面の結晶面が｛１０
０｝面に対し０〜３０度の範囲内である請求項２記載の
絶縁ゲート型半導体装置。 - 【請求項４】前記半導体基板が高濃度一導電型である請
求項２記載の絶縁ゲート型半導体装置。 - 【請求項５】前記半導体基板が高濃度他導電型である請
求項２記載の絶縁ゲート型半導体装置。 - 【請求項６】半導体本体上に所定膜厚のシリコン酸化膜
とシリコン窒化膜を順次形成し、その後、その半導体本
体にエッチングにより初期溝を形成する工程と、 前記窒化膜をマスクに前記初期溝の内面に所定温度の熱
酸化によりＬＯＣＯＳ酸化膜を形成し、前記初期溝がＵ
字型溝に形状変形される工程と、 前記ＬＯＣＯＳ酸化膜を除去し、前記Ｕ字型溝の内面及
び肩部にゲート酸化膜及びポリシリコンのゲート電極を
順次形成する工程とを含む絶縁ゲート型半導体装置の製
造方法であって、 前記シリコン酸化膜の所定膜厚が４００〜６００オング
ストローム、前記シリコン窒化膜の所定膜厚が６００〜
１０００オングストローム、前記所定温度が１１００〜
１２００℃である絶縁ゲート型半導体装置の製造方法。 - 【請求項７】前記半導体本体が半導体基板とその上に形
成したエピタキシャル層とを有し、前記エピタキシャル
層がその初期層を一導電型ドレイン領域とし、前記ＬＯ
ＣＯＳ酸化膜をマスクに前記初期層に前記Ｕ字型溝より
浅く他導電型ベース領域を形成し、前記ＬＯＣＯＳ酸化
膜及びフォトレジスト膜をマスクに前記ベース領域に高
濃度一導電型ソース領域を形成して構成される請求項６
記載の絶縁ゲート型半導体装置の製造方法。 - 【請求項８】前記半導体基板の結晶面が（１００）面、
そのオリエンテーションフラットの結晶面が｛１００｝
面及び前記初期溝の側壁面の結晶面が｛１００｝面に対
し０〜３０度の範囲内である請求項７記載の絶縁ゲート
型半導体装置の製造方法。 - 【請求項９】前記半導体基板が高濃度一導電型である請
求項７記載の絶縁ゲート型半導体装置の製造方法。 - 【請求項１０】前記半導体基板が高濃度他導電型である
請求項７記載の絶縁ゲート型半導体装置の製造方法。
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