KR100360785B1 - 절연 게이트형 반도체 장치의 제조 방법 - Google Patents

절연 게이트형 반도체 장치의 제조 방법 Download PDF

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Abstract

기판 표면의 결정면(crystal plane)이 (100)면이고 배향면의 결정면이 {100}면인 n+형 반도체 기판상에 에피택셜층의 초기층을 형성한 후, 그 초기층의 표면상에 막 두께가 400 내지 600Å인 실리콘 산화막을 열산화법에 의해 형성하고, 또 실리콘 산화막상에 CVD 공정에 의해 산화막의 성장을 저지하기 위한 마스크가 되는 막 두께 600 내지 1000Å인 실리콘 질화막을 성장시킨 후, 선택적으로 건조 에칭하여 초기홈이 형성된 n-형 에피택셜층을 형성한다. 다음으로, 질화막을 마스크로서 이용하여 산화 온도 1100 내지 1200℃에서 홈의 내부면을 열산화하고, 막 두께가 0.6 내지 0.8인 LOCOS 산화막을 형성하면, 초기홈이 U자형 홈이 된다. 홈의 측벽면의 결정면은 {100}면에 대해 0 내지 30도의 각도를 갖는다.

Description

절연 게이트형 반도체 장치의 제조 방법{INSULATED-GATE TYPE SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 절연 게이트형 반도체 장치 및 그 제조 방법에 관한 것이다.
도 1은 U자형 홈을 가지고 있는 종래 MOSFET을 도시하고 있다. 도 1에서, 참조 부호 1은 n+형 반도체 기판(2), 및 반도체 기판(2) 상에 제공되어 복수의 U자형 홈(3; 그들 중 하나만 도시됨)이 그 표면에 형성되는 에피텍셜층(epitaxial layer; 4)을 포함하는 반도체 본체(body)를 나타낸다. 에피택셜층(4)은 에피택셜층(4)의 초기층인 n-형 드레인 영역(5), 드레인 영역(5)상에 제공되는 p형 베이스 영역(6), 및 베이스 영역(6)의 표면에 제공되는 n+형 소스 영역(7)을 포함한다. 홈(3)은 소스 영역(7)의 표면으로부터 베이스 영역(6)을 관통하여 드레인 영역(5)에 이르도록 형성되고, 홈(3)의 측벽면의 결정면(crystal plane)은 약 {100}면(plane)이 되도록 형성된다. 게이트 산화막(8)은 홈(3)의 내면 및 홈 숄더(shoulder; 3a)의 상에 제공되고, 폴리실리콘 게이트 전극(9)은 게이트 산화막(8)상에 제공된다. 층간 절연막(10)은 에피택셜층(4)상에서 게이트 전극을 피복하도록 제공되고, 소스 전극(11)은 층간 절연막(10) 상에 제공되어 소스 영역(7)과 베이스 영역(6)의 표면을 저항 접촉을 통해 전기적으로 접속한다. 도시되지는 않았지만, 게이트 배선이 층간 절연막을 통해 소스 전극(11)상에 제공되어 게이트 전극과 전기적으로 접속한다.
다음으로, 이러한 MOSFET 제조 방법이 설명된다. 도 2a 내지 2c는 제조 방법을 단계별로 도시한 단면도이다.
우선, 도 2a에 도시한 것과 같이, 기판 표면의 결정면이 (100)면이고 배향면(orientation flat)이 (01'1'; 1'는 1-바임)면인 n+형 반도체 기판(2)상에 에피택셜층의 초기층을 형성한 후, 초기층의 표면상에 열산화법에 의해 실리콘 산화막(12)을 형성하고, CVD 공정에 의해 산화막의 성장을 저지하기 위한 마스크로서 역할하는 실리콘 질화막(13)을 실리콘 산화막(12)상에 성장시킨 후, PR 및 건조 에칭 공정에 의해 질화막(13), 산화막(12), 및 초기층이 선택적으로 에칭되어, 복수의 초기홈(14; 그들 중 하나만 도시됨)이 형성된 n-형 에피텍셜 층(4a)을 형성한다. 초기홈(14)이 에칭되어 결과적으로 측벽면의 결정면은 거의 {100}이 된다. PR 동안, 패턴 정렬의 조정은 배향면에 대해 수평 및 수직으로 수행된다.
다음으로, 도 2b에 도시한 것과 같이, 초기홈(14)은 질화막(13)을 마스크로하여 열산화되고, 이러한 산화를 통해, LOCOS 산화막(15)이 형성되고, 초기홈(14)이 U자형 홈(3)으로 변형된다. 그리고 나서, 습식 에칭 공정(wet etching)에 의해 질화막(13)을 전체 표면으로부터 제거하고, LOCOS 산화막(15)을 마스크로하여 이온 주입법에 의해 붕소를 주입하고 열확산하여 p형 베이스 영역(6)을 형성한다. 또한, LOCOS 산화막(15) 및 PR에 의한 포토레지스트막을 이용하여 이온 주입법에 의해 베이스 영역(6)에 비소를 주입하고, 포토레지스트막을 제거한 후 열확산하여, n+형 소스 영역(7)을 형성한다. 그 결과, 도 2a에 도시된 에피택셜층(4a)은 홈(3)이 형성된 에피택셜층의 초기층인 n-형 드레인 영역(5), 베이스 영역(6), 및 소스 영역(7)을 포함하는 에피택셜층(4)이 된다.
다음으로, 도 2c에 도시된 것과 같이, LOCOS 산화막(15) 및 산화막(12)을 습식 에칭 공정에 의해 제거하여, 베이스 영역(6), 소스 영역(7), 및 홈(3)의 내부면을 노출시킨 후, 홈(3)의 내부면, 베이스 영역(6), 및 소스 영역(7)상에 게이트 산화막(8)을 형성하고, 상기 기술한 단계로 처리된 에피택셜층(4)의 표면을 CVD 공정에 의해 폴리실리콘 막(16)으로 피복한다.
도 1은 상기 기술한 단계 이후의 단면도이다. 순차적으로, 제4 단계에서, PR(Photolithography) 및 건조 에칭 공정으로 폴리실리콘막(16)을 패터닝하여 소스 영역(7)의 일부 및 홈(3)의 막(16) 일부를 남김으로써 게이트 전극(9)을 형성한 후, 에피택셜층(4)의 표면을 CVD 공정에 의해 층간 절연막(10)으로 피복한다. 그리고나서, 접촉 홀이 소스 영역(7)의 표면 일부와 베이스 영역(6)의 표면이 노출되도록 층간 절연막(10) 및 게이트 산화막(8)에 형성된다. 그런후, 상기 기술한 공정으로 처리된 에피택셜층(4)의 표면을 스퍼터링 공정에 의해 알루미늄막으로 피복하고, 알루미늄막을 PR 및 건조 에칭 공정에 의해 선택적으로 제거하여, 베이스 영역(6) 및 소스 영역(7)을 저항 접촉에 의해 전기적으로 접속하는 소스 전극(11)을 형성한다.
한편으로, 상기 기술한 제조 방법에 있어서, U자형 홈을 결정하는 전형적인제1 조건으로서, 제1 단계에서 실리콘 산화막(12)의 막 두께=100Å, 실리콘 질화막(13)의 막 두께=1500Å, 및 홈(14)의 깊이=1.5㎛가 선택되고, 제2 단계에서 LOCOS 산화막(15)의 형성 온도=1000℃로 선택되면, 도 1에 도시된 홈 숄더(3a)는 각도를 가지게 형성되지만 곡률 반경 R이 0.1㎛ 이하 정도로 작아질지라도, LOCOS 산화막(15)이 형성될 때 래티스(lattice)의 결함으로 인해 홈 숄더(3a)내에 변위(dislocation)가 발생하고, 드레인 영역(5)과 베이스 영역(6)간의 역내압(reverse tolerance voltage)하에서 누설 전류가 생성되기 쉽다. 또한, 게이트 산화막(8)은 홈 숄더(3a)에서 게이트 인가 전압의 전계 집중으로 인해 파괴되기 쉽게 되어 게이트 단락이 생성되기 쉽다.
또한, 전형적인 제2 조건으로서, 제1 단계에서 실리콘 산화막(12)의 막 두께=100Å, 실리콘 질화막(13)의 막 두께=500Å, 및 홈(14)의 깊이=1.5㎛가 선택되고, 제2 단계에서 LOCOS 산화막(15)의 형성 온도=1100℃로 선택되면, 도 1에 도시된 홈 숄더(3a)의 곡률 반경 R이 약 1㎛의 크기로 되고, 곡률 반경 R이 작음으로 인한 내압하의 누설 전류 또는 게이트 단락이 생기는 것이 쉽지는 않지만, 실리콘 질화막(13)의 두께가 얇음으로 인해 실리콘 질화막(13)의 손상이나 실리콘 질화막(13)을 산소가 통과하는 등의 공정상의 폐해로 인해 홈(3) 형태의 이상이 생성되고, 이들 이유 때문에, 누설 불량 및 단락이 생기기 쉽다. 숄더(3a)의 곡률 반경 R이 너무 크면, 반도체 본체의 표면 방향으로 형성된 채널 길이가 크게 되고, 이것은 온 저항에 불리하게 된다.
본 발명의 목적은 U자형 홈의 모양을 결정하는 조건 및 홈의 측면의 결정면을 최적화함으로써 온 저항이 낮아지고, 제조 공정 및 제조품에 있어서 누설 불량 및 단락이 생기는 것이 낮은 수준까지 억제되는 전계 효과 트랜지스터 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 절연 게이트형 반도체 장치는 표면상에 U자형 홈으로 형성되는 반도체 본체; U자형 홈의 내부면과 숄더상에 형성되는 게이트 산화막; 및 상기 게이트 산화막상에 형성된 게이트 전극을 포함한다. 절연 게이트형 반도체 장치에서, U자형 홈은 곡률 반경이 0.2 내지 0.7㎛를 가지고 있는 숄더를 구비하고 있다.
이 경우에, 예를 들면 반도체 본체는, 반도체 기판; 및 반도체 기판상에 형성된 에피택셜층을 포함하고, 에피택셜층은, 일도전형의 드레인 영역; 타도전형의 베이스 영역; 및 일도전형의 소스 영역을 포함하고, U자형 홈은 소스 영역으로부터 베이스 영역을 관통하여 드레인 영역에 도달한다.
또한, U자형 홈의 측벽면의 결정면이 {100}면에 대해 0 내지 30도의 각도를 가지는 것이 바람직하다.
본 발명에 따른 반도체 장치의 제조 방법은, 소정 막 두께의 실리콘 산화막 및 소정 막 두께의 실리콘 질화막을 반도체 본체상에 순차적으로 형성하는 단계; 반도체 본체상에 에칭에 의해 초기홈을 형성하는 단계; 질화막을 마스크로서 이용하고 열산화법에 의해 소정 온도에서 초기홈의 내부면상에 LOCOS 산화막을 형성함으로써, 초기홈을 U자형 홈으로 변형 형성하는 단계; 및 LOCOS 산화막을 제거하고 U자형 홈의 내부면 및 숄더상에 게이트 산화막 및 폴리실리콘 게이트 전극을 순차적으로 형성하는 단계를 포함한다. 실리콘 산화막의 소정 막 두께는 400 내지 600Å의 범위이고, 실리콘 질화막의 소정 막 두께는 600 내지 1000Å의 범위이며, 소정 온도는 1100 내지 1200℃의 범위이다.
이러한 경우에, 예를 들면 반도체 본체는 반도체 기판 및 그 위에 형성된 에피택셜층을 포함하고, 에피택셜층의 초기층은 일도전형의 드레인 영역으로 결정되며, U자형 홈보다 얕은 타도전형의 베이스 영역이 LOCOS 산화막을 마스크로서 이용하여 초기층상에 형성되고, 고농도의 일도전형의 소스 영역은 LOCOS 산화막 및 포토레지스트막을 이용하여 베이스 영역상에 형성된다.
반도체 기판의 결정면은 (100)면이고, 반도체 기판의 배향면의 결정면은 {100}면이며, 초기홈의 측벽면의 결정면은 {100}면에 대해 0 내지 30도의 각도를 가지는 것이 바람직하다.
본 발명에 따르면, 실리콘 산화막의 막 두께를 질화막의 완충막으로서 설정함으로써 질화막의 막 두께 및 LOCOS 산화막의 형성 온도가 상기 기술한 소정 값으로 설정되어 곡률 반경이 최적값이 되도록 함으로써, 더 적은 전기적 불량이 생성되는 MOSFET을 제공할 수 있다. 종래의 제1 및 제2 전형적인 예와 비교하면, 전기적 특성 불량률이 1/5 이하이다. 또한, U자형 홈의 측벽면의 결정면이 약 {100}면이므로 이동 각도가 크게 되어 온 저항이 감소될 수 있다.
도 1은 종래 MOSFET의 주요부의 단면도.
도 2a 내지 2c는 도 1에 도시된 제조 공정의 주요부의 단면도.
도 3은 본 발명의 실시예에 따른 MOSFET의 주요부의 단면도.
도 4a 내지 4c는 도 3에 도시된 MOSFET의 제조 공정의 주요부에 대한 단면도.
도 5은 도 3에 도시된 MOSFET의 홈 숄더(shoulder)의 모양을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
21 : 반도체 본체
22 : 반도체 기판
23 : U자형 홈
24 : 에피택셜층
25 : 드레인 영역
26 : 베이스 영역
27 : 소스 영역
28 : 게이트 산화막
29 : 게이트 전극
30 : 층간 절연막
31 : 소스 전극
32 : 실리콘 산화막
33 : 질화막
34 : 초기홈
35 : LOCOS 산화막
36 : 폴리실리콘 막
본 발명의 양호한 실시예를 첨부된 도면을 참고로 이하에 설명된다. 도 3은 본 발명의 실시예인 MOSFET를 도시하는 단면도이고, 도 4a 내지 4c는 제조 방법을 단계순으로 도시한 단면도이다.
도면에서, 참조 부호 21은 기판의 표면상의 결정면이 (100)면인 일도전형의 n+형 반도체 기판(22), 및 반도체 기판(22)상에 제공되어 복수의 U자형 홈(그들 중 하나만 도시됨)이 그 표면에 형성되는 에피택셜층(24)을 포함하는 반도체 본체를 나타낸다. 에피택셜층(24)은 n-형 드레인 영역(25), 드레인 영역(25)상에 제공되는 p형 베이스 영역(26), 및 베이스 영역(26)의 표면층상에 형성된 n+형 소스 영역(27)을 포함한다. 홈(23)은 소스 영역(27)의 표면으로부터 베이스 영역(26)을 관통하여 드레인 영역(25)에 이르도록 형성되고, 홈(23)의 측면의 결정면은 {100}면에 대해 0 내지 30도의 각도를 갖도록 형성된다. 도 5에 도시된 것과 같이, 홈 숄더(23a)는 완만한 R자형이고, 그 곡률 반경은 0.2 내지 0.7㎛이다. 게이트 산화막(28)은 홈(23)의 내부 표면 및 홈 숄더(23a)상에 형성되고, 폴리실리콘 게이트 전극(29)은 게이트 산화막(28)상에 제공된다. 층간 절연막(30)은 에피택셜층(24)상에서 제공되어, 게이트 전극(29)을 피복한다. 소스 전극(31)이 층간 절연막(30)상에 제공되어, 소스 영역(27) 및 베이스 영역(26)의 표면을 저항 접촉을 통해 전기적으로 접속한다. 도시되지는 않았지만, 게이트 배선은 층간 절연막을 통해 소스 전극(31)상에 제공되어, 게이트 전극(29)과 전기적으로 접속된다.
상기 구조에 따르면, 곡률 반경 R이 최적값인 홈 숄더(23a)가 형성되므로, 래티스 결함으로 인한 홈 숄더(23a)에서의 변위가 더 적게 생성되고, 드레인 영역(25)과 베이스 영역(26)간의 역내압하에서 전류 누설의 생성이 적게 된다. 또한, 홈 숄더(23a)에서 게이트 전압의 게이트 산화막(28)으로의 전계 집중이 감소되어, 게이트 산화막(28)이 파괴되기 어려워져, 게이트 단락이 감소된다. 또한, 제조 공정동안, 얇은 실리콘 질화막으로 인한 실리콘 질화막의 손상이 감소되고, 산소가 실리콘 질화막을 통과하는 등의 폐해로 인한 홈(23)의 이상 형태의 생성도 감소된다. 더구나, 숄더(23a)의 곡률 반경 R이 너무 크게 되고, 반도체 본체의 표면 방향으로 형성된 채널의 길이가 길게 되고, 온 저항이 높게 되는 상황을 피할 수 있다. 또한, 홈(23)의 측벽면의 결정면이 {100}면에 대해 0 내지 30도의 각도로 경사져, 이동도(mobility)가 {100}면보다 더 크고 온 저항이 감소될 수 있다.
다음으로, 제조 방법을 도 4a 내지 4c를 참조하여 설명한다.
우선, 도 4a에 도시한 것과 같이, 기판면의 결정면이 (100)면이고, 배향면의 결정면이 {100}면인 n+형 반도체 기판(22)상에 에피택셜층의 초기층을 형성한 후, 초기층의 표면 상에 열산화법에 의해 막의 두께가 400 내지 600Å, 더 바람직하게는 450 내지 550Å의 범위인 실리콘 산화막(32)을 형성한다. 막의 두께가 600 내지 1000Å, 더 바람직하게는 700 내지 900Å의 범위인 실리콘 질화막(33)이 실리콘 산화막(32)상에 형성된 후, PR 및 건조 에칭 공정에 의해 질화막(33), 산화막(32), 및 초기층이 선택적으로 처리되어, 복수의 초기 홈(34; 그들 중 하나만 도시됨)이 형성되는 n-형 에피택셜층(24a)을 형성한다. PR동안, 패턴의 정렬 조정은 배향면에 대해 수평 및 수직으로 수행된다. 초기홈(34)은 그 측벽면의 결정면이 {100}면에 대해 0 내지 30도의 각도로 경사지고, 그것의 깊이가 1.3㎛가 되도록 에칭된다. 초기홈의 깊이는 1.3㎛ 이외의 것도 가능하다. 산화막(32)은 LOCOS가 후속 공정동안 산화될 때 질화막(33)에 의해 발생되는 응력의 완충막으로서 형성된다. 막의 두께가 증가할 수록, 응력의 완충 효과가 증가되고, 홈 숄더(23a)의 곡률 반경 R이 증가된다. 그러므로, 산화막(32)은 종래의 제1 및 제2 통상예의 것들보다 더 두껍게 형성되고, 상기 기술한 두께는 곡률 반경 R이 최적값이 되도록 채택된다. 질화막(33)은 LOCOS가 후속 공정동안 산화될 때 마스크로서 이용된다. 막의 두께가 감소될수록, 질화막(33) 자체의 응력은 감소되고, 홈 숄더(23a)의 곡률 반경 R은 증가된다. 그러나, 질화막이 그 두꺼운 두께로 인해 손상되고, 산소가 질화막(33)을 통과하는 등의 공정상 폐해가 발생될 수 있다. 그러므로, 곡률 반경이 공정시 폐해를 생성하지 않는 최적값이 되도록, 질화막의 두께는 종래의 전형적인 제1 예보다 작고, 종래의 전형적인 제2 예보다 큰 상기 기술한 범위내에서 설정된다.
다음으로, 도 4b에 도시된 것과 같이, 초기홈(34)의 내부면은 1100 내지 1200℃, 더 바람직하게는 1120 내지 1160℃의 산화 온도에서 질화막(33)을 마스크로서 이용하여 열 산화되어, 두께 0.6 내지 0.8㎛의 두께를 가지는 LOCOS 산화막(35)를 생성하고, 이러한 산화를 통해, 초기홈(34)이 U자형 홈(23)으로 변형된다. LOCOS 산화막(35)의 형성 온도는 종래 제1 전형적인 예의 것보다 높게 설정되어 산화막(35)의 점성이 높게 되므로 응력이 감소된다. 홈 숄더(23a)의 곡률 반경 R의 최적값은 0.2 내지 0.7㎛인데, 이는 종래 제1 전형적인 예보다 크고 제2 전형적인 예보다 작은 값이다. U자형 홈(23)의 측벽면의 결정면은 {100}면에 대해 0 내지 30도의 각도로 경사져 있다. 그런후, 습식 에칭 공정에 의해 질화막(33) 및 산화막(32)을 전체 표면으로부터 제거하고, 이온 주입을 위한 실리콘 산화막(37)을 열 산화법에 의해 형성한 후, LOCOS 산화막(35)을 마스크로하여 이온 주입법에 의해 붕소를 주입하고 열확산함으로써 U자형 홈(23)보다 얇은 p형 베이스 영역(26)을 형성한다. 또한, LOCOS 산화막(35) 및 PR에 의한 포토레지스트막을 이용하여, 이온 주입법에 의해 베이스 영역(26)에 비소를 주입하고, 포토레지스트막을 제거한 후 열확산하여, n+형 소스 영역(27)을 형성한다. 그 결과, 도 4에 도시된 에피택셜층(24a)은 홈(23)이 형성된 에피택셜층의 초기층인 n-형 드레인 영역(25), 베이스 영역(26), 및 소스 영역(27)를 포함하는 에피택셜층(24)이 된다.
다음으로, 도 4c에 도시한 것과 같이, LOCOS 산화막(35) 및 산화막(37)을 습식 에칭 공정에 의해 제거하여 베이스 영역(26), 소스 영역(27), 및 홈(23)의 내부면이 노출된다. 그리고나서 열산화법에 의해 홈(23)의 내부면, 베이스 영역(26), 및 소스 영역(27)상에 게이트 산화막(28)을 형성하고, 상기 기술한 단계로 처리된 에피택셜층(24)의 표면을 CVD 공정에 의해 폴리실리콘 막으로 피복한다.
계속해서, 도 3에 도시한 것과 같이, PR 및 건조 에칭 공정에 의해 소스 영역(27)의 표면 일부 및 홈(23)의 폴리실리콘 막(36)을 제외하고 게이트 전극(29)이 형성되고, 그리고나서 접촉막이 층간 절연막(10) 및 게이트 산화막(8)상에 형성되어, 상기 기술한 단계로 처리된 에피택셜층(27)의 표면 일부 및 베이스 영역(26)의 표면이 노출된다. 그런 후, 상기 기술한 단계로 처리된 에피택셜층(24)의 표면을 스퍼터링 공정에 의해 알루미늄막으로 피복하고, PR 및 건조 에칭 공정에 의해 알루미늄막을 선택적으로 제거함으로써 저항 접촉에 의해 베이스 영역(26) 및 소스 영역(27)에 전기적으로 접속하는 소스 전극(31)을 형성한다.
이러한 제조 방법에 따르면, 실리콘 산화막(32)의 막 두께는 400 내지 600Å의 범위이고, 더 바람직하게는 450 내지 550Å의 범위이며, 질화막(33)의 두께는 600 내지 1000Å의 범위이고, 더 바람직하게는 700 내지 900Å의 범위이며, LOCOS 산화막(35)의 형성 온도는 1100 내지 1200℃의 범위이고, 더 바람직하게는 1120 내지 1160℃의 범위이다. 이러한 특징으로, 홈 숄더(23a)가 종래 제1 전형적인 예보다 크고 종래 제2 전형적인 예보다 작은 최적의 곡률 반경을 가짐으로써, 질화막(33)의 두께가 얇음으로 인해 질화막(33)이 손상되고 산소가 질화막(33)을 통과하는 등의 폐해를 생성하지 않고 응력이 감소된 상태가 된다. 또한, 래티스 결함의 변위로 인한 역내압하의 전류 누설, 홈 숄더(23a)에서 전계 집중으로 인해 게이트 산화막(28)이 파괴되어 발생하는 게이트 단락, 질화막(33)의 얇은 두께로 인한 공정시 폐해로 인한 에피택셜층(24) 표면의 이상적 형태로 인한 누설 전류 및 단락과 같은 전기적 특성 불량률이 가장 낮고, 실리콘 산화막(32)의 막 두께, 질화막(33)의 막 두께 및 LOCOS 산화막(35)의 형성 온도가 상기 기술한 범위을 벗어남에 따라서 전기적 불량률이 증가된다. 또한, 홈 숄더(23a)의 곡률 반경 R이 필요 이상으로 증가되지 않도록 에피택셜층(24)의 표면 방향으로 형성된 채널이 길이를 길게 하는 것에 의해 온 저항이 증가되는 것이 억제된 MOSFET을 생산하는 것이 가능하게 된다. 또한, 홈(23)의 측벽면의 결정면은 {100}면에 대한 0 내지 30도의 각도를 가지고 있으므로, 이동도는 종래 {110}면의 것보다 크고 온 저항이 감소될 수 있다.
반도체 본체가 상기 기술한 실시예에서 반도체 기판 및 에피택셜층을 포함한다고 했지만, 반도체 본체가 에피택셜층을 포함하지 않을 수도 있다. 그러한 경우에, 홈으로 형성된 반도체 기판은 드레인 영역, 베이스 영역 및 소스 영역을 포함한다.
또한, 반도체 기판이 고농도의 일도전형으로 기술했지만, 반도체 기판은 고농도 분리형일 수도 있다. 이 경우에, 반도체 기판은 전도도 변조형 MOSFET에 이용될 수 있다.
단일 도전형 반도체 기판이 n형이고 분리형 반도체 기판이 p형으로 기술했지만, 단일 도전형 반도체 기판이 p형이고, 분리형 반도체 기판이 n형일 수도 있다.
본 발명에 의하면, 홈 숄더의 곡률 반경이 최적값이 되도록 질화막의 완충막으로서의 실리콘 산화막의 막 두께, 질화막의 막 두께, LOCOS 산화막의 형성 온도를 상기 기술한 소정값으로 설정함으로써, 전기적 불량의 발생이 적은 MOSFET을 제조할 수 있다. 종래 제1 및 제2 전형적인 예에 대해서 본 발명에 의한 실시예에서는 특성 불량률이 1/5 이하가 된다. 또, U자형 홈의 측벽면의 결정면을 약 {100}면으로함으로써 이동도가 크게 되어 온 저항을 작게 할 수 있다.

Claims (10)

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  6. 절연 게이트형 반도체 장치의 제조 방법에 있어서,
    반도체 본체 상에 소정 막 두께의 실리콘 산화막 및 소정 막 두께의 실리콘 질화막을 순차적으로 형성하는 단계 - 상기 실리콘 산화막의 상기 소정 막 두께는 400 내지 600Å의 범위이고, 상기 실리콘 질화막의 상기 소정 막 두께는 600 내지 1000Å의 범위임 - ;
    상기 반도체 본체 상에 에칭에 의해 초기홈(initial groove)을 형성하는 단계;
    상기 질화막을 마스크로서 이용하여 상기 초기홈의 내부면상에 1100 내지 1200℃의 범위에서 열산화법에 의해 LOCOS 산화막을 형성함으로써, 상기 초기홈을 U자형 홈으로 변형하는 단계; 및
    상기 LOCOS 산화막을 제거하고, 상기 U자형 홈의 내부면 및 숄더 상에 게이트 산화막 및 폴리실리콘 게이트 전극을 순차적으로 형성하는 단계
    를 포함하는 절연 게이트형 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 반도체 본체는 반도체 기판 및 그 위에 형성된 에피택셜층을 포함하고, 상기 에피택셜층의 초기층을 일도전형의 드레인 영역으로 결정하며, 상기 LOCOS 산화막을 마스크로서 이용하여 상기 초기층상에 상기 U자형 홈보다 얕은 타도전형의 베이스 영역을 형성하고, 상기 베이스 영역상에 상기 LOCOS 산화막 및 포토레지스트막을 이용하여 고농도의 일도전형의 소스 영역을 형성하는 절연 게이트형 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 반도체 기판의 결정면은 (100)면이고, 상기 반도체 기판의 배향면(orientation flat)의 결정면은 {100}면이며, 상기 초기홈의 측벽면의 결정면은 상기 {100}면에 대해 0 내지 30도의 각도를 갖는 절연 게이트형 반도체 장치의 제조 방법.
  9. 제7항에 있어서, 상기 반도체 기판은 고농도의 상기 일도전형으로 이루어지는 절연 게이트형 반도체 장치의 제조 방법.
  10. 제7항에 있어서, 상기 반도체 기판은 고농도의 상기 타도전형으로 이루어지는 절연 게이트형 반도체 장치의 제조 방법.
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