JPH03188637A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03188637A JPH03188637A JP32807389A JP32807389A JPH03188637A JP H03188637 A JPH03188637 A JP H03188637A JP 32807389 A JP32807389 A JP 32807389A JP 32807389 A JP32807389 A JP 32807389A JP H03188637 A JPH03188637 A JP H03188637A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＬＤＤ構造を有するＭＯＳ）ランジスクの製造方法に関
し、 リーク電流の発生を抑えることを目的とし、一導電型半
導体基板（１）にゲート絶縁膜（３）を形成する工程と
、 該ゲート絶縁膜（３）の表面に、選択的に導電層からな
るゲート電極（４）を形成する工程と、該ゲート電極（
４）をマスクとして該一導電型半導体基板（１）内に不
純物イオンを注入し、反対導電型の第１の不純物濃度を
有する低不純物濃度層（５）を形成する工程と、該一導
電型半導体基板（１）の全面に、引張応力を有する第１
の絶縁膜（８）を堆積する工程と、該第１の絶縁Ｉｌｌ
（８）の全面に、該第１の絶縁膜（８）より耐エツチ
ング性が小さくかつ該第１の絶縁膜（８）の応力を相殺
する応力を及ぼす第２の絶縁膜（６）を堆積する工程と
、該第２の絶縁膜（６）に対し異方性エンチングを行な
い該ゲート電極（４）の側面に該第２の絶縁膜（６）か
らなる側壁（６ａ）を形成する工程と、該側壁（６ａ）
を有するゲート電極（４）をマスクとしてイオン注入を
行ない、反対導電型で、かつ第１の不純物濃度より高い
第２の不純物濃度を有する高不純物濃度層（７）を形成
する工程を含むように構成する。
し、 リーク電流の発生を抑えることを目的とし、一導電型半
導体基板（１）にゲート絶縁膜（３）を形成する工程と
、 該ゲート絶縁膜（３）の表面に、選択的に導電層からな
るゲート電極（４）を形成する工程と、該ゲート電極（
４）をマスクとして該一導電型半導体基板（１）内に不
純物イオンを注入し、反対導電型の第１の不純物濃度を
有する低不純物濃度層（５）を形成する工程と、該一導
電型半導体基板（１）の全面に、引張応力を有する第１
の絶縁膜（８）を堆積する工程と、該第１の絶縁Ｉｌｌ
（８）の全面に、該第１の絶縁膜（８）より耐エツチ
ング性が小さくかつ該第１の絶縁膜（８）の応力を相殺
する応力を及ぼす第２の絶縁膜（６）を堆積する工程と
、該第２の絶縁膜（６）に対し異方性エンチングを行な
い該ゲート電極（４）の側面に該第２の絶縁膜（６）か
らなる側壁（６ａ）を形成する工程と、該側壁（６ａ）
を有するゲート電極（４）をマスクとしてイオン注入を
行ない、反対導電型で、かつ第１の不純物濃度より高い
第２の不純物濃度を有する高不純物濃度層（７）を形成
する工程を含むように構成する。
（産業上の利用分野）
本発明は半導体装置の製造方法に係り、特に、ＬＤＤ構
造を有するＭＯＳトランジスタの製造方法に関する。
造を有するＭＯＳトランジスタの製造方法に関する。
ＩＣの高速化・高集積化を図るためにはＭＯＳトランジ
スタの短チヤネル化が要求される。しかしながら単にチ
ャネル長を短くした場合、ドレインからチャネル領域に
伸びる空乏層中の電界が強くなってしきい値電圧の変動
をもたらしたりリーク電流を増大させる等のいわゆるシ
ョートチャネル効果が顕著になってトランジスタ特性が
劣化する。このショートチャネル効果を防ぐためにはＬ
Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）構造が有効であることが従来から知られている。
スタの短チヤネル化が要求される。しかしながら単にチ
ャネル長を短くした場合、ドレインからチャネル領域に
伸びる空乏層中の電界が強くなってしきい値電圧の変動
をもたらしたりリーク電流を増大させる等のいわゆるシ
ョートチャネル効果が顕著になってトランジスタ特性が
劣化する。このショートチャネル効果を防ぐためにはＬ
Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）構造が有効であることが従来から知られている。
〔従来の技術］
ＬＤＤ構造は、ゲートとドレインの間に低不純物濃度層
を設けたものであり、これによってチャネル領域に接す
るドレイン空乏層の電界を緩和し、前述したようなトラ
ンジスタ特性の劣化を防ぐものである。以下、第３図を
参照してＬＤＤ構造を有するＭＯＳトランジスタの従来
の製造方法について説明する。
を設けたものであり、これによってチャネル領域に接す
るドレイン空乏層の電界を緩和し、前述したようなトラ
ンジスタ特性の劣化を防ぐものである。以下、第３図を
参照してＬＤＤ構造を有するＭＯＳトランジスタの従来
の製造方法について説明する。
同図（ａ）に示したように、フィールド酸化膜２を有す
るｐ型シリコン基ｖｉ１にゲート酸化膜３を堆積し、続
いて多結晶シリコンからなるゲート電極４を形成する。
るｐ型シリコン基ｖｉ１にゲート酸化膜３を堆積し、続
いて多結晶シリコンからなるゲート電極４を形成する。
ついでゲート電極４をマスクにしてリン（Ｐ）イオンの
注入を行い、ｎ型の低不純物濃度層５を形成する。つい
で同図（ｂ）に示すように、全面にシリコン酸化膜６を
堆積し、続いて反応性イオンエツチング（ＲＩＥ）法を
用いてシリコン酸化膜６の異方性エツチングを行うと、
同図（Ｃ）に示すように、ゲート電極４の側面にシリコ
ン酸化膜６からなる側壁６ａが形成される。ついで同図
（ｄ）に示すように、側壁６ａを有するゲート電極４を
マスクにして砒素（Ａｓ）イオンの注入を行ないｎ゛型
の高濃度不純物層７を形成する。その後、図示しないが
通常のＭＯＳ）ランジスタの製造方法に従ってｎ゛型の
高濃度不純物層７上を窓開けしてソース／ドレイン電極
を形成する。
注入を行い、ｎ型の低不純物濃度層５を形成する。つい
で同図（ｂ）に示すように、全面にシリコン酸化膜６を
堆積し、続いて反応性イオンエツチング（ＲＩＥ）法を
用いてシリコン酸化膜６の異方性エツチングを行うと、
同図（Ｃ）に示すように、ゲート電極４の側面にシリコ
ン酸化膜６からなる側壁６ａが形成される。ついで同図
（ｄ）に示すように、側壁６ａを有するゲート電極４を
マスクにして砒素（Ａｓ）イオンの注入を行ないｎ゛型
の高濃度不純物層７を形成する。その後、図示しないが
通常のＭＯＳ）ランジスタの製造方法に従ってｎ゛型の
高濃度不純物層７上を窓開けしてソース／ドレイン電極
を形成する。
しかしながら、上述した方法により製造したしＤＤ構造
のＭＯＳトランジスタでは、しきい値電圧の変動等は抑
えられるものの、リーク電流は必ずしも低減されずその
特性が不安定となるケースがしばしば経験される。その
原因は、以下に挙げるような上述の製造方法に起因する
ものと考えられる。
のＭＯＳトランジスタでは、しきい値電圧の変動等は抑
えられるものの、リーク電流は必ずしも低減されずその
特性が不安定となるケースがしばしば経験される。その
原因は、以下に挙げるような上述の製造方法に起因する
ものと考えられる。
（１）側壁６ａを形成するために、シリコン酸化膜６は
ＲＩＥ法によりシリコン基板１の表面が露出するまでエ
ツチングされるが、このときエツチングガス中に含まれ
ている高エネルギーイオンによってシリコン基板１の表
面が損傷を受けて結晶欠陥となって残り、これがリーク
電流を発生させる。
ＲＩＥ法によりシリコン基板１の表面が露出するまでエ
ツチングされるが、このときエツチングガス中に含まれ
ている高エネルギーイオンによってシリコン基板１の表
面が損傷を受けて結晶欠陥となって残り、これがリーク
電流を発生させる。
（２）側壁６ａの内部には、一般に第３図（Ｃ）中に矢
印で示した方向に応力が生じることが知られているが、
側壁６ａはゲート電極４の側面に局所的に形成されてい
るため、この応力が側壁６ａの端部２点付近に集中して
シリコン基板１に大きな歪みを与える。
印で示した方向に応力が生じることが知られているが、
側壁６ａはゲート電極４の側面に局所的に形成されてい
るため、この応力が側壁６ａの端部２点付近に集中して
シリコン基板１に大きな歪みを与える。
そしてこのＰ点付近からシリコン基板１の内部に、例え
ば図中点線Ａで示したように、チャネル領域にまで広が
る転位を発生させ、これがリーク電流の原因となる。
ば図中点線Ａで示したように、チャネル領域にまで広が
る転位を発生させ、これがリーク電流の原因となる。
以上のように、ＬＤＤ構造はショートチャネル効果を防
く有効な手段ではあるが、従来の製造方法では上に挙げ
たような現象が生じる結果、リーク電流は必ずしも低減
できないという問題があった。
く有効な手段ではあるが、従来の製造方法では上に挙げ
たような現象が生じる結果、リーク電流は必ずしも低減
できないという問題があった。
そこで本発明は、ＬＤＤ構造を有するＭＯＳトランジス
タの製造に際し、リーク電流の発生を抑えることを目的
とする。
タの製造に際し、リーク電流の発生を抑えることを目的
とする。
〔課題を解決するための手段］
上記課題の解決は、該ゲート絶縁膜（３）の表面に、選
択的に導電層からなるゲート電極（４）を形成する工程
と、該ゲート電極（４）をマスクとして該−導電型半導
体基Ｆｉ（１）内に不純物イオンを注入し、反対導電型
の第１の不純物濃度を有する低不純物濃度層（５）を形
成する工程と、該一導電型半導体基板（１）の全面に、
引張応力を有する第１の絶縁膜（８）を堆積する工程と
、該第１の絶縁膜（８）の全面に、該第１の絶縁膜（８
）より耐エツチング性が小さくかつ該第１の絶縁膜（８
）の応力を相殺する応力を及ぼす第２の絶縁膜（６）を
堆積する工程と、該第２の絶縁膜（６）に対し異方性エ
ツチングを行ない該ゲート電極（４）の側面に該第２の
絶縁膜（６）からなる側壁（６ａ）を形成する工程と、
該側壁（６ａ）を有するゲート電極（４）をマスクとし
てイオン注入を行ない、反対導電型で、かつ第１の不純
物濃度より高い第２の不純物濃度を有する高不純物濃度
層（７）を形成する工程を含むことを特徴とする半導体
装置の製造方法によって達成される。
択的に導電層からなるゲート電極（４）を形成する工程
と、該ゲート電極（４）をマスクとして該−導電型半導
体基Ｆｉ（１）内に不純物イオンを注入し、反対導電型
の第１の不純物濃度を有する低不純物濃度層（５）を形
成する工程と、該一導電型半導体基板（１）の全面に、
引張応力を有する第１の絶縁膜（８）を堆積する工程と
、該第１の絶縁膜（８）の全面に、該第１の絶縁膜（８
）より耐エツチング性が小さくかつ該第１の絶縁膜（８
）の応力を相殺する応力を及ぼす第２の絶縁膜（６）を
堆積する工程と、該第２の絶縁膜（６）に対し異方性エ
ツチングを行ない該ゲート電極（４）の側面に該第２の
絶縁膜（６）からなる側壁（６ａ）を形成する工程と、
該側壁（６ａ）を有するゲート電極（４）をマスクとし
てイオン注入を行ない、反対導電型で、かつ第１の不純
物濃度より高い第２の不純物濃度を有する高不純物濃度
層（７）を形成する工程を含むことを特徴とする半導体
装置の製造方法によって達成される。
第１図は、本発明の詳細な説明するための断面図であり
、第３図と同一機能のものには同一番号を付した。本発
明に係る方法では、ゲート絶縁膜３およびゲート電極４
を形成しゲート電極をマスクにして低不純物濃度層５を
形成した後、第１の絶縁膜８および第２の絶縁膜６を順
次堆積する。
、第３図と同一機能のものには同一番号を付した。本発
明に係る方法では、ゲート絶縁膜３およびゲート電極４
を形成しゲート電極をマスクにして低不純物濃度層５を
形成した後、第１の絶縁膜８および第２の絶縁膜６を順
次堆積する。
そして、第２の絶縁膜６を異方性エツチングによりエツ
チング除去して側壁６ａを形成する。この際、第１の絶
縁膜８が第２の絶縁膜６に比べて耐エツチング性が高い
ため、上記異方性エツチングの際にも除去されずに残り
、半導体基板１の表面を覆っている。従って、上記異方
性エツチングの際、エンチングガス中に含まれている高
エネルギーイオンによって半導体基板１の表面が損傷を
受けることがない。また、側壁６ａの内部に生じた図中
矢印で示す方向の応力は、第１の絶縁膜８が有する図中
に矢印で示した方向の引張応力によって相殺され、半導
体基板１の表面には加わらないため、半導体基板１に転
位が発生することもない。
チング除去して側壁６ａを形成する。この際、第１の絶
縁膜８が第２の絶縁膜６に比べて耐エツチング性が高い
ため、上記異方性エツチングの際にも除去されずに残り
、半導体基板１の表面を覆っている。従って、上記異方
性エツチングの際、エンチングガス中に含まれている高
エネルギーイオンによって半導体基板１の表面が損傷を
受けることがない。また、側壁６ａの内部に生じた図中
矢印で示す方向の応力は、第１の絶縁膜８が有する図中
に矢印で示した方向の引張応力によって相殺され、半導
体基板１の表面には加わらないため、半導体基板１に転
位が発生することもない。
以上のように本発明では、側壁形成の際に半導体基板１
に結晶欠陥あるいは転位が発生することを第１の絶縁膜
によって防ぐことが可能であり、そのため、結晶欠陥あ
るいは転位に起因するリーク電流を抑えることができる
。
に結晶欠陥あるいは転位が発生することを第１の絶縁膜
によって防ぐことが可能であり、そのため、結晶欠陥あ
るいは転位に起因するリーク電流を抑えることができる
。
［実施例］
第２図は本発明の詳細な説明するための工程断面図であ
る。
る。
同図（ａ）に示すように、まず通常のＭＯＳ）ランジス
タ製造工程に従って、Ｐ型シリコン基板１にフィールド
酸化膜２を形成し、ついで素子領域に膜厚２００人のゲ
ート酸化膜３を形成する。ついでＣＶＤ法により膜厚２
０００人の多結晶シリコン膜を堆積しバターニングして
ゲート電極４を形成し、これをマスクにして加速電圧６
０ ＫｅＶ 、ドーズ量Ｉ ＸＩＯ”ｃｍ−”の条件で
リン（Ｐ） イオンの注入を行ないｎ型低不純物濃度層
５を形成する。
タ製造工程に従って、Ｐ型シリコン基板１にフィールド
酸化膜２を形成し、ついで素子領域に膜厚２００人のゲ
ート酸化膜３を形成する。ついでＣＶＤ法により膜厚２
０００人の多結晶シリコン膜を堆積しバターニングして
ゲート電極４を形成し、これをマスクにして加速電圧６
０ ＫｅＶ 、ドーズ量Ｉ ＸＩＯ”ｃｍ−”の条件で
リン（Ｐ） イオンの注入を行ないｎ型低不純物濃度層
５を形成する。
ついで同図（ｂ）に示すように、ＣＶＤ法により全面に
膜厚３００人のシリコン窒化膜８を形成し、続いてこの
上にＣＶＤ法により膜厚２０００人のシリコン酸化膜６
を堆積する。
膜厚３００人のシリコン窒化膜８を形成し、続いてこの
上にＣＶＤ法により膜厚２０００人のシリコン酸化膜６
を堆積する。
ついで同図（Ｃ）に示すように、ＲＩＥ法を用いてシリ
コン酸化膜６の異方性エツチングを行い、シリコン酸化
膜よりなる側壁６ａを形成する。上記ＲＩＥ法による異
方性エツチングは、圧力０．０１ＴｏｒｒのもとてＣＦ
、ガス２０ＳＣＣＭおよび１１□ガスＩＯ５ＣＣＭを流
し、周波数１３．５６ ＭＨｚのＲＦ電力１５０Ｗを印
加して行った。このエツチング条件下においてシリコン
窒化膜８とシリコン酸化膜６のエツチング選択比は約２
となる。従って、側壁部分以外のシリヨン酸化膜がエツ
チング除去されて下地のシリコン窒化膜８が露出したと
きにエツチング速度が急に低下するため、この時点でエ
ンチングを終了させることによりシリコン窒化膜８は除
去されることなくシリコン基板１の表面を覆うように残
され、上記異方性エツチングの際の高エネルギーイオン
によりシリコン基板１の表面が損傷を受けることを防ぐ
。
コン酸化膜６の異方性エツチングを行い、シリコン酸化
膜よりなる側壁６ａを形成する。上記ＲＩＥ法による異
方性エツチングは、圧力０．０１ＴｏｒｒのもとてＣＦ
、ガス２０ＳＣＣＭおよび１１□ガスＩＯ５ＣＣＭを流
し、周波数１３．５６ ＭＨｚのＲＦ電力１５０Ｗを印
加して行った。このエツチング条件下においてシリコン
窒化膜８とシリコン酸化膜６のエツチング選択比は約２
となる。従って、側壁部分以外のシリヨン酸化膜がエツ
チング除去されて下地のシリコン窒化膜８が露出したと
きにエツチング速度が急に低下するため、この時点でエ
ンチングを終了させることによりシリコン窒化膜８は除
去されることなくシリコン基板１の表面を覆うように残
され、上記異方性エツチングの際の高エネルギーイオン
によりシリコン基板１の表面が損傷を受けることを防ぐ
。
ついで同図（ｄ）に示すように、側壁６ａをマスクにし
て加速電圧７０ Ｋｅν、ドーズｆｆ１ｌＸ１０’″’
ｃｍ−２の条件で砒素（Ａｓ）イオンの注入を行ないｎ
゛型の高不純物濃度層７を形成する。その後、図示しな
いが、通常のＭＯＳトランジスタの製造方法に従い、ｎ
゛型の高不純物濃度層７上を窓開けしてソース／ドレイ
ン電極を形成する。
て加速電圧７０ Ｋｅν、ドーズｆｆ１ｌＸ１０’″’
ｃｍ−２の条件で砒素（Ａｓ）イオンの注入を行ないｎ
゛型の高不純物濃度層７を形成する。その後、図示しな
いが、通常のＭＯＳトランジスタの製造方法に従い、ｎ
゛型の高不純物濃度層７上を窓開けしてソース／ドレイ
ン電極を形成する。
なお、本実施例ではシリコン窒化膜を第１の絶縁膜とし
て用い、シリコン酸化膜を第２の絶縁膜として用いたが
、これに限らず、第１の絶縁膜が引張応力を有し、また
、第２の絶縁膜が第１の絶縁膜より耐エツチング性が小
さくかつ第１の絶縁膜の応力を相殺する応力を有するも
のであればよい。
て用い、シリコン酸化膜を第２の絶縁膜として用いたが
、これに限らず、第１の絶縁膜が引張応力を有し、また
、第２の絶縁膜が第１の絶縁膜より耐エツチング性が小
さくかつ第１の絶縁膜の応力を相殺する応力を有するも
のであればよい。
以上のように本発明によれば、リーク電流の小さなＬ
Ｄ Ｄ ′ｊｓ造のＭＯＳ）ランジスタを得ることがで
きるため、ＩＣの高速・高密度化に有益である。
Ｄ Ｄ ′ｊｓ造のＭＯＳ）ランジスタを得ることがで
きるため、ＩＣの高速・高密度化に有益である。
第１図は本発明の原理を示す断面図、
第２図は本発明の実施例を示す工程断面図、第３図は従
来例の問題点を示を工程断面図、である。 図において、 １はｐ型シリコン基十反、 ２はフィールド酸化膜、 ３はゲート絶縁膜、 ４はゲート電極、 ５はｎ型低不純物濃度層、 ６はシリコン酸化膜、 ６ａは側壁、 ７はｎ゛型型子不純物濃度層 ８はシリコン窒化膜、 である。
来例の問題点を示を工程断面図、である。 図において、 １はｐ型シリコン基十反、 ２はフィールド酸化膜、 ３はゲート絶縁膜、 ４はゲート電極、 ５はｎ型低不純物濃度層、 ６はシリコン酸化膜、 ６ａは側壁、 ７はｎ゛型型子不純物濃度層 ８はシリコン窒化膜、 である。
Claims (1)
- 【特許請求の範囲】 一導電型半導体基板（１）にゲート絶縁膜（３）を形成
する工程と、 該ゲート絶縁膜（３）の表面に、選択的に導電層からな
るゲート電極（４）を形成する工程と、該ゲート電極（
４）をマスクとして該一導電型半導体基板（１）内に不
純物イオンを注入し、反対導電型の第１の不純物濃度を
有する低不純物濃度層（５）を形成する工程と、 該一導電型半導体基板（１）の全面に、引張応力を有す
る第１の絶縁膜（８）を堆積する工程と、該第１の絶縁
膜（８）の全面に、該第１の絶縁膜（８）より耐エッチ
ング性が小さくかつ該第１の絶縁膜（８）の応力を相殺
する応力を及ぼす第２の絶縁膜（６）を堆積する工程と
、 該第２の絶縁膜（６）に対し異方性エッチングを行ない
該ゲート電極（４）の側面に該第２の絶縁膜（６）から
なる側壁（６ａ）を形成する工程と、 該側壁（６ａ）を有するゲート電極（４）をマスクとし
てイオン注入を行ない、反対導電型で、かつ第１の不純
物濃度より高い第２の不純物濃度を有する高不純物濃度
層（７）を形成する工程を含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32807389A JPH03188637A (ja) | 1989-12-18 | 1989-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32807389A JPH03188637A (ja) | 1989-12-18 | 1989-12-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03188637A true JPH03188637A (ja) | 1991-08-16 |
Family
ID=18206209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32807389A Pending JPH03188637A (ja) | 1989-12-18 | 1989-12-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03188637A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100329748B1 (ko) * | 1995-05-22 | 2002-08-27 | 주식회사 하이닉스반도체 | 드레인접합누설방지를위한엘디디(ldd)구조의모스펫(mosfet) |
| JP2006237263A (ja) * | 2005-02-24 | 2006-09-07 | Fujitsu Ltd | 半導体集積回路装置およびその製造方法 |
| JP2012178568A (ja) * | 2000-12-08 | 2012-09-13 | Renesas Electronics Corp | 半導体装置 |
-
1989
- 1989-12-18 JP JP32807389A patent/JPH03188637A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100329748B1 (ko) * | 1995-05-22 | 2002-08-27 | 주식회사 하이닉스반도체 | 드레인접합누설방지를위한엘디디(ldd)구조의모스펫(mosfet) |
| JP2012178568A (ja) * | 2000-12-08 | 2012-09-13 | Renesas Electronics Corp | 半導体装置 |
| JP2006237263A (ja) * | 2005-02-24 | 2006-09-07 | Fujitsu Ltd | 半導体集積回路装置およびその製造方法 |
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