JPH03188637A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03188637A JPH03188637A JP32807389A JP32807389A JPH03188637A JP H03188637 A JPH03188637 A JP H03188637A JP 32807389 A JP32807389 A JP 32807389A JP 32807389 A JP32807389 A JP 32807389A JP H03188637 A JPH03188637 A JP H03188637A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- impurity concentration
- gate electrode
- side wall
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 21
- 150000002500 ions Chemical class 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims description 7
- 238000003486 chemical etching Methods 0.000 claims 1
- 238000002513 implantation Methods 0.000 claims 1
- 239000013078 crystal Substances 0.000 abstract description 5
- 230000007547 defect Effects 0.000 abstract description 5
- 150000004767 nitrides Chemical class 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
LDD構造を有するMOS)ランジスクの製造方法に関
し、 リーク電流の発生を抑えることを目的とし、一導電型半
導体基板(1)にゲート絶縁膜(3)を形成する工程と
、 該ゲート絶縁膜(3)の表面に、選択的に導電層からな
るゲート電極(4)を形成する工程と、該ゲート電極(
4)をマスクとして該一導電型半導体基板(1)内に不
純物イオンを注入し、反対導電型の第1の不純物濃度を
有する低不純物濃度層(5)を形成する工程と、該一導
電型半導体基板(1)の全面に、引張応力を有する第1
の絶縁膜(8)を堆積する工程と、該第1の絶縁Ill
(8)の全面に、該第1の絶縁膜(8)より耐エツチ
ング性が小さくかつ該第1の絶縁膜(8)の応力を相殺
する応力を及ぼす第2の絶縁膜(6)を堆積する工程と
、該第2の絶縁膜(6)に対し異方性エンチングを行な
い該ゲート電極(4)の側面に該第2の絶縁膜(6)か
らなる側壁(6a)を形成する工程と、該側壁(6a)
を有するゲート電極(4)をマスクとしてイオン注入を
行ない、反対導電型で、かつ第1の不純物濃度より高い
第2の不純物濃度を有する高不純物濃度層(7)を形成
する工程を含むように構成する。
し、 リーク電流の発生を抑えることを目的とし、一導電型半
導体基板(1)にゲート絶縁膜(3)を形成する工程と
、 該ゲート絶縁膜(3)の表面に、選択的に導電層からな
るゲート電極(4)を形成する工程と、該ゲート電極(
4)をマスクとして該一導電型半導体基板(1)内に不
純物イオンを注入し、反対導電型の第1の不純物濃度を
有する低不純物濃度層(5)を形成する工程と、該一導
電型半導体基板(1)の全面に、引張応力を有する第1
の絶縁膜(8)を堆積する工程と、該第1の絶縁Ill
(8)の全面に、該第1の絶縁膜(8)より耐エツチ
ング性が小さくかつ該第1の絶縁膜(8)の応力を相殺
する応力を及ぼす第2の絶縁膜(6)を堆積する工程と
、該第2の絶縁膜(6)に対し異方性エンチングを行な
い該ゲート電極(4)の側面に該第2の絶縁膜(6)か
らなる側壁(6a)を形成する工程と、該側壁(6a)
を有するゲート電極(4)をマスクとしてイオン注入を
行ない、反対導電型で、かつ第1の不純物濃度より高い
第2の不純物濃度を有する高不純物濃度層(7)を形成
する工程を含むように構成する。
(産業上の利用分野)
本発明は半導体装置の製造方法に係り、特に、LDD構
造を有するMOSトランジスタの製造方法に関する。
造を有するMOSトランジスタの製造方法に関する。
ICの高速化・高集積化を図るためにはMOSトランジ
スタの短チヤネル化が要求される。しかしながら単にチ
ャネル長を短くした場合、ドレインからチャネル領域に
伸びる空乏層中の電界が強くなってしきい値電圧の変動
をもたらしたりリーク電流を増大させる等のいわゆるシ
ョートチャネル効果が顕著になってトランジスタ特性が
劣化する。このショートチャネル効果を防ぐためにはL
D D (Lightly Doped Drain
)構造が有効であることが従来から知られている。
スタの短チヤネル化が要求される。しかしながら単にチ
ャネル長を短くした場合、ドレインからチャネル領域に
伸びる空乏層中の電界が強くなってしきい値電圧の変動
をもたらしたりリーク電流を増大させる等のいわゆるシ
ョートチャネル効果が顕著になってトランジスタ特性が
劣化する。このショートチャネル効果を防ぐためにはL
D D (Lightly Doped Drain
)構造が有効であることが従来から知られている。
〔従来の技術]
LDD構造は、ゲートとドレインの間に低不純物濃度層
を設けたものであり、これによってチャネル領域に接す
るドレイン空乏層の電界を緩和し、前述したようなトラ
ンジスタ特性の劣化を防ぐものである。以下、第3図を
参照してLDD構造を有するMOSトランジスタの従来
の製造方法について説明する。
を設けたものであり、これによってチャネル領域に接す
るドレイン空乏層の電界を緩和し、前述したようなトラ
ンジスタ特性の劣化を防ぐものである。以下、第3図を
参照してLDD構造を有するMOSトランジスタの従来
の製造方法について説明する。
同図(a)に示したように、フィールド酸化膜2を有す
るp型シリコン基vi1にゲート酸化膜3を堆積し、続
いて多結晶シリコンからなるゲート電極4を形成する。
るp型シリコン基vi1にゲート酸化膜3を堆積し、続
いて多結晶シリコンからなるゲート電極4を形成する。
ついでゲート電極4をマスクにしてリン(P)イオンの
注入を行い、n型の低不純物濃度層5を形成する。つい
で同図(b)に示すように、全面にシリコン酸化膜6を
堆積し、続いて反応性イオンエツチング(RIE)法を
用いてシリコン酸化膜6の異方性エツチングを行うと、
同図(C)に示すように、ゲート電極4の側面にシリコ
ン酸化膜6からなる側壁6aが形成される。ついで同図
(d)に示すように、側壁6aを有するゲート電極4を
マスクにして砒素(As)イオンの注入を行ないn゛型
の高濃度不純物層7を形成する。その後、図示しないが
通常のMOS)ランジスタの製造方法に従ってn゛型の
高濃度不純物層7上を窓開けしてソース/ドレイン電極
を形成する。
注入を行い、n型の低不純物濃度層5を形成する。つい
で同図(b)に示すように、全面にシリコン酸化膜6を
堆積し、続いて反応性イオンエツチング(RIE)法を
用いてシリコン酸化膜6の異方性エツチングを行うと、
同図(C)に示すように、ゲート電極4の側面にシリコ
ン酸化膜6からなる側壁6aが形成される。ついで同図
(d)に示すように、側壁6aを有するゲート電極4を
マスクにして砒素(As)イオンの注入を行ないn゛型
の高濃度不純物層7を形成する。その後、図示しないが
通常のMOS)ランジスタの製造方法に従ってn゛型の
高濃度不純物層7上を窓開けしてソース/ドレイン電極
を形成する。
しかしながら、上述した方法により製造したしDD構造
のMOSトランジスタでは、しきい値電圧の変動等は抑
えられるものの、リーク電流は必ずしも低減されずその
特性が不安定となるケースがしばしば経験される。その
原因は、以下に挙げるような上述の製造方法に起因する
ものと考えられる。
のMOSトランジスタでは、しきい値電圧の変動等は抑
えられるものの、リーク電流は必ずしも低減されずその
特性が不安定となるケースがしばしば経験される。その
原因は、以下に挙げるような上述の製造方法に起因する
ものと考えられる。
(1)側壁6aを形成するために、シリコン酸化膜6は
RIE法によりシリコン基板1の表面が露出するまでエ
ツチングされるが、このときエツチングガス中に含まれ
ている高エネルギーイオンによってシリコン基板1の表
面が損傷を受けて結晶欠陥となって残り、これがリーク
電流を発生させる。
RIE法によりシリコン基板1の表面が露出するまでエ
ツチングされるが、このときエツチングガス中に含まれ
ている高エネルギーイオンによってシリコン基板1の表
面が損傷を受けて結晶欠陥となって残り、これがリーク
電流を発生させる。
(2)側壁6aの内部には、一般に第3図(C)中に矢
印で示した方向に応力が生じることが知られているが、
側壁6aはゲート電極4の側面に局所的に形成されてい
るため、この応力が側壁6aの端部2点付近に集中して
シリコン基板1に大きな歪みを与える。
印で示した方向に応力が生じることが知られているが、
側壁6aはゲート電極4の側面に局所的に形成されてい
るため、この応力が側壁6aの端部2点付近に集中して
シリコン基板1に大きな歪みを与える。
そしてこのP点付近からシリコン基板1の内部に、例え
ば図中点線Aで示したように、チャネル領域にまで広が
る転位を発生させ、これがリーク電流の原因となる。
ば図中点線Aで示したように、チャネル領域にまで広が
る転位を発生させ、これがリーク電流の原因となる。
以上のように、LDD構造はショートチャネル効果を防
く有効な手段ではあるが、従来の製造方法では上に挙げ
たような現象が生じる結果、リーク電流は必ずしも低減
できないという問題があった。
く有効な手段ではあるが、従来の製造方法では上に挙げ
たような現象が生じる結果、リーク電流は必ずしも低減
できないという問題があった。
そこで本発明は、LDD構造を有するMOSトランジス
タの製造に際し、リーク電流の発生を抑えることを目的
とする。
タの製造に際し、リーク電流の発生を抑えることを目的
とする。
〔課題を解決するための手段]
上記課題の解決は、該ゲート絶縁膜(3)の表面に、選
択的に導電層からなるゲート電極(4)を形成する工程
と、該ゲート電極(4)をマスクとして該−導電型半導
体基Fi(1)内に不純物イオンを注入し、反対導電型
の第1の不純物濃度を有する低不純物濃度層(5)を形
成する工程と、該一導電型半導体基板(1)の全面に、
引張応力を有する第1の絶縁膜(8)を堆積する工程と
、該第1の絶縁膜(8)の全面に、該第1の絶縁膜(8
)より耐エツチング性が小さくかつ該第1の絶縁膜(8
)の応力を相殺する応力を及ぼす第2の絶縁膜(6)を
堆積する工程と、該第2の絶縁膜(6)に対し異方性エ
ツチングを行ない該ゲート電極(4)の側面に該第2の
絶縁膜(6)からなる側壁(6a)を形成する工程と、
該側壁(6a)を有するゲート電極(4)をマスクとし
てイオン注入を行ない、反対導電型で、かつ第1の不純
物濃度より高い第2の不純物濃度を有する高不純物濃度
層(7)を形成する工程を含むことを特徴とする半導体
装置の製造方法によって達成される。
択的に導電層からなるゲート電極(4)を形成する工程
と、該ゲート電極(4)をマスクとして該−導電型半導
体基Fi(1)内に不純物イオンを注入し、反対導電型
の第1の不純物濃度を有する低不純物濃度層(5)を形
成する工程と、該一導電型半導体基板(1)の全面に、
引張応力を有する第1の絶縁膜(8)を堆積する工程と
、該第1の絶縁膜(8)の全面に、該第1の絶縁膜(8
)より耐エツチング性が小さくかつ該第1の絶縁膜(8
)の応力を相殺する応力を及ぼす第2の絶縁膜(6)を
堆積する工程と、該第2の絶縁膜(6)に対し異方性エ
ツチングを行ない該ゲート電極(4)の側面に該第2の
絶縁膜(6)からなる側壁(6a)を形成する工程と、
該側壁(6a)を有するゲート電極(4)をマスクとし
てイオン注入を行ない、反対導電型で、かつ第1の不純
物濃度より高い第2の不純物濃度を有する高不純物濃度
層(7)を形成する工程を含むことを特徴とする半導体
装置の製造方法によって達成される。
第1図は、本発明の詳細な説明するための断面図であり
、第3図と同一機能のものには同一番号を付した。本発
明に係る方法では、ゲート絶縁膜3およびゲート電極4
を形成しゲート電極をマスクにして低不純物濃度層5を
形成した後、第1の絶縁膜8および第2の絶縁膜6を順
次堆積する。
、第3図と同一機能のものには同一番号を付した。本発
明に係る方法では、ゲート絶縁膜3およびゲート電極4
を形成しゲート電極をマスクにして低不純物濃度層5を
形成した後、第1の絶縁膜8および第2の絶縁膜6を順
次堆積する。
そして、第2の絶縁膜6を異方性エツチングによりエツ
チング除去して側壁6aを形成する。この際、第1の絶
縁膜8が第2の絶縁膜6に比べて耐エツチング性が高い
ため、上記異方性エツチングの際にも除去されずに残り
、半導体基板1の表面を覆っている。従って、上記異方
性エツチングの際、エンチングガス中に含まれている高
エネルギーイオンによって半導体基板1の表面が損傷を
受けることがない。また、側壁6aの内部に生じた図中
矢印で示す方向の応力は、第1の絶縁膜8が有する図中
に矢印で示した方向の引張応力によって相殺され、半導
体基板1の表面には加わらないため、半導体基板1に転
位が発生することもない。
チング除去して側壁6aを形成する。この際、第1の絶
縁膜8が第2の絶縁膜6に比べて耐エツチング性が高い
ため、上記異方性エツチングの際にも除去されずに残り
、半導体基板1の表面を覆っている。従って、上記異方
性エツチングの際、エンチングガス中に含まれている高
エネルギーイオンによって半導体基板1の表面が損傷を
受けることがない。また、側壁6aの内部に生じた図中
矢印で示す方向の応力は、第1の絶縁膜8が有する図中
に矢印で示した方向の引張応力によって相殺され、半導
体基板1の表面には加わらないため、半導体基板1に転
位が発生することもない。
以上のように本発明では、側壁形成の際に半導体基板1
に結晶欠陥あるいは転位が発生することを第1の絶縁膜
によって防ぐことが可能であり、そのため、結晶欠陥あ
るいは転位に起因するリーク電流を抑えることができる
。
に結晶欠陥あるいは転位が発生することを第1の絶縁膜
によって防ぐことが可能であり、そのため、結晶欠陥あ
るいは転位に起因するリーク電流を抑えることができる
。
[実施例]
第2図は本発明の詳細な説明するための工程断面図であ
る。
る。
同図(a)に示すように、まず通常のMOS)ランジス
タ製造工程に従って、P型シリコン基板1にフィールド
酸化膜2を形成し、ついで素子領域に膜厚200人のゲ
ート酸化膜3を形成する。ついでCVD法により膜厚2
000人の多結晶シリコン膜を堆積しバターニングして
ゲート電極4を形成し、これをマスクにして加速電圧6
0 KeV 、ドーズ量I XIO”cm−”の条件で
リン(P) イオンの注入を行ないn型低不純物濃度層
5を形成する。
タ製造工程に従って、P型シリコン基板1にフィールド
酸化膜2を形成し、ついで素子領域に膜厚200人のゲ
ート酸化膜3を形成する。ついでCVD法により膜厚2
000人の多結晶シリコン膜を堆積しバターニングして
ゲート電極4を形成し、これをマスクにして加速電圧6
0 KeV 、ドーズ量I XIO”cm−”の条件で
リン(P) イオンの注入を行ないn型低不純物濃度層
5を形成する。
ついで同図(b)に示すように、CVD法により全面に
膜厚300人のシリコン窒化膜8を形成し、続いてこの
上にCVD法により膜厚2000人のシリコン酸化膜6
を堆積する。
膜厚300人のシリコン窒化膜8を形成し、続いてこの
上にCVD法により膜厚2000人のシリコン酸化膜6
を堆積する。
ついで同図(C)に示すように、RIE法を用いてシリ
コン酸化膜6の異方性エツチングを行い、シリコン酸化
膜よりなる側壁6aを形成する。上記RIE法による異
方性エツチングは、圧力0.01TorrのもとてCF
、ガス20SCCMおよび11□ガスIO5CCMを流
し、周波数13.56 MHzのRF電力150Wを印
加して行った。このエツチング条件下においてシリコン
窒化膜8とシリコン酸化膜6のエツチング選択比は約2
となる。従って、側壁部分以外のシリヨン酸化膜がエツ
チング除去されて下地のシリコン窒化膜8が露出したと
きにエツチング速度が急に低下するため、この時点でエ
ンチングを終了させることによりシリコン窒化膜8は除
去されることなくシリコン基板1の表面を覆うように残
され、上記異方性エツチングの際の高エネルギーイオン
によりシリコン基板1の表面が損傷を受けることを防ぐ
。
コン酸化膜6の異方性エツチングを行い、シリコン酸化
膜よりなる側壁6aを形成する。上記RIE法による異
方性エツチングは、圧力0.01TorrのもとてCF
、ガス20SCCMおよび11□ガスIO5CCMを流
し、周波数13.56 MHzのRF電力150Wを印
加して行った。このエツチング条件下においてシリコン
窒化膜8とシリコン酸化膜6のエツチング選択比は約2
となる。従って、側壁部分以外のシリヨン酸化膜がエツ
チング除去されて下地のシリコン窒化膜8が露出したと
きにエツチング速度が急に低下するため、この時点でエ
ンチングを終了させることによりシリコン窒化膜8は除
去されることなくシリコン基板1の表面を覆うように残
され、上記異方性エツチングの際の高エネルギーイオン
によりシリコン基板1の表面が損傷を受けることを防ぐ
。
ついで同図(d)に示すように、側壁6aをマスクにし
て加速電圧70 Keν、ドーズff1lX10’″’
cm−2の条件で砒素(As)イオンの注入を行ないn
゛型の高不純物濃度層7を形成する。その後、図示しな
いが、通常のMOSトランジスタの製造方法に従い、n
゛型の高不純物濃度層7上を窓開けしてソース/ドレイ
ン電極を形成する。
て加速電圧70 Keν、ドーズff1lX10’″’
cm−2の条件で砒素(As)イオンの注入を行ないn
゛型の高不純物濃度層7を形成する。その後、図示しな
いが、通常のMOSトランジスタの製造方法に従い、n
゛型の高不純物濃度層7上を窓開けしてソース/ドレイ
ン電極を形成する。
なお、本実施例ではシリコン窒化膜を第1の絶縁膜とし
て用い、シリコン酸化膜を第2の絶縁膜として用いたが
、これに限らず、第1の絶縁膜が引張応力を有し、また
、第2の絶縁膜が第1の絶縁膜より耐エツチング性が小
さくかつ第1の絶縁膜の応力を相殺する応力を有するも
のであればよい。
て用い、シリコン酸化膜を第2の絶縁膜として用いたが
、これに限らず、第1の絶縁膜が引張応力を有し、また
、第2の絶縁膜が第1の絶縁膜より耐エツチング性が小
さくかつ第1の絶縁膜の応力を相殺する応力を有するも
のであればよい。
以上のように本発明によれば、リーク電流の小さなL
D D ′js造のMOS)ランジスタを得ることがで
きるため、ICの高速・高密度化に有益である。
D D ′js造のMOS)ランジスタを得ることがで
きるため、ICの高速・高密度化に有益である。
第1図は本発明の原理を示す断面図、
第2図は本発明の実施例を示す工程断面図、第3図は従
来例の問題点を示を工程断面図、である。 図において、 1はp型シリコン基十反、 2はフィールド酸化膜、 3はゲート絶縁膜、 4はゲート電極、 5はn型低不純物濃度層、 6はシリコン酸化膜、 6aは側壁、 7はn゛型型子不純物濃度層 8はシリコン窒化膜、 である。
来例の問題点を示を工程断面図、である。 図において、 1はp型シリコン基十反、 2はフィールド酸化膜、 3はゲート絶縁膜、 4はゲート電極、 5はn型低不純物濃度層、 6はシリコン酸化膜、 6aは側壁、 7はn゛型型子不純物濃度層 8はシリコン窒化膜、 である。
Claims (1)
- 【特許請求の範囲】 一導電型半導体基板(1)にゲート絶縁膜(3)を形成
する工程と、 該ゲート絶縁膜(3)の表面に、選択的に導電層からな
るゲート電極(4)を形成する工程と、該ゲート電極(
4)をマスクとして該一導電型半導体基板(1)内に不
純物イオンを注入し、反対導電型の第1の不純物濃度を
有する低不純物濃度層(5)を形成する工程と、 該一導電型半導体基板(1)の全面に、引張応力を有す
る第1の絶縁膜(8)を堆積する工程と、該第1の絶縁
膜(8)の全面に、該第1の絶縁膜(8)より耐エッチ
ング性が小さくかつ該第1の絶縁膜(8)の応力を相殺
する応力を及ぼす第2の絶縁膜(6)を堆積する工程と
、 該第2の絶縁膜(6)に対し異方性エッチングを行ない
該ゲート電極(4)の側面に該第2の絶縁膜(6)から
なる側壁(6a)を形成する工程と、 該側壁(6a)を有するゲート電極(4)をマスクとし
てイオン注入を行ない、反対導電型で、かつ第1の不純
物濃度より高い第2の不純物濃度を有する高不純物濃度
層(7)を形成する工程を含む半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32807389A JPH03188637A (ja) | 1989-12-18 | 1989-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32807389A JPH03188637A (ja) | 1989-12-18 | 1989-12-18 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03188637A true JPH03188637A (ja) | 1991-08-16 |
Family
ID=18206209
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32807389A Pending JPH03188637A (ja) | 1989-12-18 | 1989-12-18 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03188637A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100329748B1 (ko) * | 1995-05-22 | 2002-08-27 | 주식회사 하이닉스반도체 | 드레인접합누설방지를위한엘디디(ldd)구조의모스펫(mosfet) |
JP2006237263A (ja) * | 2005-02-24 | 2006-09-07 | Fujitsu Ltd | 半導体集積回路装置およびその製造方法 |
JP2012178568A (ja) * | 2000-12-08 | 2012-09-13 | Renesas Electronics Corp | 半導体装置 |
-
1989
- 1989-12-18 JP JP32807389A patent/JPH03188637A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100329748B1 (ko) * | 1995-05-22 | 2002-08-27 | 주식회사 하이닉스반도체 | 드레인접합누설방지를위한엘디디(ldd)구조의모스펫(mosfet) |
JP2012178568A (ja) * | 2000-12-08 | 2012-09-13 | Renesas Electronics Corp | 半導体装置 |
JP2006237263A (ja) * | 2005-02-24 | 2006-09-07 | Fujitsu Ltd | 半導体集積回路装置およびその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2826924B2 (ja) | Mosfetの製造方法 | |
US5937297A (en) | Method for making sub-quarter-micron MOSFET | |
US6468843B2 (en) | MIS semiconductor device having an LDD structure and a manufacturing method therefor | |
JP2929419B2 (ja) | 半導体素子の製造方法 | |
JPH06204469A (ja) | 電界効果トランジスタおよびその製造方法 | |
JPH0923010A (ja) | 半導体素子及びその製造方法 | |
US6054357A (en) | Semiconductor device and method for fabricating the same | |
US6548363B1 (en) | Method to reduce the gate induced drain leakage current in CMOS devices | |
JP4093855B2 (ja) | 半導体素子の製造方法 | |
JPH08288508A (ja) | エピタキシャルチャネルmosトランジスタ及びその製造方法 | |
JPH0571174B2 (ja) | ||
US6528399B1 (en) | MOSFET transistor with short channel effect compensated by the gate material | |
US5840611A (en) | Process for making a semiconductor MOS transistor | |
US6303453B1 (en) | Method of manufacturing a semiconductor device comprising a MOS transistor | |
JPH03188637A (ja) | 半導体装置の製造方法 | |
KR0170515B1 (ko) | Gold구조를 갖는 반도체장치 및 그의 제조방법 | |
US20020013016A1 (en) | Method for fabricating semiconductor device | |
JP3049496B2 (ja) | Mosfetの製造方法 | |
JPH06177146A (ja) | Mos fet製造方法 | |
KR20060079542A (ko) | 고전압 소자 영역의 게이트 산화막 질 개선방법 | |
JPH1050994A (ja) | 半導体装置の製造方法 | |
US6720224B2 (en) | Method for forming transistor of semiconductor device | |
KR940011096B1 (ko) | 반도체장치의 소자분리방법 | |
JP2705583B2 (ja) | 半導体装置の製造方法 | |
KR0124642B1 (ko) | 반도체 소자의 제조방법 |