JPH1050994A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1050994A JPH1050994A JP8205533A JP20553396A JPH1050994A JP H1050994 A JPH1050994 A JP H1050994A JP 8205533 A JP8205533 A JP 8205533A JP 20553396 A JP20553396 A JP 20553396A JP H1050994 A JPH1050994 A JP H1050994A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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Abstract
(57)【要約】
【課題】 フィールド酸化膜を厚めに形成し、チャネル
ストッパー注入を高エネルギーで行った後、所望の厚さ
にエッチバックするため、縦方向のエッチングだけでな
く、横方向のエッチングも進むことになる。 【解決手段】 Ｐ型半導体基板１にフィールド酸化膜４
を形成した後、チャネルストッパー層形成のための、ボ
ロンのイオン注入を全面に行う。次に、半導体基板１に
おける活性領域にＭＯＳ型ＦＥＴを形成する。次に、Ｍ
ＯＳ型ＦＥＴのソース／ドレイン領域となるＮ型拡散層
８と該ソース／ドレイン領域直下の上記チャネルストッ
パー層５ｂとの間に該チャネルストッパー層と同じ導電
型で濃度のより低い不純物層を形成するように、ＭＯＳ
型ＦＥＴのゲート電極７及びフィールド酸化膜４をマス
クとして用い、リンのイオン注入を行う。
ストッパー注入を高エネルギーで行った後、所望の厚さ
にエッチバックするため、縦方向のエッチングだけでな
く、横方向のエッチングも進むことになる。 【解決手段】 Ｐ型半導体基板１にフィールド酸化膜４
を形成した後、チャネルストッパー層形成のための、ボ
ロンのイオン注入を全面に行う。次に、半導体基板１に
おける活性領域にＭＯＳ型ＦＥＴを形成する。次に、Ｍ
ＯＳ型ＦＥＴのソース／ドレイン領域となるＮ型拡散層
８と該ソース／ドレイン領域直下の上記チャネルストッ
パー層５ｂとの間に該チャネルストッパー層と同じ導電
型で濃度のより低い不純物層を形成するように、ＭＯＳ
型ＦＥＴのゲート電極７及びフィールド酸化膜４をマス
クとして用い、リンのイオン注入を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものである。
方法に関するものである。
【０００２】
【従来の技術】近年、ＭＯＳ型ＦＥＴの製造プロセスの
中で、素子分離技術において、フィールド酸化膜下にチ
ャネルストッパー層を形成するためのイオン注入（以
下、「チャネルストッパー注入」という。）をフィール
ド酸化膜ごしに打ち込む方法はよく用いられている。フ
ィールド酸化膜形成前にチャネルストッパー注入を行う
方法に比べて、狭チャネル効果の抑制、接合耐圧の向上
に効果があるからである。
中で、素子分離技術において、フィールド酸化膜下にチ
ャネルストッパー層を形成するためのイオン注入（以
下、「チャネルストッパー注入」という。）をフィール
ド酸化膜ごしに打ち込む方法はよく用いられている。フ
ィールド酸化膜形成前にチャネルストッパー注入を行う
方法に比べて、狭チャネル効果の抑制、接合耐圧の向上
に効果があるからである。
【０００３】しかし、フィールド酸化膜形成後にチャネ
ルストッパー注入を行う場合でも、さまざまな方法が提
案されている。例えば、特開平３−２５７８４６号公報
や特開平４−２２１７０号公報等では、レジストマスク
を用いて活性領域に入らないようにしており、また、特
開平５−２８３５１９号公報、特開平５−２１８１９４
号公報や特開平６−５５８８号公報等では、フィールド
酸化膜形成時の耐酸化マスクを残した状態で注入するこ
とにより、活性領域に不純物が入らないようにしてい
る。
ルストッパー注入を行う場合でも、さまざまな方法が提
案されている。例えば、特開平３−２５７８４６号公報
や特開平４−２２１７０号公報等では、レジストマスク
を用いて活性領域に入らないようにしており、また、特
開平５−２８３５１９号公報、特開平５−２１８１９４
号公報や特開平６−５５８８号公報等では、フィールド
酸化膜形成時の耐酸化マスクを残した状態で注入するこ
とにより、活性領域に不純物が入らないようにしてい
る。
【０００４】また、他の方法としては、特開平３−１４
２８５６号公報に示されるように活性領域に入った場合
でも接合容量（拡散層の下部と基板との面方向の接合容
量）の増大を抑えるため、フィールド酸化膜をあらかじ
め厚く形成しておくことにより、チャネルストッパー注
入の加速エネルギーを高くして、活性領域に入っても、
かなり深い部分に注入されるようにし、その後フィール
ド酸化膜を所定の厚さになるまでエッチングする方法が
ある。
２８５６号公報に示されるように活性領域に入った場合
でも接合容量（拡散層の下部と基板との面方向の接合容
量）の増大を抑えるため、フィールド酸化膜をあらかじ
め厚く形成しておくことにより、チャネルストッパー注
入の加速エネルギーを高くして、活性領域に入っても、
かなり深い部分に注入されるようにし、その後フィール
ド酸化膜を所定の厚さになるまでエッチングする方法が
ある。
【０００５】上述したレジストマスクを用いる方法は、
マスク合わせ精度を要求されるため、微細化には不向き
である。また、耐酸化マスクを残した状態で注入する方
法も注入エネルギーが高い場合、耐酸化マスクも厚くす
る必要があり、熱酸化時にストレスが基板にかかる等現
実的ではなく、注入エネルギーが比較的低い場合では、
フィールド酸化膜を薄くする必要があり、バランスを取
ることが困難である。
マスク合わせ精度を要求されるため、微細化には不向き
である。また、耐酸化マスクを残した状態で注入する方
法も注入エネルギーが高い場合、耐酸化マスクも厚くす
る必要があり、熱酸化時にストレスが基板にかかる等現
実的ではなく、注入エネルギーが比較的低い場合では、
フィールド酸化膜を薄くする必要があり、バランスを取
ることが困難である。
【０００６】したがって、活性領域にも入ることを前提
とする方法が現実的であり、以下、図７を用いて特開平
３−１４２８５６号公報に記載の、活性領域にも入る従
来技術の説明をする。
とする方法が現実的であり、以下、図７を用いて特開平
３−１４２８５６号公報に記載の、活性領域にも入る従
来技術の説明をする。
【０００７】まず、Ｐ型シリコン基板（若しくはＰウエ
ル）２１上にパッド酸化膜２２、シリコン窒化膜２３を
堆積し、活性領域を開口した後、フィールド酸化膜２４
を形成する（図７（ａ））。ここでフィールド酸化膜２
４を所望の厚さよりも厚く形成する。例えば、所望の膜
厚が３０００Åならば、４０００Åの膜厚になるように
フィールト酸化膜２４を形成する。
ル）２１上にパッド酸化膜２２、シリコン窒化膜２３を
堆積し、活性領域を開口した後、フィールド酸化膜２４
を形成する（図７（ａ））。ここでフィールド酸化膜２
４を所望の厚さよりも厚く形成する。例えば、所望の膜
厚が３０００Åならば、４０００Åの膜厚になるように
フィールト酸化膜２４を形成する。
【０００８】次に、パッド酸化膜２２、シリコン窒化膜
２３除去後、ボロンをフィールド酸化膜２４の上からド
ーズ量が４×１０12ｃｍ-2で注入する。この際、フィー
ルド酸化膜が４０００Åの場合、加速エネルギーは１５
０ｋｅＶ程度とする（図７（ｂ））。尚、２５ａは注入
されたボロンを示す。
２３除去後、ボロンをフィールド酸化膜２４の上からド
ーズ量が４×１０12ｃｍ-2で注入する。この際、フィー
ルド酸化膜が４０００Åの場合、加速エネルギーは１５
０ｋｅＶ程度とする（図７（ｂ））。尚、２５ａは注入
されたボロンを示す。
【０００９】次に、フッ化水素酸によるウエットエッチ
又はＲＩＥ法によるエッチバックを行い、フィールド酸
化膜２４の膜厚が所望の膜厚になるようにする。尚、図
７（ｃ）における符号ａはエッチバックする量を示め
し、具体的には、１０００Å程度であり、符号ｂはエッ
チング後の膜厚を示し、具体的には、３０００Å程度で
ある。
又はＲＩＥ法によるエッチバックを行い、フィールド酸
化膜２４の膜厚が所望の膜厚になるようにする。尚、図
７（ｃ）における符号ａはエッチバックする量を示め
し、具体的には、１０００Å程度であり、符号ｂはエッ
チング後の膜厚を示し、具体的には、３０００Å程度で
ある。
【００１０】次に、ゲート酸化膜２６、ゲート電極２７
を形成し、その後、ソース／ドレイン領域となるべきＮ
+拡散層２８を形成する（図７（ｄ））。尚、図７
（ｄ）において、チャネルストッパー注入されたボロン
２５ａがＭＯＳ型ＦＥＴ形成工程を通してなされる熱処
理、例えば拡散層の活性化用の熱処理等で拡散し、若干
の広がりをもった不純物層（チャネルストッパー層とな
るボロン注入層）２５ｂとなる。
を形成し、その後、ソース／ドレイン領域となるべきＮ
+拡散層２８を形成する（図７（ｄ））。尚、図７
（ｄ）において、チャネルストッパー注入されたボロン
２５ａがＭＯＳ型ＦＥＴ形成工程を通してなされる熱処
理、例えば拡散層の活性化用の熱処理等で拡散し、若干
の広がりをもった不純物層（チャネルストッパー層とな
るボロン注入層）２５ｂとなる。
【００１１】また、図７（ｄ）に示すように、活性領域
（ＭＯＳ型ＦＥＴが形成される領域）では、チャネルス
トッパー層となるボロン注入層２５ｂはかなり深い位置
に形成されることになる。したがって、接合容量（拡散
層の下部と基板との面方向の接合容量）の増加といった
問題を回避することができる。
（ＭＯＳ型ＦＥＴが形成される領域）では、チャネルス
トッパー層となるボロン注入層２５ｂはかなり深い位置
に形成されることになる。したがって、接合容量（拡散
層の下部と基板との面方向の接合容量）の増加といった
問題を回避することができる。
【００１２】
【発明が解決しようとする課題】しかしながら、上述の
従来の製造方法では、フィールド酸化膜２４を厚めに形
成し、チャネルストッパー注入を高エネルギーで行った
後、所望の厚さにエッチバックするため、縦方向のエッ
チングだけでなく、横方向のエッチングも進むことにな
る。図７（ｃ）における符号ｃはここでいう横方向のエ
ッチング量を示し、この部分は寸法シフトになる。この
部分がバラツキを有することは、ＭＯＳ型ＦＥＴのゲー
ト幅がバラツキを有することであるから、特性バラツキ
を生じることになる。また、素子分離領域の幅でもある
ことから、必要以上にエッチングされた場合を考えて、
予め大きくしておく必要もある。いずれにしても、エッ
チバックによる寸法シフトが生じる限り、微細化には適
しない。
従来の製造方法では、フィールド酸化膜２４を厚めに形
成し、チャネルストッパー注入を高エネルギーで行った
後、所望の厚さにエッチバックするため、縦方向のエッ
チングだけでなく、横方向のエッチングも進むことにな
る。図７（ｃ）における符号ｃはここでいう横方向のエ
ッチング量を示し、この部分は寸法シフトになる。この
部分がバラツキを有することは、ＭＯＳ型ＦＥＴのゲー
ト幅がバラツキを有することであるから、特性バラツキ
を生じることになる。また、素子分離領域の幅でもある
ことから、必要以上にエッチングされた場合を考えて、
予め大きくしておく必要もある。いずれにしても、エッ
チバックによる寸法シフトが生じる限り、微細化には適
しない。
【００１３】一方、ＥＥＰＲＯＭ等の不揮発性メモリで
は、データの書き込みや消去時に高電圧が拡散層にも印
加される。そのため、ソース／ドレイン耐圧（接合耐圧
やパンチスルー耐圧）や素子分離耐圧（フィールド反転
電圧）を大きくしなければならない。現在では１５Ｖ以
上の耐圧が必要となる。また、素子分離耐圧を上げるた
めには、フィールド酸化膜を厚くしたり、チャネルスト
ッパー形成のための不純物の注入量を増やすことになる
が、フィールド酸化膜をより厚く形成することとなり、
厚くするほど、バーズビークが延びやすく、寸法シフト
が大きくなってしまう。
は、データの書き込みや消去時に高電圧が拡散層にも印
加される。そのため、ソース／ドレイン耐圧（接合耐圧
やパンチスルー耐圧）や素子分離耐圧（フィールド反転
電圧）を大きくしなければならない。現在では１５Ｖ以
上の耐圧が必要となる。また、素子分離耐圧を上げるた
めには、フィールド酸化膜を厚くしたり、チャネルスト
ッパー形成のための不純物の注入量を増やすことになる
が、フィールド酸化膜をより厚く形成することとなり、
厚くするほど、バーズビークが延びやすく、寸法シフト
が大きくなってしまう。
【００１４】また、チャネル部の深い部分でチャネルス
トッパー層を形成し、トランジスタへの影響が無いよう
にした場合、微細なトランジスタを形成しようとする
と、追加して、チャネル注入等をあらためて行う必要が
生じる。
トッパー層を形成し、トランジスタへの影響が無いよう
にした場合、微細なトランジスタを形成しようとする
と、追加して、チャネル注入等をあらためて行う必要が
生じる。
【００１５】本発明は、接合容量の増加を生じさせず、
また、フィールド酸化膜の寸法シフトを生じさせること
なく安定した素子分離領域及びＭＯＳ型ＦＥＴを有する
半導体装置を提供することを目的とする。
また、フィールド酸化膜の寸法シフトを生じさせること
なく安定した素子分離領域及びＭＯＳ型ＦＥＴを有する
半導体装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】請求項１記載の本発明の
半導体装置の製造方法は、第１導電型半導体基板又は第
１導電型ウエルにフィールド酸化膜を形成する工程と、
上記フィールド酸化膜下部にチャネルストッパー層を形
成するための、第１導電型不純物のイオン注入を全面に
行い、その後、上記半導体基板又はウエルにおける活性
領域にＭＯＳ型ＦＥＴを形成する工程と、上記ＭＯＳ型
ＦＥＴのソース／ドレイン領域と該ソース／ドレイン領
域直下の上記チャネルストッパー層との間に該チャネル
ストッパー層と同じ導電型で濃度のより低い不純物層を
形成するように、上記ＭＯＳ型ＦＥＴのゲート電極及び
上記フィールド酸化膜をマスクとして用い、所定のドー
ズ量及び所定の加速エネルギーで第２導電型不純物のイ
オン注入を行う工程とを有することを特徴とするもので
ある。
半導体装置の製造方法は、第１導電型半導体基板又は第
１導電型ウエルにフィールド酸化膜を形成する工程と、
上記フィールド酸化膜下部にチャネルストッパー層を形
成するための、第１導電型不純物のイオン注入を全面に
行い、その後、上記半導体基板又はウエルにおける活性
領域にＭＯＳ型ＦＥＴを形成する工程と、上記ＭＯＳ型
ＦＥＴのソース／ドレイン領域と該ソース／ドレイン領
域直下の上記チャネルストッパー層との間に該チャネル
ストッパー層と同じ導電型で濃度のより低い不純物層を
形成するように、上記ＭＯＳ型ＦＥＴのゲート電極及び
上記フィールド酸化膜をマスクとして用い、所定のドー
ズ量及び所定の加速エネルギーで第２導電型不純物のイ
オン注入を行う工程とを有することを特徴とするもので
ある。
【００１７】また、請求項２記載の本発明の半導体装置
の製造方法は、上記第２導電型不純物のイオン注入を、
不純物濃度ピークが略ソース／ドレイン領域のボトム部
に位置するように、所定の加速エネルギーで行うことを
特徴とする、請求項１記載の半導体装置の製造方法であ
る。
の製造方法は、上記第２導電型不純物のイオン注入を、
不純物濃度ピークが略ソース／ドレイン領域のボトム部
に位置するように、所定の加速エネルギーで行うことを
特徴とする、請求項１記載の半導体装置の製造方法であ
る。
【００１８】
【発明の実施の形態】以下、一実施の形態に基づいて、
本発明を詳細に説明します。
本発明を詳細に説明します。
【００１９】図１は本発明の一実施の形態の半導体装置
の製造工程図であり、図２（ａ）は本発明を用いた場合
と、従来技術を用いた場合とでの素子分離幅とフィール
ド反転電圧との関係を示す図であり、同（ｂ）はフィー
ルド酸化膜形成前にチャネルストッパー注入を行う場合
と、フィールド酸化膜形成後にチャネルストッパー注入
を行う場合とでの素子分離幅とソース／ドレイン耐圧と
の関係を示す図であり、図３は本発明を用いた場合と従
来技術を用いた場合のゲート長とソース／ドレイン耐圧
との関係を示す図であり、図４はフィールド酸化膜形成
前にチャネルストッパーン注入を行う場合と、フィール
ド酸化膜形成後にチャネルストッパー注入を行う場合と
でのバイアスとＮ−ｃｈＭＯＳ型ＦＥＴの接合容量との
関係を示す図であり、図５（ａ）は、本発明を用いた場
合と、チャネルストッパー注入がチャネル部に入らない
従来技術を用いた場合とでの、チャネル部の基板深さ方
向の不純物濃度分布を示す図であり、同（ｂ）は本発明
を用いた場合と、リン注入を行わない従来技術を用いた
場合とでの、ソース／ドレイン領域の基板深さ方向の不
純物濃度分布を示す図であり、同（ｃ）は本発明を用い
た場合と、フィールド酸化膜形成前にチャネルストッパ
ー用イオン注入を行う場合とでの、フィールド酸化膜部
の基板深さ方向の不純物濃度分布を示す図であり、図６
（ａ）はリンの注入濃度と接合耐圧との関係を示す図で
あり、同（ｂ）はボロンの注入量と接合耐圧及びフィー
ルド反転電圧との関係を示す図である。
の製造工程図であり、図２（ａ）は本発明を用いた場合
と、従来技術を用いた場合とでの素子分離幅とフィール
ド反転電圧との関係を示す図であり、同（ｂ）はフィー
ルド酸化膜形成前にチャネルストッパー注入を行う場合
と、フィールド酸化膜形成後にチャネルストッパー注入
を行う場合とでの素子分離幅とソース／ドレイン耐圧と
の関係を示す図であり、図３は本発明を用いた場合と従
来技術を用いた場合のゲート長とソース／ドレイン耐圧
との関係を示す図であり、図４はフィールド酸化膜形成
前にチャネルストッパーン注入を行う場合と、フィール
ド酸化膜形成後にチャネルストッパー注入を行う場合と
でのバイアスとＮ−ｃｈＭＯＳ型ＦＥＴの接合容量との
関係を示す図であり、図５（ａ）は、本発明を用いた場
合と、チャネルストッパー注入がチャネル部に入らない
従来技術を用いた場合とでの、チャネル部の基板深さ方
向の不純物濃度分布を示す図であり、同（ｂ）は本発明
を用いた場合と、リン注入を行わない従来技術を用いた
場合とでの、ソース／ドレイン領域の基板深さ方向の不
純物濃度分布を示す図であり、同（ｃ）は本発明を用い
た場合と、フィールド酸化膜形成前にチャネルストッパ
ー用イオン注入を行う場合とでの、フィールド酸化膜部
の基板深さ方向の不純物濃度分布を示す図であり、図６
（ａ）はリンの注入濃度と接合耐圧との関係を示す図で
あり、同（ｂ）はボロンの注入量と接合耐圧及びフィー
ルド反転電圧との関係を示す図である。
【００２０】また、図１において、１はＰ型シリコン基
板、２はパッド酸化膜、３はシリコン窒化膜、４はフィ
ード酸化膜、５ａは注入されたボロン、５ｂは熱処理後
のボロン注入層、６はゲート酸化膜、７はゲート電極、
８はＮ型拡散層（ソース／ドレイン領域）、９はリン注
入層を示す。
板、２はパッド酸化膜、３はシリコン窒化膜、４はフィ
ード酸化膜、５ａは注入されたボロン、５ｂは熱処理後
のボロン注入層、６はゲート酸化膜、７はゲート電極、
８はＮ型拡散層（ソース／ドレイン領域）、９はリン注
入層を示す。
【００２１】次に、図１を用いて、本発明の一実施の形
態の半導体装置の製造工程を説明する。
態の半導体装置の製造工程を説明する。
【００２２】まず、Ｐ型半導体基板（又は、Ｐ型ウエ
ル）１上に、パッド酸化膜２を２００〜３００Å（特に
２８０Å付近が最適である。）程度形成し、シリコン窒
化膜３を１５００〜２５００Å（特に２０００Å付近が
最適である。）程度形成し、活性領域をフォトエッチン
グ技術を用いて開口し、フィールド酸化膜４を成長させ
る。フィールド酸化膜４の膜厚は、所有の特性から決定
されるべきであるが、本実施の形態では、４０００〜６
０００Å（特に５０００Å付近が最適である。）で行っ
た。フィールド酸化の条件も特定しないが、本実施の形
態では、１１００℃のウエット酸化を用いた。
ル）１上に、パッド酸化膜２を２００〜３００Å（特に
２８０Å付近が最適である。）程度形成し、シリコン窒
化膜３を１５００〜２５００Å（特に２０００Å付近が
最適である。）程度形成し、活性領域をフォトエッチン
グ技術を用いて開口し、フィールド酸化膜４を成長させ
る。フィールド酸化膜４の膜厚は、所有の特性から決定
されるべきであるが、本実施の形態では、４０００〜６
０００Å（特に５０００Å付近が最適である。）で行っ
た。フィールド酸化の条件も特定しないが、本実施の形
態では、１１００℃のウエット酸化を用いた。
【００２３】次に、パッド酸化膜２及びシリコン窒化膜
３を除去した後、チャネルストッパー注入として、ボロ
ンを加速エネルギーを１４０〜１８０ｋｅＶ（１６０ｋ
ｅＶ付近が最適である。）とし、ドーズ量を２×１０12
〜４×１０12／ｃｍ2（３×１０12／ｃｍ2が最適であ
る。）として、イオン注入する。この際、図５（ｃ）に
示すように、フィールド酸化膜４のボトムに上記注入さ
れたボロンイオンの不純物濃度のピークがくるようにす
るのが望ましい。この場合、図２（ａ）に示すように、
フィールド反転電圧が従来技術に比べ向上する。また、
図６（ｂ）に示すように、加速エネルギーを１６０ｋｅ
Ｖとしたときのボロンの注入量は増加するほど接合耐圧
は減少するが、フィールド反転電圧は増加する。更に、
本発明では、フィールド酸化膜形成後にチャネルストッ
パー注入を行っているが、図２（ｂ）に示すように、フ
ィールド酸化膜形成前に行う場合に比べて、素子分離幅
が小さい場合、ソース／ドレイン耐圧の向上が見られ
る。
３を除去した後、チャネルストッパー注入として、ボロ
ンを加速エネルギーを１４０〜１８０ｋｅＶ（１６０ｋ
ｅＶ付近が最適である。）とし、ドーズ量を２×１０12
〜４×１０12／ｃｍ2（３×１０12／ｃｍ2が最適であ
る。）として、イオン注入する。この際、図５（ｃ）に
示すように、フィールド酸化膜４のボトムに上記注入さ
れたボロンイオンの不純物濃度のピークがくるようにす
るのが望ましい。この場合、図２（ａ）に示すように、
フィールド反転電圧が従来技術に比べ向上する。また、
図６（ｂ）に示すように、加速エネルギーを１６０ｋｅ
Ｖとしたときのボロンの注入量は増加するほど接合耐圧
は減少するが、フィールド反転電圧は増加する。更に、
本発明では、フィールド酸化膜形成後にチャネルストッ
パー注入を行っているが、図２（ｂ）に示すように、フ
ィールド酸化膜形成前に行う場合に比べて、素子分離幅
が小さい場合、ソース／ドレイン耐圧の向上が見られ
る。
【００２４】次に、通常のＭＯＳ型ＦＥＴの形成を行
う。すなわち、ゲート酸化膜６を形成し、ゲート電極７
を形成し、Ｎ型不純物を注入し、活性化用アニールとし
て、９００℃、６０分程度の熱処理を行い、ソース／ド
レイン領域となるＮ型拡散層８を形成する。
う。すなわち、ゲート酸化膜６を形成し、ゲート電極７
を形成し、Ｎ型不純物を注入し、活性化用アニールとし
て、９００℃、６０分程度の熱処理を行い、ソース／ド
レイン領域となるＮ型拡散層８を形成する。
【００２５】尚、本実施の形態では、ゲート酸化膜６の
膜厚は１２０〜１６０Åで、塩酸酸化により形成され
る。また、ゲート電極７は、膜厚が１５００Å程度のリ
ンドープのポリシリコンと膜厚が１０００Å程度のタン
グステンシリサイドのポリサイド構造を用いた。更に、
ソース／ドレイン領域となるＮ型拡散層８の形成は、加
速エネルギーを３０〜５０ｋｅＶ、ドーズ量を１×１０
15〜５×１０15／ｃｍ2として行うのが適当である。し
かし、本願発明は上記条件に限定されるものではなく、
また、トランジスタ構造としては、ＭＯＳ型ＦＥＴであ
れば、特に限定されず、ＬＤＤ構造を用いてもよい。
膜厚は１２０〜１６０Åで、塩酸酸化により形成され
る。また、ゲート電極７は、膜厚が１５００Å程度のリ
ンドープのポリシリコンと膜厚が１０００Å程度のタン
グステンシリサイドのポリサイド構造を用いた。更に、
ソース／ドレイン領域となるＮ型拡散層８の形成は、加
速エネルギーを３０〜５０ｋｅＶ、ドーズ量を１×１０
15〜５×１０15／ｃｍ2として行うのが適当である。し
かし、本願発明は上記条件に限定されるものではなく、
また、トランジスタ構造としては、ＭＯＳ型ＦＥＴであ
れば、特に限定されず、ＬＤＤ構造を用いてもよい。
【００２６】また、所望のしきい値電圧によっては、チ
ャネルストッパー注入のみで、別途チャネル注入を行わ
なくてもよい場合もあるが、同じマスクを用いて、チャ
ネル注入としてボロンを１０〜３０ｋｅＶでチャネル領
域に注入しておいてもよい。但し、チャネルストッパー
層となるボロン注入層５ｂはＮ型拡散層８の活性化アニ
ールにより、広がりをもち、図１（ｄ）に示すような分
布をとるので、実際には、図５（ａ）に示すように、注
入されたボロンの影響がチャネル直下あたりまで及んで
おり、この濃度によっても、しきい値電圧は上昇するた
め、チャネル注入として打ち込むドーズ量は、従来必要
としていたドーズ量より、かなり少なくてもよい。ま
た、チャネルストッパー形成時にＮＭＯＳ型ＦＥＴのチ
ャネル領域をマスクするものとしないものを製造すれ
ば、しきい値の異なるＦＥＴが得られる。
ャネルストッパー注入のみで、別途チャネル注入を行わ
なくてもよい場合もあるが、同じマスクを用いて、チャ
ネル注入としてボロンを１０〜３０ｋｅＶでチャネル領
域に注入しておいてもよい。但し、チャネルストッパー
層となるボロン注入層５ｂはＮ型拡散層８の活性化アニ
ールにより、広がりをもち、図１（ｄ）に示すような分
布をとるので、実際には、図５（ａ）に示すように、注
入されたボロンの影響がチャネル直下あたりまで及んで
おり、この濃度によっても、しきい値電圧は上昇するた
め、チャネル注入として打ち込むドーズ量は、従来必要
としていたドーズ量より、かなり少なくてもよい。ま
た、チャネルストッパー形成時にＮＭＯＳ型ＦＥＴのチ
ャネル領域をマスクするものとしないものを製造すれ
ば、しきい値の異なるＦＥＴが得られる。
【００２７】次に、加速エネルギーを８０〜１２０ｋｅ
Ｖとし、ドーズ量を３×１０12〜７×１０12／ｃｍ2と
してリンのイオン注入を行う。この注入の不純物濃度ピ
ークは、ソース／ドレイン領域となるＮ型拡散層８のボ
トム付近にくることが望ましいが、Ｎ型拡散層８のボト
ムとチャネルストッパー用ボロン注入層５ｂの濃度より
低いＰ型のリン注入層９とが接するように形成されれば
よく、これによりソース／ドレイン領域となるＮ型拡散
層８直下のチャネルストッパー用ボロン注入層５ｂをキ
ャンセルすることになる。したがって、図５（ｂ）に示
すように接合付近は、濃度分布がなだらかになり、Ｎ型
拡散層８のボトムに不純物濃度ピークがくるようにすれ
ば、よりなだらかになる。このため、接合容量の増大や
接合耐圧の低下といった問題もなくなる。
Ｖとし、ドーズ量を３×１０12〜７×１０12／ｃｍ2と
してリンのイオン注入を行う。この注入の不純物濃度ピ
ークは、ソース／ドレイン領域となるＮ型拡散層８のボ
トム付近にくることが望ましいが、Ｎ型拡散層８のボト
ムとチャネルストッパー用ボロン注入層５ｂの濃度より
低いＰ型のリン注入層９とが接するように形成されれば
よく、これによりソース／ドレイン領域となるＮ型拡散
層８直下のチャネルストッパー用ボロン注入層５ｂをキ
ャンセルすることになる。したがって、図５（ｂ）に示
すように接合付近は、濃度分布がなだらかになり、Ｎ型
拡散層８のボトムに不純物濃度ピークがくるようにすれ
ば、よりなだらかになる。このため、接合容量の増大や
接合耐圧の低下といった問題もなくなる。
【００２８】尚、図６（ａ）に示すように、加速エネル
ギーを１００ｋｅＶとした場合のリン注入量は増加する
ほど、接合耐圧は増加する。また、リンのドーズ量も１
０13／ｃｍ2を越えると、素子分離耐圧に悪影響を与え
るため、上記範囲が望ましい。また、リンの注入では、
Ｎ型拡散層８形成のための注入と同様ゲート電極、フィ
ールド酸化膜がマスクとなり、Ｎ型拡散層８の形成領域
のみに注入される。
ギーを１００ｋｅＶとした場合のリン注入量は増加する
ほど、接合耐圧は増加する。また、リンのドーズ量も１
０13／ｃｍ2を越えると、素子分離耐圧に悪影響を与え
るため、上記範囲が望ましい。また、リンの注入では、
Ｎ型拡散層８形成のための注入と同様ゲート電極、フィ
ールド酸化膜がマスクとなり、Ｎ型拡散層８の形成領域
のみに注入される。
【００２９】上述の本発明を用いることにより、チャネ
ルストッパー層形成の際に活性領域に注入されたボロン
はチャネル下において、ソース／ドレイン領域のパンチ
スルーストッパーとして働き、図３（ａ）に示すように
ショートチャネル抑制に効果があり、また、本実施の形
態においては、ゲート長で０．１μｍ弱の効果が得られ
た。
ルストッパー層形成の際に活性領域に注入されたボロン
はチャネル下において、ソース／ドレイン領域のパンチ
スルーストッパーとして働き、図３（ａ）に示すように
ショートチャネル抑制に効果があり、また、本実施の形
態においては、ゲート長で０．１μｍ弱の効果が得られ
た。
【００３０】また、ソース／ドレイン領域直下において
は、リン注入により、接合容量の増加を抑えることがで
き、フィールド酸化膜形成前にチャネルストッパー注入
を行う方法と比較すると、図３（ｂ）に示すように、ソ
ース／ドレイン領域直下は同等、横方向はフィールド酸
化膜形成後にチャネルストッパー注入を行う方がソース
／ドレイン領域の横の部分のＰ型濃度は低いため接合容
量も低くなるため、トータルとして大幅に接合容量を低
下させることができる。
は、リン注入により、接合容量の増加を抑えることがで
き、フィールド酸化膜形成前にチャネルストッパー注入
を行う方法と比較すると、図３（ｂ）に示すように、ソ
ース／ドレイン領域直下は同等、横方向はフィールド酸
化膜形成後にチャネルストッパー注入を行う方がソース
／ドレイン領域の横の部分のＰ型濃度は低いため接合容
量も低くなるため、トータルとして大幅に接合容量を低
下させることができる。
【００３１】以上、本実施の形態では、Ｎ−ｃｈＭＯＳ
型ＦＥＴについて説明したが、Ｐ−ｃｈＭＯＳ型ＦＥＴ
についても適用可能である。
型ＦＥＴについて説明したが、Ｐ−ｃｈＭＯＳ型ＦＥＴ
についても適用可能である。
【００３２】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、フィールド酸化膜を通してチャネル
ストッパー注入を行うが、予めフィールド酸化膜を厚く
して、エッチバックにより所望に膜厚に合わせるといっ
た手段を取らないため、寸法シフトといった問題がな
い。
用いることにより、フィールド酸化膜を通してチャネル
ストッパー注入を行うが、予めフィールド酸化膜を厚く
して、エッチバックにより所望に膜厚に合わせるといっ
た手段を取らないため、寸法シフトといった問題がな
い。
【００３３】また、活性領域に注入されたチャネルスト
ッパー層形成用イオンについては、ソース／ドレイン領
域のボトムにおいて、チャネルストッパー層形成用イオ
ンと同じ導電型で濃度の低い不純物で、チャネルストッ
パー層の不純物濃度を緩和しするため、ソース／ドレイ
ン領域ボトムでの接合容量を低減できる。
ッパー層形成用イオンについては、ソース／ドレイン領
域のボトムにおいて、チャネルストッパー層形成用イオ
ンと同じ導電型で濃度の低い不純物で、チャネルストッ
パー層の不純物濃度を緩和しするため、ソース／ドレイ
ン領域ボトムでの接合容量を低減できる。
【００３４】また、チャネルストッパー層形成の際に活
性領域に注入されたボロンはチャネル下において、ソー
ス／ドレイン領域のパンチスルーストッパーとして働
く。したがって、チャネル注入により、パンチスルース
トッパー層を形成する必要がないため、チャネル注入量
を減らすことができる。
性領域に注入されたボロンはチャネル下において、ソー
ス／ドレイン領域のパンチスルーストッパーとして働
く。したがって、チャネル注入により、パンチスルース
トッパー層を形成する必要がないため、チャネル注入量
を減らすことができる。
【００３５】また、改めてチャネル注入を行う場合、チ
ャネルストッパー層形成用イオン注入とチャネル注入は
同一マスクを用いることができるので、マスク数の削減
にもなる。
ャネルストッパー層形成用イオン注入とチャネル注入は
同一マスクを用いることができるので、マスク数の削減
にもなる。
【００３６】以上、チャネルストッパー層形成をフィー
ルド酸化膜形成後に行うことによるメリットを生かした
まま、従来技術の問題を生じさせる事なく、接合容量の
増大を抑制し、且つ、ショートチャネル効果の抑制もで
きる。
ルド酸化膜形成後に行うことによるメリットを生かした
まま、従来技術の問題を生じさせる事なく、接合容量の
増大を抑制し、且つ、ショートチャネル効果の抑制もで
きる。
【図１】は本発明の一実施の形態の半導体装置の製造工
程図である。
程図である。
【図２】（ａ）は素子分離幅とフィールド反転電圧との
関係を示す図であり、（ｂ）は素子分離幅とソース／ド
レイン耐圧との関係を示す図である。
関係を示す図であり、（ｂ）は素子分離幅とソース／ド
レイン耐圧との関係を示す図である。
【図３】ゲート長とソース／ドレイン耐圧との関係を示
す図である。
す図である。
【図４】バイアスとＮ−ｃｈＭＯＳ型ＦＥＴの接合容量
との関係を示す図である。
との関係を示す図である。
【図５】（ａ）は、チャネル部の基板深さ方向の不純物
濃度分布を示す図であり、（ｂ）はソース／ドレイン領
域の基板深さ方向の不純物濃度分布を示す図であり、
（ｃ）はフィールド酸化膜部の基板深さ方向の不純物濃
度分布を示す図である。
濃度分布を示す図であり、（ｂ）はソース／ドレイン領
域の基板深さ方向の不純物濃度分布を示す図であり、
（ｃ）はフィールド酸化膜部の基板深さ方向の不純物濃
度分布を示す図である。
【図６】（ａ）はリンの注入濃度と接合耐圧との関係を
示す図であり、（ｂ）はボロンの注入量と接合耐圧及び
フィールド反転電圧との関係を示す図である。
示す図であり、（ｂ）はボロンの注入量と接合耐圧及び
フィールド反転電圧との関係を示す図である。
【図７】従来技術を用いた半導体装置の製造工程を示す
図である。
図である。
１ Ｐ型シリコン基板 ２ パッド酸化膜 ３ シリコン窒化膜 ４ フィード酸化膜 ５ａ 注入されたボロン ５ｂ 熱処理後のボロン注入層 ６ ゲート酸化膜 ７ ゲート電極 ８ Ｎ型拡散層 ９ リン注入層
Claims (2)
- 【請求項１】 第１導電型半導体基板又は第１導電型ウ
エルにフィールド酸化膜を形成する工程と、 上記フィールド酸化膜下部にチャネルストッパー層を形
成するための、第１導電型不純物のイオン注入を全面に
行い、その後、上記半導体基板又はウエルにおける活性
領域にＭＯＳ型ＦＥＴを形成する工程と、 上記ＭＯＳ型ＦＥＴのソース／ドレイン領域と該ソース
／ドレイン領域直下の上記チャネルストッパー層との間
に該チャネルストッパー層と同じ導電型で濃度のより低
い不純物層を形成するように、上記ＭＯＳ型ＦＥＴのゲ
ート電極及び上記フィールド酸化膜をマスクとして用
い、所定のドーズ量及び所定の加速エネルギーで第２導
電型不純物のイオン注入を行う工程とを有することを特
徴とする、半導体装置の製造方法。 - 【請求項２】 上記第２導電型不純物のイオン注入を、
不純物濃度ピークが略ソース／ドレイン領域のボトム部
に位置するように、所定の加速エネルギーで行うことを
特徴とする、請求項１記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8205533A JPH1050994A (ja) | 1996-08-05 | 1996-08-05 | 半導体装置の製造方法 |
| US08/904,557 US5959330A (en) | 1996-08-05 | 1997-08-04 | Semiconductor device and method of manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8205533A JPH1050994A (ja) | 1996-08-05 | 1996-08-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050994A true JPH1050994A (ja) | 1998-02-20 |
Family
ID=16508472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8205533A Pending JPH1050994A (ja) | 1996-08-05 | 1996-08-05 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5959330A (ja) |
| JP (1) | JPH1050994A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017228736A (ja) * | 2016-06-24 | 2017-12-28 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置、半導体装置の製造方法および固有情報の生成方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066550A (en) * | 1998-06-05 | 2000-05-23 | United Integrated Circuits Corp. | Method of improving selectivity between silicon nitride and silicon oxide |
| US6455893B1 (en) | 1998-06-26 | 2002-09-24 | Elmos Semiconductor Ag | MOS transistor with high voltage sustaining capability and low on-state resistance |
| JP2000082704A (ja) * | 1998-09-04 | 2000-03-21 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
| JP2004200372A (ja) * | 2002-12-18 | 2004-07-15 | Renesas Technology Corp | 半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254466A (ja) * | 1985-09-03 | 1987-03-10 | Sony Corp | 半導体装置 |
| JP2721167B2 (ja) * | 1988-01-28 | 1998-03-04 | 株式会社東芝 | 半導体記憶装置 |
| JP3090669B2 (ja) * | 1989-10-27 | 2000-09-25 | ソニー株式会社 | 半導体装置の製造方法 |
| JPH03257846A (ja) * | 1990-03-07 | 1991-11-18 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH0831539B2 (ja) * | 1990-05-17 | 1996-03-27 | 富士通株式会社 | 不揮発性メモリの製造方法 |
| JPH05218194A (ja) * | 1992-01-31 | 1993-08-27 | Nec Corp | 半導体装置の製造方法 |
| JPH05283519A (ja) * | 1992-03-31 | 1993-10-29 | Nec Corp | 半導体装置の製造方法 |
| JPH065588A (ja) * | 1992-06-16 | 1994-01-14 | Sony Corp | 半導体装置の製造方法 |
| JPH08125180A (ja) * | 1994-10-25 | 1996-05-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1996
- 1996-08-05 JP JP8205533A patent/JPH1050994A/ja active Pending
-
1997
- 1997-08-04 US US08/904,557 patent/US5959330A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017228736A (ja) * | 2016-06-24 | 2017-12-28 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置、半導体装置の製造方法および固有情報の生成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5959330A (en) | 1999-09-28 |
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