JPS6254466A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

本発明を次の順序に従って説明する。 Ａ、産業上の利用分野 Ｂ９発明の概要 Ｃ０従来の技術 り０発明が解決しようとする問題点 Ｅ８問題点を解決するための手段 Ｆ１作用 Ｇ、実施例

【第１実施例】低抵抗領域の形成例

【第２実施例】重金属導入領域の形成例

【第３実施例】
他の例 Ｈ０発明の効果 Ａ、産業上の利用分野 本発明は、ＭＯ５−ＦＥＴ等の半導体装置に関する。 Ｂ１発明の４既要 この発明は、ＭＯＳ　−Ｆ　ＥＴにおいて、チャンネル
形成領域下部に深部で基板電流を抑制する不純物領域を
形成することより、寄生バイポーラトランジスク動作や
ラッチアップ現象等の悪影音を除去するものである。 Ｃ３従来の技術 一般に、ＣＭＯ５−ＦＥＴ等の半導体装置においては、
Ｎ型の基板にＰウェル領域が形成され、このＰウェル領
域に形成されるＮチャンネルのＦＥＴと、Ｐウェル領域
以外の素子形成領域に形成されるＰチャンネルのＦＥＴ
とが動作するようになっている。 Ｐウェル領域のＮチャンネルのＦＥＴには、ソース領域
、ドレイン領域、ゲート電極等が形成され、ソース領域
とドレイン領域の間の領域でゲート電極によって制御さ
れる領域は、チャンネル形成領域になっている。そして
、最近の半導体装置の高性能化の要求から、チャンネル
形成領域の下部には不純物領域が形成されることがある
。 このようにチャンネル形成領域の下部に不純物領域が形
成される半導体装置の一例を第６図に示す。 第６図に示す半導体装置の例は、相補型のＭＯ８−ＦＥ
Ｔであり、先ず、シリコン基板等のＮ型の基板１０１内
にＰウェル領域１０２が形成されている。このＰウェル
領域１０２を有する基板１０１の主面に臨んでは、素子
間の分離を行う素子分離領域１０５が形成され、所定の
領域にソース領域１０６、ドレイン領域１０７、ゲート
電極１ＯＢ、ゲート酸化ＪＦＪ１０９が形成されている
。また、Ａ１電極１１０も層間絶縁膜１１１の一部を窓
明けして上記ソース領域１０６及びドレイン領域１０７
とそれぞれ接続している。 このようなＭＯＳ　−Ｆ　ＥＴを形成するＰウェル領域
１０２には、閾値ｖ　ｔｈ）ｉ−調整するためのｖｔｈ
調整不純物領域１０４やパンチスルー防止のためのパン
チスルー防止不純物領域１０３が形成されている。ここ
で、上記ｖｔｈ調整不純物領域１０４は、ゲート酸化膜
１０９の形成後、ゲート酸化膜の直下の領域に浅く、例
えばイオン注入により形成され、一方、パンチスルー防
止不純物領域１゜３は、ソース−ドレイン間に電圧が印
加されるに従って拡がる空乏層の拡がりを抑えるもので
あり、例えばＢ十等を深くイオン注入してＰ半型の不純
物領域として形成される。 尚、この従来のＭＯＳ−ＦＥＴの素子分離領域１０５の
下部には、チャンネルストップ領域１１２も形成されて
いる。 Ｄ３発明が解決しようとする問題点 このように従来の半導体装置として、チャンネル形成領
域の下部に閾値ｖｔｈを調整するためのＶｔｈ調整不純
物領域１０４やパンチスルー防止のためのパンチスルー
防止不純物領域１０３の不純物領域を設けた半導体装置
が周知となっている。 しかし、最近の半導体装置の高集積化の傾向に従って、
素子寸法が短くなった場合には、ソース＝トレイン間の
電界が高くなり、半導体中の高電界効果が問題となる。 すなわち、ソース−ドレイン間の領域が高電界となると
、チャンネルキャリア粒子が加速され、フォノンとの衝
突によって電子−正孔対を発生させる現象いわゆる衝突
電離が生ずる。 この衝突電離過程で発生した荷電粒子のうち、チャンネ
ルキャリアと同符号のキャリア（例えばＮチャンネルで
は電子、Ｐチヤンネルでは正孔）は、一部ゲート酸化膜
１０９中に捕獲されるが、大部分はゲート電極１０８や
ドレイン領域１０７に収集され半導体素子の外部に流出
する。 また、一方チヤンネルキャリアと異符号のキャリア（例
えばＮチャンネルでは正札、Ｐチャンネルでは電子）は
、一部ゲート酸化Ｈａ　１０９中に捕獲されるが、大部
分はドレイン領域１０７から発散する方向に電流として
流れる。そして、このドレイン領域１０７から発散する
方向に流れる電流いわゆる基板電流は、Ｐウェル領域１
０２や基板１０１中を流れＰウェル領域１０２を高電位
にして、Ｐウェル領域１０２とＮ型の基板１０１０間を
順方向に流れることになる。 このように基板電流がＰウェル領域１０２とＮ型の基板
１０１の間のＰＮ接合を順方向に流れた場合には、寄生
バイポーラトランジスタ動作によって特性劣化を招くと
いう弊害が生ずる。すなわち、ＰＮ接合がＯＮ状態とな
って、高周波特性の劣化や耐圧減少等の悪影響が生ずる
。 また、ＣＭＯＳ−ＦＥＴの場合には、この基板電流によ
ってラッチ・アンプ現象が生ずる。すなわち、基板電流
が寄生サイリスクのトリガー電流として作用し、過電流
の発生や素子破壊等の弊害を生ずることになる。 そこで、本発明は上述の問題点に鑑み、基板電流による
寄生バイポーラトランジスタ動作やランチアンプ現象等
の弊害が防止され、微細化に対応して特性劣化のない半
導体装置を提供することを目的とする。 Ｅ５問題点を解決するための手段 本発明は、ＭＯＳ　−Ｆ　ＥＴのチャンネル形成領域下
部に基板電流を外部に流さないための不純物領域を形成
した半導体装置により上述の問題点を解決する。 Ｆ１作用 本発明の半導体装置は、ＭＯＳ　−Ｆ　ＥＴのチャンネ
ル形成領域下部に不純物領域を形成する。この不純物領
域は、深部での基板電流を抑制するものであり、高濃度
に不純物を導入した低抵抗領域、或いは重金属を導入し
た重金属導入領域によって実現される。 ここで、先ず、高濃度に不純物を導入した低抵抗領域は
、ＮチャンネルＭＯＳ−ＦＥＴに対してはチャンネル領
域下部にＰ半型の高濃度不純物領域を形成することによ
って行われ、ＰチャンネルＭＯＳ　−Ｆ　ＥＴに対して
はチャンネル形成領域下部にＮ半型の高濃度不純物領域
を形成することによって行われる。この場合、上記高濃
度不純物領域は、各ＭＯＳＦＥＴのチャンネル領域下部
に、高濃度で深い・位置に形成する。 この低抵抗領域からなる深部で基板電流を抑制する不純
物領域は、前述した衝突電離による基板電流を該低抵抗
領域によって収集し、低抵抗化による基板電流が流れた
際の電位変化を抑えるものである。従って、このように
低抵抗領域をチャンネル領域下部に設けた場合は、深部
での基板電流による弊害が抑制され、寄生バイポーラト
ランジスタ動作やランチ・アンプ現象等の特性劣化を防
くことが可能である。 重金属を４大した重金属導入領域は、上記低抵抗領域と
異なる作用によって基板電流の弊害を除去する。すなわ
ち、シリコン等のエネルギーギャプの再結合中心の準位
に、基板電流を形成するホットキャリアを捕獲し、該キ
ャリアの寿命を短くすることによって、基板電流を消滅
させる作用をする。 ここで、重金属導入領域に導入される重金属は、上記ホ
ットキャリアを捕獲するいわゆるディープ・トランプ・
レベルを形成するために導入されるものであり、例えば
、シリコン単結晶等のシリコン基板等に対しては、Ｆｅ
、Ａｕ、Ｃｕ等の再結合中心を形成する重金属不純物を
導入する。 このように、ＭＯＳ　−Ｆ　ＥＴのチャンネル領域下部
に深部で基板電流を）ｒＩＩ制する不純物領域として重
金属導入領域を設けた場合は、該重金属導入領域でのキ
ャリアの短寿命化による作用によって基板電流が減少或
いは消滅し、該基板電流による弊害を除去することがで
きる。 Ｇ、実施例 本発明の好適な実施例を図面を参照しながら説明する。

【第１実施例】 本実施例の半導体装置は、チャンネル形成領域下部に深
部で基板電流を抑制する不純物領域として、低抵抗領域
を形成した例であり、ＣＭＯＳ　−ＦＥＴである。尚、
同一基板上に形成されるＰチャンネルＭＯＳ　−Ｆ　Ｂ
Ｔについては、説明を省略する。 先ず、第１図に示すように、基板としてシリコン等の材
料のＮ型の基板１１に、Ｐウェル領域１２が形成されで
いる。このＰウェル領域１２の主面に臨んで、素子分離
領域１５が形成され、所定の素子領域には、Ｎ型のｇ　
＞７７、度不純物領域であるソース領域１６．同じくＮ
型の高濃度不純物領域であるドレイン領域１７．ゲート
酸化膜１９．ゲート電極１８が形成されている。素子領
域は酸化シリコン等の絶縁膜２１で被覆され、また、上
記ソース領域１６．ドレイン領域１７と接続する配線層
２０が設けられている。また、チャンネルストッパー領
域２２も形成されている。 このようなＮチャンネルＭＯＳ−ＦＥＴのチャンネル形
成領域ＩＯは、ソース領域１６とドレイン領域１７の間
であり、ゲート電掻１８の下部に位置する。そして、本
実施例の半導体装置は、このチャンネル形成領域１０の
下部に、深部で基板電流を抑制する不純物領域として低
抵抗領域１を形成している。 低抵抗領域１は、上記チャンネル形成領域１０の下部で
該チャンネル形成領域１０から離れた領域に形成され、
Ｐ型の不純物を高濃度に導入した領域である。そして、
後述するように、この低抵抗領域Ｉによって基板電流に
よる弊害を抑制する゛ものである。尚、低抵抗領域１を
形成する場合に、同時に前述のパンチスルーを防止する
ためのパンチスルー防止不純物領域１３　（第１図中、
破線で示す。）やｖｔｈ調整不純物領域１４（第１図中
、Ｘ印で示す。）を形成してもよい。 先ず、低抵抗領域１は、例えば高エネルギーのイオン注
入によって行われ、所定の条件、所定の位置に形成され
る。この高エネルギーのイオン注入の条件については、
例えば、基板１１（Ｎ型。 （１００）　、不純物濃度２　Ｘ　１０１！ｉｃｍ：の
基板）に対して、イオン注入（Ｂ”、４０ｋｅＶ、４ｘ
］、　Ｏｃｍ”　）を行い、酸化膜（３００人）の形成
後、１１００℃、２５時間で拡散してＰウェル領域１２
の形成（接合深さ；約２．５μｍ、表面濃度；２〜３ｘ
ｌＯ１６ｃ＋ｎ′３）を行った場合は、低抵抗領域ｌの
形成のための高エネルギーのイオン注入の条件は、例え
ばドーパントをＢ＋として、６００ｋｅＶの高エネルギ
ーで、注入量Ｉ　Ｘ　１０１３ｃｍ’によって行うこと
ができる。注入量は、上記注入ＷｋｌＸ　Ｉ　０１３　
ｃｍ−ｚに限定されず、例えば１×１０１８迄若しくは
その前後の注入量を用いることもできる。尚、アニール
条件は、１０００℃、３０分間で良い。 この高エネルギーのイオン注入により形成される低抵抗
領域１の位置は、ＭＯＳ　−Ｆ　ＥＴのチャンネル形成
領域１０の下部であって、該チャンネル形成領域１０及
びソース領域１６．ドレイン領域１７から十分離れた位
置に形成する。また、低抵抗領域１を上記パンチスルー
防止不純物領域１３と一緒に形成する場合には、該パン
チスルー防止不純物領域１３よりも深い位置に形成する
。この局所的に形成される低抵抗領域１の深さは、上記
チャンネル形成領域１０及びソース領域１６゜ドレイン
領域１７から０．５〜１．０μｍ以上の深さに形成し、
例えば上記パンチスルー防止不純物領域１３と一諸に形
成する場合には、該パンチスルー防止不純物領域１３の
形成される深さが約５０００人の深さとすると、低抵抗
領域１を更に約５０００人深い位置に形成することによ
り所定の効果をあげることができる。尚、Ｐウェル領域
１２と基板１１の間のＰＮ接合との位置関係については
、低抵抗領域１が該ＰＮ接合と接するような位置関係で
も良い。 以上のような所定の条件、所定の位置に低抵抗領域１を
形成することにより、本実施例の半導体装置は、ホット
キャリアによる基板電流の弊害を除去することができる
。すなわち、低抵抗領域１は、基板電流の経路に配され
、基板電流が流れた場合の電位変化を低く抑えるもので
ある。また、逆に言えば、基板電流が流れる部分の抵抗
を低くすることによって、前述した寄生バイポーラトラ
ンジスタ動作やランチ・アンプが起こる電流値を大きく
し、これらの悪影響の発生を最小限に抑えるものである
。このような低抵抗領域１は、基板電流を収集すること
になるが、後述する第３実施例のように重金属導入領域
と組み合わせて有効に基板電流を消滅させたり、低抵抗
領域１に収集された基板電流を基板主面から電流を取り
出すようにして、基板電流による弊害を確実に除去する
ようにしても良い。 以上のような本実施例の半導体装置は、ＭＯＳ−ＦＥＴ
のチャンネル形成領域の下部に深部で基板電流を抑制す
る不純物領域として上記低抵抗領域１を形成するが、上
記低抵抗領域１を形成するための工程についても、一般
の半導体装置の製造工程に適応して簡便であるという特
徴を有している。 すなわち、第３図に示すように、前述したパンチスルー
防止不純物領域１３やｖｔｈ調整不純物領域１４を形成
する際に、これと−諸に低抵抗領域３不純物領域を形成
することができる。例えば、パンチスルー防止不純物領
域１３を形成する工程では、チャンネル形成領域の上部
がパターンエツチングされて開口部２４を有するフォト
レジスト２３　（例えば膜厚１．５〜２．０μｍ）をマ
スクとしてイオン注入が施されるが、このイオン注入の
注入量やドーパント及び注入するエネルギーを変えて同
じマスクでイオン注入することによって容易に低抵抗領
域３を形成することができる。 このような方法により深部で基板電流を抑制する不純物
領域として上記低抵抗領域３を形成した場合には、フォ
トレジストマスクの工程の増加がなく、特性の優れたデ
バイスを製造することができる。 また、第４図に示すように、素子分離領域１５（フィー
ルド酸化膜）の形成後、高エネルギーイオン注入を行っ
て、深部で基板電流を抑制する不純物領域４を形成して
も良い。この場合は、素子分離領域１５の厚い絶縁膜が
マスクとなり、しかも、広い面積に亘って不純物領域４
を形成することができる。 このように素子分離領域１５をマスクとして高エネルギ
ーイオン注入を行った場合には、フォトレジストマスク
工程の増加がなく工程上の簡略化が図れる。また、形成
する不純物領域４が低抵抗領域の場合には、低抵抗の電
位変化を防ぐ領域が大きく形成されることになり、小さ
く形成された場合に比べて基板電流の外部への流出を一
層抑えることができ、従って、弊害を防止することがで
きる。 尚、上記低抵抗領域３、不純物領域４のイオン注入は、
パンチスルー防止不純物領域やＶｔｈ調整不純物領域を
形成する際のイオン注入の前後を問わない。 このように本実施例の半導体装置は、低抵抗領域ｌを形
成して深部での基板電流を抑制するため、特性の優れた
デバイスとなる。また、製造工程上も従来の工程に容易
に適応できる。 尚、本実施例の低抵抗領域１はＰウェル領域１２内の所
定の領域に複数個形成しても良く、また、Ｐウェル領域
１２の底部に亘って形成しても良い。 また、低抵抗領域１を形成する領域はＰウェル領域１２
内に限定されず、各轟電型の基板内やＮウェル領域内で
も良い。

【第２実施例】 上記第１実施例は、深部で基板電流を抑制する不純物領
域として低抵抗領域１を用いたが、本実施例は、第２図
に示すように、深部で基板電流を抑制する不純物領域と
して重金属導入領域２を用いた例である。尚、深部で基
板電流を抑制する不純物領域以外の部分については、第
１実施例と同様の構造の半導体装置の例を示し、その説
明を省略すると共に第２図で第１図と同一の引用符号を
用いている。 先ず、本実施例の半導体装置は、第２図に示すように、
チャンネル形成領域１０の下部に、重金属導入領域２を
形成している。この重金属導入領域２は、前述したよう
にホットキャリアの再結合中心として作用するものであ
る。この場合においても、同時に前述のパンチスルーを
防止するためのパンチスルー防止不純物領域１３　（第
２図中、破線で示す。）やｖｔｈ調整不純物領域１４（
第２図中、×印で示す。）を形成してもよい。 重金属導入領域２は、前述の低抵抗領域１の形成と同様
に、例えばイオン注入によって行うことができる。イオ
ン注入に用いる重金属イオンは、例えばＦｅ、Ａｕ、Ｃ
ｕ等を用いることができ、重金属導入領域２を位置させ
る半導体材料のエネルギーギャブに応じたディープ・ト
ラップ・レベルを形成する重金属不純物であれば良く、
適当な重金属不純物の種類と濃度により、再結合中心で
の捕獲の確率が増減する。また、イオン注入後のアニー
ルは、比較的短時間で良い。 重金属導入領域２の位置は、前述の低抵抗領域１のよう
に、ＭＯＳ　−Ｆ　ＥＴのチャンネル形成領域１０の下
部であって、該チャンネル形成領域１０及びソース領域
１６．ドレイン領域１７から十分離れた位置であり、し
かもＰＮ接合９からの距離β１を、３１　Ｐ　Ｎ接合９
の空乏層の拡がりとキャリア拡散長を加えた距離だけ少
なくとも離した距離とする。また、重金属導入領域２を
上記パンチスルー防止不純物領域１３と一緒に形成する
場合には、上記第１実施例と同様に、該パンチスルー防
止不純物領域１３よりも深い位置に形成する。 この局所的に形成される重金属導入領域２の深さは、上
記チャンネル形成領域ｌＯ及びソース領域１６、ドレイ
ン領域１７から０．５〜１．０ｐｍ以上の深さに形成し
、ＰＮ接合９からは所定の距離！１だけ離れた位置にな
る。このため、高濃度接合による耐圧低下の防止やＰＮ
接合９での接合容量の増大防止、或いは再結合中心がＰ
Ｎ接合９近傍に形成されることによるリーク電流の発生
防止を図ることができる。 このように、本実施例の半導体装置は、上記所定の領域
に深部で基板電流を抑制する不純物領域として重金属導
入領域２を形成している。そして、この重金属導入領域
２が、ホットキャリアに対する再結合中心として機能す
るため、上記ホ・ノドキャリアの寿命は短時間になり、
基板電流を抑えて弊害を防止することができる。 また、第３図及び第４図に示すように、重金属導入領域
２　（第３図において重金属導入領域３゜第４図におい
て不純物領域４として示す。）を形成する上で製造工程
上も容易に適応させることができる。すなわち、上記第
１実施例の低抵抗領域１の形成と同様に、パンチスルー
防止不純物領域１３等を形成する際に使用するマスクを
利用して重金属導入領域３　（第３図に示す。）を形成
したり、素子分離領域１５の厚い絶縁膜をマスクとして
不純物領域４を形成しても良い。この場合にも、上記第
１実施例と同様に、工程上も従来の工程に容易に適応で
きるというメリットがあることは言うまでもない。 尚、前述したような重金属導入領域２は、例えばＰウェ
ル領域１２内の所定の位置に複数個形成しても良い。ま
た、低抵抗領域１を形成する領域はＰウェル領域１２内
に限定されず、各導電型の基板内やＮウェル領域内でも
良い。

【第３実施例】 前述した第１実施例の低抵抗領域１や第２実施例の重金
属導入領域２は、それぞれ独立に半導体装置内の所定の
位置に形成することができるが、これに限定されず、第
５図に示すように、低抵抗領域５と重金属導入領域６を
同じチャンネル形成領域１０の下部に形成してもよい。 この場合には、低抵抗領域５が基板電流を収集し、重金
属導入領域６のホットキャリアに対するライフタイムキ
ラーの作用から相乗効果的に基板電流の外部流出を防止
し、弊害を除去することができる。 尚、低抵抗領域５と重金属導入領域６の位置関係は、限
定されるものではない。 尚、上記第１実施例〜第３実施例においては、Ｐウェル
領域１２内に不純物領域を形成したが、これに限定され
ず、各導電型の基板内やＮウェル領域内でも良い。また
、ＭＯＳ　−Ｆ　ＥＴは、ＣＭＯＳ−ＦＥＴのＮチャン
ネルＭＯＳ　−Ｆ　ＥＴについて説明したが、これに限
定されずＰチャンネルＭＯＳ　−Ｆ　ＥＴについても応
用することができ、また、他の形状のＭＯＳ　−Ｆ　Ｅ
Ｔ等の半導体装置でも良い。 Ｈ１発明の効果 本発明の半導体装置は、深部で基板電流を抑制する不純
物領域をチャンネル形成領域下部に形成しているため、
基板電流による弊害を防止して、寄生バイポーラトラン
ジスタ動作やう・ンチ・ア・ノブ現象等の弊害を除去す
ることができる。すなわち、不純物領域として低抵抗領
域を形成した場合には、低抵抗による電位変化緩和から
基板電流を制御することができ、従って上記弊害を除去
することが可能である。また、不純物領域として重金属
導入領域を形成した場合には、該重金属導入領域がホッ
トキャリアの再結合中心領域として殿能するため、基板
電流を抑えることができ、同様に上記弊害を防止するこ
とができる。 また、本発明の半導体装置は、工程上も特にマスクを必
要とせずイオン注入により上記不純物領域を形成するこ
とができるものである。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の不純物領域として低
抵抗領域を形成した半導体装置の一例を示す断面図であ
り、第２図は本発明に係る半導体装置の不純物領域とし
て重金属導入領域を形成した半導体装置の一例を示す断
面図であり、第３図及び第４図は本発明に係る半導体装
置のイオン注入工程の際の断面図であり、第５図は本発
明に係る半導体装置の他の例を示す断面図である。 また、第６図は従来の半導体装置の一例を示す断面図で
ある。 １・・・低抵抗領域（不純物領域） ２・・・重金属導入領域（不純物領域）３・・・低抵抗
領域或いは重金属導入領域（不純物領域） ４・・・不純物領域 ５・・・低抵抗領域（不純物領域） ６・・・重金属導入領域（不純物領域）１０・・・チャ
ンネル形成領域 １１　・　・　・　基千反 １２・・・Ｐウェル領域 特　許　出　願　人　　ソニー株式会社代理人　　　弁
理士　　　　　小池　見間　　　　　　　　　田村榮− ｆ−＠明の牛導荀咥装置（イ６祐イ

【領ｄい秒ペイ列）
第１図 ｆｉ−発日目のシト導本斜漿５【（會２釦、偽樟１人ゆ
負懺１多六例）第２図 間Ｖ′マスク′１Ｌ用いＲ傷冶Ｎ 第３図 第４図 他のダ１ｊ 第５図 伎０１１ 第６図 手続ネ１１１正書（自発） 昭和６０年　特許願　第１９３２４５号２、発明の名称 半導体装置 ３、ネｌｌｉ正をする者 事件との関係　　特許出願人 住所　東京部品用区北品用６丁目７番３５号名称　（２
１８）　　ソ　ニ　−　株　式　会　社代表者　大　賀
　典　雄 ４、代理人。 住所　〒１０５東京都港区虎ノ門二丁ｒ：Ａ６番４号第
１１森ビルｌ１ｔｌｌ　　Ｔｕ（５０８ン８２６６　（
ＩＬ′？自　　発 ６、補正の対象 訂正明１［ｌ書 ■１発明の名称 半導体装置 ２、特許請求の範囲 ＭＯＳ　−Ｆ　ＥＴのチャンネル形成領域下部に深部で
基板電流を抑制する不純物領域を形成した半導体装置。 ３、発明の詳細な説明 本発明を次の順序に従って説明する。 Ａ、産業上の利用分野 Ｂ０発明の概要 Ｃ０従来の技術 り１発明が解決しようとする問題点 Ｅ０問題点を解決するための手段 Ｆ０作用 Ｇ、実施例 【第１実施例］低抵抗領域の形成例 【第２実施例】重金属導入領域の形成例

【第５実施例】
他の例 Ｈ，発明の効果 Ａ、産業上の利用分野 本発明は、ＭＯＳ　−Ｆ　ＥＴ等の半導体装置に関する
。 Ｂ０発明の概要 この発明は、ＭＯＳ−Ｆ’ＥＴにおいて、チャンネル形
成領域下部に深部で基板電流を抑制する不純物領域を形
成することより、寄生バイポーラトランジスタ動作やラ
ンチアップ現象等の悪影響を除去するものである。 Ｃ９従来の技術 一般に、ＣＭＯＳ−ＦＥＴ等の半導体装置においては、
Ｎ型の基板にＰウェル領域が形成され、このＰウェル領
域に形成されるＮチャンネルのＦＥＴと、Ｐウェル領域
以外の素子形成領域に形成されるＰチャンネルのＦＥＴ
とが動作するようになっている。 Ｐウェル領域のＮチャンネルのＦＥＴには、ソース領域
、ドレイン領域、ゲート電極等が形成され、ソース領域
とドレイン領域の間の領域でゲート電極によって制御さ
れる領域は、チャンネル形成領域になっている。そして
、最近の半導体装置の高性能化の要求から、チャンネル
形成領域の下部には不純物領域が形成されることがある
。 このようにチャンネル形成領域の下部に不純物領域が形
成される半導体装置の一例を第６図に示す。 第６図に示す半導体装置の例は、相補型のＭＯＳ−ＦＩ
ＥＴであり、先ず、シリコン基板等のＮ型の基板１０１
内にＰウェル領域１０２が形成されている。このＰウェ
ル領域１０２を有する基板１０１の主面に臨んでは、素
子間の分離を行う素子分２１ｉ領域１０５が形成され、
所定の領域にソース領域１０６、ドレイン領域１０７、
ゲート電極１０８、ゲート酸化膜１０９が形成されてい
る。また、ＡＡ電極１１０も層間絶縁膜１１１の一部を
窓明げして上記ソース領域１０６及びドレイン領域１０
７とそれぞれ接続している。 このようなＭＯＳ　−Ｆ　ＥＴを形成するＰウェル領域
１０２には、閾値ｖｔｈを調整するためのｖｔｈ調整不
純物領域１０４やパンチスルー防止のためのパンチスル
ー防止不純物領域１０３が形成されている。ここで、上
記ｖ　ｔｈｍ整不純物領域１０４は、ゲート酸化膜１０
９の形成後、ゲート酸化膜の直下の領域に浅く、例えば
イオン注入により形成され、一方、パンチスルー防止不
純物領域１０３は、ソース−ドレイン間に電圧が印加さ
れるに従って拡がる空乏層の拡がりを抑えるものであり
、例えばＢ十等を深くイオン注入してＰ半型の不純物領
域として形成される。 尚、この従来のＭＯＳ−ＦＥＴの素子分離領域１０５の
下部には、チャンネルストップ領域１１２も形成されて
いる。 Ｄ１発明が解決しようとする問題点 このように従来の半導体装置として、チャンネル形成領
域の下部に閾値ｖｔｈを調整するための■ｔｈｉ整不純
物領域１０４やパンチスルー防止のためのパンチスルー
防止不純物領域１０３の不純物領域を設ＬＪた半導体装
置が周知となっている。 しかし、最近の半導体装置の高集積化の傾向に従って、
素子寸法が短くなった場合には、ソース−ドレイン間の
電界が高くなり、半導体中の高電界効果が問題となる。 すなわち、ソース−ドレイン間の領域が高電界となると
、チャンネルキャリア粒子が加速され、フォノンとの衝
突によって電子−正孔対を発生させる現象いわゆるｉ■
ｊ突電離が生ずる。 このｉ子ｉ突電離過程で発生した荷電粒子のうち、チャ
ンネルキャリアと同符号のキャリア（例えばＮチャンネ
ルでは電子、Ｐチャンネルでは正孔）は、一部ゲート酸
化膜１０９中に捕獲されるが、大部分はゲート電極１０
８やドレイン領域１０７に収集され半導体素子の外部に
流出する。 また、一方チヤンネルキャリアと異符号のキャリア（例
えばＮチャンネルでは正孔、Ｐチャンネルでは電子）は
、一部ゲート酸化膜１０９中に捕獲されるが、大部分は
ドレイン領域１０７から発散する方向に電流として流れ
る。そして、このドレイン領域１０７から発散する方向
に流れる電流いわゆる基板電流は、Ｐウェル領域１０２
を流れ、Ｐウェルとの外部接続電極から大部分流出する
が、Ｐウェル領域１０２を高電位にして、Ｐウェル領域
１０２とＮ＋ソース領域１０６の間のＰＮ接合が順方向
に電圧が印加された状態となり、Ｐウェル領域から正孔
が、ソース領域から電子が互いの領域に流れる様になる
。この様な現象は、ＭＯＳＦＥＴの寄生バイポーラ効果
として、一般に知られている。そして、寄生バイポーラ
トランジスタ動作によって特性劣化を招くという弊害が
生ずる。 すなわち、ＰＮ接合がＯＮ伏態となって、ドレイン電流
特性の劣化やソース−ドレイン間の動作耐圧減少等の悪
形響が生ずる。 また、ＣＭＯＳ−ＦＥＴの場合には、この基板電流によ
ってランチ・アップ現象が生ずる。すなわち、基板電流
が寄生サイリスクのｌ・リガー電流として作用し、過電
流の発生や素子破壊等の弊害を生ずることになる。 そこで、本発明は上述の問題点に浩み、基板電流による
寄生バイポーラトランジスタ動作やランチアップ現象等
の弊害が防止され、微細化に対応して般性劣化のない半
導体装置を提供することを目的とする。 Ｅ９問題点を解決するための手段 本発明は、ＭＯＳ　−Ｆ　ＥＴのチャンネル形成領域下
部に基板電流による素子特性の劣化防止のための不純物
領域を形成した半導体装置により上述の問題点を解決す
る。 Ｆ。作用 本発明の半導体装置は、ＭＯＳ−ＦＥＴのチャンネル形
成領域下部に不純物領域を形成する。この不純物領域は
、深部での基板電流を抑制するものであり、高濃度に不
純物を導入した低抵抗領域、或いは重金属を導入した重
金属導入領域によって実現される。 ここで、先ず、高濃度に不純物を導入した低抵抗領域は
、ＮチャンネルＭＯＳ　−Ｆ　ＥＴに対してはチャンネ
ル領域下部にＰ半型の高濃度不純物領域を形成すること
によって行われ、ＰチャンネルＭＯＳＦＥＴに対しては
チャンネル形成領域下部にＮ半型の高濃度不純物領域を
形成することによって行われる。この場合、上記高濃度
不純物領域は、各ＭＯＳ−ＦＥＴのチャ・ンネル領域下
部に、高濃度で深い位置に形成する。 この低抵抗領域からなる深部で基板電流を抑制する不純
物領域は、前述した衝突電離による基板電流を該低抵抗
領域によって収集し、低抵抗化による基板電流が流れた
際の電位変化を抑えるものである。従って、このように
低抵抗領域をチャンネル領域下部に設けた場合は、深部
での基板電流による弊害が抑制され、寄生バイポーラト
ランジスタ動作等の特性劣化を防ぐことが可能である。 重金属を導入した重金属導入領域は、上記低抵抗領域と
異なる作用によって基板電流の弊害を除去する。すなわ
ち、シリコン等のエネルギーギャブの再結合中心の準位
に、基板電流を形成する正孔（ＮＭＯＳの場合）又は電
子（ＰＭＯＳの場合）の寿命を短くすることによって、
基板電流を消滅させる作用をする。 ここで、重金属導入領域に導入される重金属は、上記基
板電流のキャリアを捕獲するいわゆるディープ・トラッ
プ・レヘルを形成するために導入されるものであり、例
えば、シリコン単結晶等のシリコン基板等に対しては、
Ｆｅ、Ａｕ、Ｃｕ等の再結合中心を形成する重金属不純
物を導入する。 このように、ＭＯＳ　−Ｆ　ＥＴのチャンネル領域下部
に深部で基板電流を抑制する不純物領域として重金属導
入領域を設けた場合は、該重金属導入領域でのキャリア
の短寿命化による作用によって基板電流が減少或いは消
滅し、該基板電流による弊害を除去することができる。 Ｇ、実施例 本発明の好適な実施例を図面を参照しながら説明する。

【第１実施例】 本実施例の半導体装置は、チャンネル形成領域下部に深
部で基板電流を抑制する不純物領域として、低抵抗領域
を形成した例であり、ｃＭｏ　ｓ　−ＦＥＴである。尚
、同一基板上に形成されるＰチャンネルＭＯＳ−ＦＥＴ
については、説明を省略する。 先ず、第１図に示すように、基板としてシリコン等の材
料のＮ型の基板１１に、Ｐウェル領域１２が形成されて
いる。このＰウェル領域１２の主面に臨んで、素子分離
領域１５が形成され、所定の素子領域には、Ｎ型の高濃
度不純物領域であるソース領域１６．同じくＮ型の高濃
度不純物領域であるドレイン領域１７．ゲート酸化膜１
９．ゲート電極１８が形成されている。素子領域は酸化
シリコン等の絶縁膜２１で被工され、また、上記ソース
領域１６．ドレイン領域１７と接続する配線層２０が設
げられている。また、チャンネルストッパー領域２２も
形成されている。 このようなＮチャンネルＭＯＳ　−Ｆ　ＥＴのチャンネ
ル形成領域１０は、ソース領域１６とドレイン領域１７
の間であり、ゲート電極１８の下部に位置する。そして
、本実施例の半導体装置は、このチャンネル形成領域１
０の下部に、深部で基板電流を抑制する不純物領域とし
て低抵抗領域１を形成している。 低抵抗領域１は、上記チャンネル形成領域１０の下部で
該チャンネル形成領域１０から離れた領域に形成され、
Ｐ型の不純物を高濃度に導入した領域である。ぞして、
後述するように、この低抵抗領域１によって基板電流に
よる弊害を抑制するものである。尚、低抵抗領域１を形
成する場合に、同時に前述のバンチスルーを防止するた
めのバンチスルー防止不純物領域１３　（第１図中、破
線で示す。）やｖｔｈ調整不純物領域１４（第１図中、
Ｘ印で示す。）を形成してもよい。 先ず、低抵抗領域１は、例えば高エネルギーのイオン注
入によって行われ、所定の条件、所定の位置に形成され
る。この高エネルギーのイオン注入の条件については、
例えば、基板１１　（Ｎ型。 （１００）、不純物濃度２　ｘ　１０Ｉｓ　ｃｍ’３の
基板）に対して、イオン注入（Ｂ”、４０ｋｅＶ、４ｘ
１０１２ｃｍ’　）を行い、酸化膜（３００人）の形成
後、１１００℃、２５時間で拡散してＰウェル領域１２
の形成（接合深さ；約２．５μｍ、表面濃度；２〜３Ｘ
１０１６ｃＩｍ、）を行った場合は、低抵抗領域１の形
成のための高エネルギーのイオン注入の条件は、例えば
ドーパントをＢ＋として、６００ｋｅＶの高エネルギー
で、注入量ｌＸｌ０１３ｃｍ　”によって行うことがで
きる。注入量は、上記注入量Ｉ　Ｘ　Ｉ　Ｑ１３ｃｍ’
に固定されず、例えば１×ＩＱ１８ｃｍ４迄若しくはそ
の前後の注入量を用いることもできる。尚、アニール条
件は、１０００°Ｃ１３０分間で良い。 この高エネルギーのイオン注入により形成される低抵抗
領域１の位置は、ＭＯＳ　−Ｆ　ＥＴのチャンネル形成
領域１０の下部であって、該チャンネル形成領域１０及
びソース領域１６．ドレイン領域１７から十分離れた位
置に形成する。また、低抵抗領域ｌを上記パンチスルー
防止不純物領域１３と一緒に形成する場合には、該パン
チスルー防止不純物領域１３よりも深い位置に形成する
。この局所的に形成される低抵抗領域１の深さは、上記
チャンネル形成領域１０及びソース領域１６゜トレイン
領域１７から０．５〜１．０μｍ以上のｌ；＋Ｃさに形
成し、例えば上記パンチスルー防止不純物領域１３と一
緒に形成する場合には、該パンチスルー防止不純物領域
１３の形成される深さが約５０００人の深さとすると、
低抵抗領域１を更に約５０００人深い位置に形成するこ
とにより所定の効果をあげることができる。尚、Ｐウェ
ル領域１２と基板１１の間のＰＮ接合との位置関係につ
いては、低抵抗領域１が該ＰＮ接合と接するような位置
関係でも良い。 以上のような所定の条件、所定の位置に低抵抗領域１を
形成することにより、本実施例の半導体装置は、ホ７）
キャリアによる基板電流の弊害を除去することができる
。すなわち、低抵抗領域１は、基板電流の経路に配され
、基板電流が流れた場合の電位変化を低く抑えるもので
ある。また、逆に言えば、基板電流が流れる部分の抵抗
を低（することによって、前述した寄生バイポーラトラ
ンジスタ動作やランチパアソプが起こる電Ｋ（ｑを大き
くし、これらの悪影響の発生を最小限に抑えるものであ
る。このような低抵抗領域１は、基板電流を収集するこ
とになるが、後述する第３実施例のように重金属導入領
域と組み合わせて有効に基板電流を消滅させたり、低抵
抗領域１に収集された基板電流を基板主面から電流を取
り出すようにして、基板電流による弊害を確実に除去す
るようにしても良い。 以上のような本実施例の半導体装置は、Ｍ　Ｏ５−ＦＥ
Ｔのチャンネル形成領域の下部に深部で基板電流を抑制
する不純物領域として上記低抵抗領域１を形成するが、
上記低抵抗領域１を形成するための工程についても、一
般の半導体装置の製造工程に適応して簡便であるという
特徴を有している。 すなわち、第３図に示すように、前述したパンチスルー
防止不純物領域１３やｖｔｈｔｒｆＪ整不純物領域１４
を形成する際に、これと−緒に低抵抗領域３不純物領域
を形成することができる。例えば、パンチスルー防止不
純物領域１３を形成する工程では、チャンネル形成領域
の上部がパターンエツチングされて開口部２４を有する
フォトレジスト２３　（例えば膜厚１．５〜２．０μｒ
ｎ）をマスクとしてイオン注入が施されるが、このイオ
ン注入の注入量やドーパント及び注入するエネルギーを
変えて同じマスクでイオン注入することによって容易に
低抵抗領域３を形成することができる。 このような方法により深部で基板電流を抑制する不純物
領域として上記低抵抗領域３を形成した場合には、フォ
トレジストマスクの工程の増加がなく、特性の優れたデ
バイスを製造することができる。 また、第４図に示すように、素子分離領域１５（フィー
ルド酸化膜）の形成後、高エネルギーイオン注入を行っ
て、深部で基板電流を抑制する不純物領域４を形成して
も良い。この場合は、素子分離領域１５の厚い絶縁膜が
マスクとなり、しかも、広い面積に亘って不純物領域４
を形成することができる。 このように素子分離領域１５をマスクとして高エネルギ
ーイオン注入を行った場合には、フォトレジストマスク
工程の増加がなく工程上の簡略化が図れる。また、形成
する不純物領域４が低抵抗領域の場合には、低抵抗の電
位変化を防ぐ領域が大きく形成されることになり、小さ
く形成された場合に比べて基板電流による電位の上昇を
一層抑えることができ、従って、弊害を防止することが
できる。 尚、上記低抵抗領域３、不純物領域４のイオン注入は、
パンチスルー防止不純物領域やｖｔｈ調整調整不純物取
ｌ域成する際のイオン注入の前後を問わない。 このように本実施例の半導体装置は、低抵抗領域１を形
成して深部での基板電流を抑制するため、特性の優れた
デバイスとなる。また、製造工程上も従来の工程に容易
に適応できる。 尚、本実施例の低抵抗領域１はＰウェル領域１２内の所
定の領域に複数個形成しても良く、また、Ｐウェル領域
１２の底部に亘って形成しても良い。 また、低抵抗領域１を゛形成する領域はＰウェル領域１
２内に限定されず、各導電型の基板内やＮウェル領域内
でも良い。

【第２実施例】 上記第１実施例は、深部で基板電流を抑制する不純物領
域として低抵抗領域１を用いたが、本実施例は、第２図
に示すように、深部で基板電流を抑制する不純物領域と
して重金属導入領域２を用いた例である。尚、深部で基
板電流を抑制する不純物領域以外の部分については、第
１実施例と同様の構造の半導体装置の例を示し、その説
明を省略すると共に第２図で第１図と同一の引用符弯・
を用いている。 先ず、本実施例の半導体装置は、第２図に示すように、
チャンネル形成領域１０の下部に、重金属導入＠域２を
形成している。この重金属導入領域２は、前述したよう
に基板電流のキャリアの再結合中心として作用するもの
である。この場合においても、同時に前述のパンチスル
ーを防止するためのパンチスルー防止不純物領域１３（
第２図中、破線で示す。）やｖｔｈ凋整不整不純物領域
１４２図中、Ｘ印で示す。）を形成してもよい。 重金属導入領域２は、前述の低抵抗領域１の形成と同様
に、例えばイオン注入によって行うことができる。イオ
ン注入に用いる重金属イオンは、例えばＦｅ、Ａｕ、Ｃ
ｕ等を用いることができ、重金属導入領域２を位置させ
る半導体材料のエネルギーギャブに応じたディープ・ト
ラップ・レベルを形成する重金属不純物であれば良く、
適当な重金属不純物の種類と濃度により、再結合中心で
の捕獲の確率が増減する。また、イオン注入後のアニー
ルは、比較的短時間で良い。 重金属導入領域２の位置は、前述の低抵抗領域１のよう
に、ＭＯＳ−ＦＥＴのチャンネル形成領域１０の下部で
あって、該チャンネル形成領域１０及びソース領域１６
．ドレイン領域１７から十分層れた位置であり、しかも
ＰＮ接合９からの距離７！１を、該ＰＮ接合９の空乏層
の拡がりとキャリア拡散長を加えた距離だけ少なくとも
離した距離とする。また、重金属導入領域２を上記パン
チスルー防止不純物領域１３と一緒に形成する場合には
、上記第１実施例と同様に、該パンチスルー防止不純物
領域１３よりも深い位置に形成する。 この局所的に形成される重金属導入領域２の深さは、上
記チャンネル形成領域１０及びソース領域１６、トレイ
ン領域１７から０．５〜１．Ｏ，ｃｒｍ以上の深さに形
成し、ＰＮ接合９からは所定の距４ｆ　７！１だＬｊ離
れた位置になる。このため、再結合中心がＰＮ接合９近
傍に形成されることによるリーク電流の発生防止を図る
ことができる。 このように、本実施例の半導体装置は、上記所定の領域
に深部で基板電流を抑制する不純物領域として重金属導
入領域２を形成している。そして、この重金属導入領域
２が、基Ｆｊ、電流のキャリアに対する再結合中心とし
て機能するため、上記ホットキャリアの寿命は短時間に
なり、基板電流を抑えて弊害を防止することができる。 また、第３図及び第４図に示すように、重金属導入領域
２（第３図において重金属導入領域３゜第４図において
不純物領域４として示す。）を形成する上で製造工程上
も容易に適応させることができる。すなわち、上記第１
実施例の低抵抗領域１の形成と同様に、パンチスルー防
止不純物領域１３等を形成する際に使用するマスクを利
用して正金属導入領域３　（第３図に示す。）を形成し
たり、素子分離領域１５の厚い絶縁膜をマスクとして不
純物領域４を形成しても良い。この場合にも、上記第１
実施例と同様に、工程上も従来の工程に容易に適応でき
るというメリットがあることは言うまでもない。 尚、前述したような重金属導入領域２は、例えばＰウェ
ル領域１２内の所定の位置に複数個形成しても良い。ま
た、低抵抗領域１を形成する領域はＰウェル領域１２内
に限定されず、各導電型の基板内やＮウェル領域内でも
良い。

【第３実施例】 前述した第１実施例の低抵抗領域１や第２実施例の重金
属導入領域２は、それぞれ独立に半導体装置内の所定の
位置に形成することができるが、これに限定されず、第
５図に示すように、低抵抗領域５と重金属導入領域６を
同じチャンネル形成領域１０の下部に形成してもよい。 この場合には、低抵抗領域５が基板電流を収集し、重金
属導入領域６のホットキャリアに対するライフタイムキ
ラーの作用から相乗効果的に基板電流の外部流出を防止
し、弊害を除去することかできる。 尚、低抵抗領域５と重金属導入領域６の位置関係は、限
定されるものではない。 尚、上記第１実施例〜第３実施例においては、Ｐウェル
領域１２内に不純物領域を形成したが、これに限定され
ず、各導電型の基板内やＮウェル領域内でも良い。また
、ＭＯＳ　−Ｆ　ＥＴは、ＣＭＯＳ−ＦＥＴのＮチャン
ネルＭＯＳ　−Ｆ　ＥＴについて説明したが、これに限
定されずＰチャンネルＭＯ５ＦＥＴについても応用する
ことができ、また、他の形状のＭＯＳ　−Ｆ　ＥＴ等の
半導体装置でも良い。 Ｈ１発明の効果 本発明の半導体装置は、深部で基板電流を抑制する不純
物領域をチャンネル形成領域下部に形成しているため、
基板電流による弊害を防止して、寄生バイポーラトラン
ジスタ動作やランチ・アップ現象等の弊害を除去するこ
とができる。すなわち、不純物領域として低抵抗領域を
形成した場合には、低抵抗による電位変化緩和から基板
電流を制御することができ、従って上記弊害を除去する
ことが可能である。また、不純物領域として重金属導入
領域を形成した場合には、３重金属導入領域が基板電流
のキャリアの再結合中心領域とじて機能するため、基板
電流を抑えることができ、同様に上記弊害を防止するこ
とができる。 また、本発明の半導体装置は、工程上も特にマスクを必
要とせずイオン注入により上記不純物領域を形成するこ
とができるものである。 ４、図面の簡単な説明 第１図は本発明に係る半導体装置の不純物領域として低
抵抗領域を形成した半導体装置の一例を示す断面図であ
り、第２図は本発明に係る半導体装置の不純物領域とし
て重金属導入領域を形成した半導体装置の一例を示す断
面図であり、第３図及び第４図は本発明に係る半導体装
置のイオン注入工程の際の断面図であり、第５図は本発
明に係る半導体装置の他の例を示す断面図である。 また、第６図は従来の半導体装置の一例を示す断面図で
ある。 １・・・低抵抗領域（不純物領域） ２・・・正金ｇ、導入領域（不、鈍物領域）３・・・低
抵抗領域或いは重金属導入領域（不純物領域） ４・・・不純物領域 ５・・・低抵抗領域（不純物領域） ６・・・重金属導入領域（不純物領域）１０・・・チャ
ンネル形成領域 １１・・・基板 １２・・・Ｐウェル領域 特　許　出　願　人　　ソニー株式会社代理人　　　弁
理士　　　　　小池　見間　　　　　　　　　田村榮−

Claims (1)

【特許請求の範囲】
1. ＭＯＳ−ＦＥＴのチャンネル形成領域下部に深部で基板
   電流を抑制する不純物領域を形成した半導体装置。