KR20080002009A - 반도체 메모리 소자의 제조방법 - Google Patents

반도체 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 반도체 기판 상부에 적층형 게이트를 형성하는 단계, 게이트와 소정길이의 간격을 두고 DDD 마스크 패턴을 형성하는 단계, 게이트와 DDD 마스크 패턴 사이에 노출된 반도체 기판에 이온주입을 하여 DDD 접합을 형성하는 단계 및 이온주입으로 인한 반도체 기판의 결함을 제거하기 위해 열처리 공정을 실시하여 점성 결함을 제거하는 단계를 포함하고, 결함 제거 열처리를 통하여 고전압 NMOS 트랜지스터 DDD 이온주입시 발생하는 점성 결함을 제거하고, 이에 따라 TED 발생을 억제하여 문턱전압을 안정화시킴으로써 누설 전류를 줄일 수 있다.
반도체 메모리, 이온주입, 결함 제거 열처리, 고전압 NMOS 트랜지스터, DDD

Description

반도체 메모리 소자의 제조방법{Method of manufacturing a semiconductor memory device}
도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 터널 산화막
103 : 제 1 폴리 실리콘막 104 : 유전체막
105 : 제 2 폴리 실리콘막 106 : 도전막
107 : 하드 마스크막 108 : 고전압 마스크
본 발명은 반도체 메모리 소자에 관한 것으로 특히, 반도체 메모리 소자의 DDD 접합에서 발생되는 점성 결함을 열처리 공정에 의해 개선하는 반도체 메모리 소자의 제조방법에 관한 것이다.
최근 반도체 소자들의 집적도가 증가해 감에 따라 채널의 길이가 감소되고 있다. 이에 따라, 반도체 소자에서 핫 캐리어를 방지하고자 소스(source) 및 드레인(drain)의 농도 조절에 의해 구분되는 LDD(Lightly Doped Drain) 또는 DDD(Double Doped Drain)와 같은 반도체 제조 기술이 제안되었다. 낸드 플래쉬 메모리 소자의 경우, 고전압용 DDD 접합(junction)을 형성하게 된다. 이때, 비교적 낮은 도즈(dose)로 이온주입을 진행하게 되는데 이때, 반도체 기판 내에 점성 결함(point defect)을 발생할 수 있다. 이는 주변 인자에 대한 불순물(dopant)의 고갈 변화를 커지게 하고 전류누설(current leakage)에 취약하게 된다. 또한, 점성 결함은 후속 고온 열처리를 실시하면 TED(transient enhanced diffusion)를 유발할 수 있다. 특히, 소스 및 드레인 접합의 경우, 점성 결함에 의해 TED가 취약하게 되어 누설전류(leakage current)가 발생할 수 있다.
따라서, 본 발명의 목적은 DDD 접합시 발생하는 점성 결함을 제거하고, 이에 따라 TED 발생을 방지하여 반도체 메모리 소자의 특성을 개선하는 데 있다.
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판 상부에 적층형 게이트를 형성하는 단계, 게이트와 소정길이의 간격을 두고 DDD 마스크 패턴을 형성하는 단계, 게이트와 DDD 마스크 패턴 사이에 노출된 반도체 기판에 이온주입을 하여 DDD 접합을 형성하는 단계 및 이온주입으로 인한 반도체 기판의 결함을 제거하기 위해 열처리 공정을 실시하여 점성 결함을 제거하는 단계를 포함하는 반도체 메모리 소자의 제조방법을 포함한다.
게이트를 형성하기 이전 공정으로 반도체 기판에 채널형성 웰과 문턱전압 조절용 웰을 순차적으로 형성하는 단계를 더 포함한다.
채널형성 웰은, 부피가 비교적 큰 BF2를 불순물로 하고, 에너지는 5 내지 50KeV의 영역에서 실시하고, 도즈량은 1E11 내지 1E14 ion/cm2로 하여 실시하고, 충돌 경사각은 3 내지 45도로 실시하는 단계를 포함한다.
문턱전압 조절용 웰은, 고전압 NMOS 트랜지스터를 형성할 소정 영역에 붕소를 이용하여 이온주입을 하고, 에너지는 5 내지 50KeV의 영역에서 실시하고, 도즈는 1E11 내지 1E14 ion/cm2로 주입하고, 충돌 경사각은 1 내지 50도로 실시하는 단계를 포함한다.
DDD 접합시 이온주입은, 에너지는 5 내지 100KeV로 실시하고, 도즈량은 1E11 내지 1E14 ion/cm2으로 하여 실시하고, 충돌 경사각은 수직으로 하는 단계를 포함한다.
결함 제거 열처리 공정은, 온도는 780 내지 820℃에서 실시하고, 램프업 온도는 20 내지 250℃/sec로 실시하고, 시간은 0 내지 300초 사이에서 실시하고, 사용 가스는 질소를 사용하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도이다.
도 1을 참조하면, P형 반도체 기판(101)에 기타 다른 트랜지스터와 독립된 웰 접합을 구현하기 위하여 삼중 독립 웰 접합(triple isolated well junction)을 형성(미도시)한다. 먼저 반도체 기판(101)에 TN 웰(TN-well; triple N-well) 이온주입 및 P 웰 이온주입을 한다. P 웰 이온주입 후 반도체 기판(101)에 채널(channel)을 형성하기 위하여 부피가 비교적 큰 BF2를 불순물(dopant)로 하여 이온주입 한다. 이온주입시 에너지는 5 내지 50KeV의 영역에서 실시하고, 도즈량은 1E11 내지 1E14 ion/cm2로 하여 실시한다. 또한, 이온 충돌의 극대화를 위하여 3 내지 45도로 경사를 주어 이온주입 한다.
반도체 기판(101)의 고전압 NMOS 트랜지스터를 형성할 소정 영역에 붕소(B11)를 이용하여 문턱전압 조절 이온주입을 한다. 붕소(B11)는 부피가 적기 때문에 이온주입 결함의 발생을 억제할 수 있다. 이때, 도즈는 5 내지 50KeV의 에너 지 영역에서 1E11 내지 1E14 ion/cm2로 주입한다. 또한, 불순물의 채널링(channeling)을 억제하기 위해 1 내지 50도의 경사를 주어 이온주입 한다. 그리고, 액티브와 STI를 형성하기 위해 산화막을 하드 마스크로 이용하여 식각 공정을 진행하여 액티브 영역과 STI(shallow trench isolation) 영역을 구별하여 SASTI(self aligned STI)를 이용한 STI를 형성한다.
전술한 이온주입 공정 후, 반도체 기판(101) 상부에 터널 산화막(102), 제 1 폴리 실리콘막(103), 유전체막(104), 제 2 폴리 실리콘막(105), 도전막(106) 및 하드 마스크막(107)을 순차적으로 적층한다. 게이트 식각공정을 거쳐 메모리 셀을 형성한다.
도 2(a)를 참조하면, 반도체 기판(101) 상부에 고전압 마스크 패턴(108)을 형성한 후, 고전압 NMOS 트랜지스터 DDD 이온주입을 실시하여 DDD 접합을 형성한다. 이온주입시 에너지는 5 내지 100KeV로 하고, 도즈량은 1E11 내지 1E14 ion/cm2으로 하여 실시한다. 포토 레지스트의 쉐도우 효과에 의한 이방성 접합(anisotropic junction) 형성을 억제하기 위하여 수직으로 이온주입을 실시한다. 이때, DDD 접합 영역에 이온주입으로 인하여 점성 결함(point defect; PD)이 발생할 수 있다. DDD 접합 형성부분의 상세 단면도는 도 2(b)와 같다.
도 2(b)를 참조하면, 반도체 기판(101) 상부에 적층형 게이트 구조가 형성되고, 게이트의 양쪽 반도체 기판(101) 내에 DDD 접합을 형성한다. N-영역 내의 N+영역은 각각 소스(source)와 드레인(drain) 영역이 된다.
도 3을 참조하면, 결과물 전체 상부에 결함 제거 열처리 공정(damage recovery anneal; DRA)을 통하여 점성 결함(도 2(a)의 PD)을 제거할 수 있다. 열처리의 온도는 780 내지 820℃에서 실시한다. 램프업 온도는 20 내지 250℃/sec로 빠르게 상승시킨다. 열처리 시간은 0 내지 300초 동안 실시하는데 여기서 0초라 함은 스파이크를 가할 경우를 의미한다. 열처리 공정시 실리콘 반도체 기판의 산화를 억제하기 위해 질소(N2) 분위기에서 실시한다. 상기와 같이 저온에서 결함 제거 열처리를 하게 되면 이온주입시 발생한 반도체 기판(101) 내의 결함을 개선할 수 있다. 상기 열처리시 불순물의 이동은 거의 없고 반도체 기판(101)의 결함만 제거된다. 이후 DDD 접합을 활성화 시키기 위한 고온의 열처리 공정이 진행된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 소자의 제조방법은 결함 제거 열처리를 통하여 고전압 NMOS 트랜지스터 DDD 이온주입시 발생하는 점성 결함을 제거하고, 이에 따라 TED 발생을 방지하여 문턱전압을 안정화시킴으로써 누설 전류를 줄일 수 있다.

Claims (6)

  1. 반도체 기판 상부에 적층형 게이트를 형성하는 단계;
    상기 게이트와 소정길이의 간격을 두고 DDD 마스크 패턴을 형성하는 단계;
    상기 게이트와 상기 DDD 마스크 패턴 사이에 노출된 반도체 기판에 이온주입을 하여 DDD 접합을 형성하는 단계; 및
    상기 이온주입으로 인한 반도체 기판의 결함을 제거하기 위해 열처리 공정을 실시하여 점성 결함을 제거하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 게이트를 형성하기 이전 공정으로 반도체 기판에 채널형성 웰과 문턱전압 조절용 웰을 순차적으로 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 채널형성 웰은,
    부피가 비교적 큰 BF2를 불순물로 하고, 에너지는 5 내지 50KeV의 영역에서 실시하고, 도즈량은 1E11 내지 1E14 ion/cm2로 하여 실시하고, 충돌 경사각은 3 내 지 45도로 하는 반도체 메모리 소자의 제조방법.
  4. 제 2 항에 있어서, 상기 문턱전압 조절용 웰은,
    고전압 NMOS 트랜지스터를 형성할 소정 영역에 붕소를 이용하여 이온주입을 하고, 에너지는 5 내지 50KeV의 영역에서 실시하고, 도즈는 1E11 내지 1E14 ion/cm2로 주입하고, 충돌 경사각은 1 내지 50도로 하는 반도체 메모리 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 DDD 접합시 이온주입은,
    에너지는 5 내지 100KeV로 실시하고, 도즈량은 1E11 내지 1E14 ion/cm2으로 하여 실시하고, 충돌 경사각은 수직으로 하는 반도체 메모리 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 결함 제거 열처리 공정은,
    온도는 780 내지 820℃에서 실시하고, 램프업 온도는 20 내지 250℃/sec로 실시하고, 시간은 10 내지 300초 사이에서 실시하고, 사용 가스는 질소를 사용하는 반도체 메모리 소자의 제조방법.
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