KR20030057878A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, P타입의 고 전원전압 트랜지스터에 DDD이온을 셀영역에도 동시에 주입하여 플래시 셀의 프로그램 특성을 향상시키고 펀치쓰루 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 0.15㎛ 이하의 테크의 플래시메모리 셀의 정션 오버렙을 줄일 수 있는 반도체 소자의 제조 방법에관한 것이다.
최근 0.20㎛ 이하의 태그에서 공정 패터닝(Patterning) 능력은 향상되었으나 소자특성문제로 셀이 게이트 길이(Cell gate length)를 0.20㎛ 이하를 확보하기 어려운 상황이다.
도 1 은 종래의 기술에 따른 플래시 셀의 정션 형태를 나타낸 단면도이다.
여기서 참조부호는 1은 반도체 기판, 2는 터널 산화막, 3은 제 1 폴리 실리콘층, 4는 유전체막, 5는 제 2 폴리 실리콘층 그리고 6은 금속층을 나타낸다.
도 1을 참조하면, 만일 게이트 길이를 0.21㎛에 대해 셀의 소스 및 드래인 이온주입을 가능한 가장 낮은 도즈량과 낮은 에너지를 가한 상태에서 실시하더라도, Leff(Effective channel length)가 즉 H1이 0.11㎛로 나타난다. 이는 소스 및 드래인 정션(Source and Drain junction)의 오버랩(Overlap)이 각각 0.05㎛로 더 이상의 셀 게이트 길이의 감소는 어려운 것으로 판단된다.
만일 Leff를 0.11㎛ 이하로 감소하였을 경우 펀치 쓰루(Punch through) 현상이 발생하게된다. 셀 게이트 길이의 추가 감소를 위해서는 Leff를 0.11㎛로 고정한 상태에서 소스 및 드래인 정션 오버랩을 최소화하는 방안이 마련되어야 한다.
최근 소스 및 드래인 정션 오버랩을 최소화하는 방안으로 셀 VT의 도즈량을 높이는 방안이 연구되고 있다. 하지만 실험 결과 셀 소스 및 드레인 이온주입한 후 데이터 보존강화를 위한 리 옥시데이션(Re oxidation)시 As의 확산에 소스 및 드레인 정션이 다소 경사를 같게 되어 프로그램 특성이 나빠질 뿐만 아니라, 정션의 오버랩이 커져서 펀치쓰루가 발생하게 된다.
본 발명은 상기의 문제를 해결하기 위해 안출된 것으로, P타입의 고 전원전압 트랜지스터를 위한 DDD 이온주입시 P타입의 고 전원전압 트랜지스터영역 및 셀 영역에도 P타입의 이온을 주입함으로써 셀 게이트의 길이를 감소시킬 수 있다.
또한 셀 졍션의 오버랩(Cell Junction Overlap)을 감소시킴으로써 펀치쓰루(Punch Through) 현상을 방지할 수 있다.
도 1 은 종래의 기술에 따른 플래시 셀의 정션 형태를 나타낸 단면도.
도 2a 내지 2d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.
도 3은 본 발명에 따른 플래시 셀의 정션 형태를 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 11 : 반도체 기판2, 12 : 터널산화막
3, 13 : 제 1 폴리 실리콘층4, 14 : 유전체막
5, 15, 21 : 제 2 폴리 실리콘층6, 16, 22 : 금속층
20 : 게이트 산화막23, 24, 25 : 마스크 패턴
P타입 반도체 기판의 셀영역, N타입 및 P타입 트랜지스터영역에 게이트 패턴이 형성되는 단계, 셀영역을 노출시킨 후 소스 및 드레인 이온주입공정을 실시하는 단계, 재산화공정을 실시하는 단계, N타입 트랜지스터 영역을 노출시킨 후 N타입 이온 주입공정을 실시하는 단계 및 셀 영역 및 P타입 트랜지스터 영역을 노출 시킨 후 P타입 이온 주입공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
P타입 반도체 기판상에 터널 산화막, 제 1 폴리 실리콘층, 유전체막, 제 2 폴리실리콘층 및 금속층을 순차적으로 증착한 후 게이트 전극을 패터닝 하는 단계, 소스 및 드레인을 형성하기 위한 제 1 이온주입 공정을 실시하는 단계, 재 산화공정을 실시하는 단계, 및 P타입 이온 주입공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
P타입 반도체 기판상에 터널 산화막, 제 1 폴리 실리콘층, 유전체막, 제 2 폴리실리콘층 및 금속층을 순차적으로 증착한 후 게이트 전극을 패터닝 하는 단계, 소스 및 드레인을 형성하기 위한 제 1 이온주입 공정을 실시하는 단계, P타입 이온 주입공정을 실시하는 단계 및 재 산화공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 2a 내지 2d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 셀(Cell) 영역, N형 고 전원전압 트랜지스터 영역, P형 고 전원전압 트랜지스터 영역으로 분리된 P타입 반도체 기판(11)에 셀 영역에는 터널 산화막(Tunnel oxide)(12)이 형성되고, N형 및 P형 고 전원전압 트랜지스트 영역에는 게이트 산화막(20)이 형성된다.
셀 영역에는 제 1 폴리 실리콘(Poly-Si)(13), 유전체막(14), 제 2 폴리 실리콘(15) 및 금속층(16)을 형성하고, N형 및 P형의 고 전원전압 트랜지스트 영역에는 제 2 폴리 실리콘층(21) 및 금속층(22)을 형성한다.
셀, N형 고 전원전압 트랜지스트 및 P형 고 전원전압 트랜지스트를 형성하기위한 게이트 마스크 공정(도시되지 않음)을 실시하고 게이트 식각을 실시한다. 이에 의해 셀 영역의 제 1 폴리 실리콘층(13)의 상부는 패턴이 형성되어 콘트롤 게이트(Control gate)가 완성된 상태가 되고 제 1 폴리 실리콘층(13) 하부는 아직 패터닝이 되지 않은 상태가 된다. 한편, N형 및 P형 고전원 전압 트랜지스터 영역에는 게이트 패턴이 형성된다.
도 2b를 참조하면, 반도체 기판(11)에 제 1 마스크(23) 공정을 이용하여 셀 지역만 노출시킨 다음 자기정렬 식각(SAE)공정을 실시하여 플로팅 게이트 패턴을 형성한다. 다음으로 소스 및 드레인을 형성하기 위한 이온주입 공정을 실시한다. 소정의 식각공정을 이용하여 제 1 마스크(23) 공정에서 사용한 포토레지스트를 제거한 후 도시되지 않은 재 산화공정(Re-Oxidation)을 실시하여 식각과 이온주입에 의한 데미지를 보상해준다.
도 2c를 참조하면, 제 2 마스크(24) 공정을 이용하여 고 전원전압 트랜지스터의 NMOS영역을 노출시킨다. NMOS영역에 NMOS용 DDD(Double Doped Drain)을 형성하기 위한 이온주입을 실시한다. 소정의 식각공정을 실시하여 제 2 마스크(24) 공정에서 사용한 포토레지스트를 제거한다.
도 2d를 참조하면, 제 3 마스크(25) 공정을 이용하여 고 전원전압 트랜지스터의 PMOS영역 및 셀 영역을 동시에 노출시킨다. PMOS영역에 PMOS용 DDD를 형성하기 위한 이온주입을 실시한다. 이때 재 산화공정후 셀 영역에 0.5E10 내지 1E15의 농도로 붕소이온을 주입하여 P타입의 셀 정션을 형성한다.
도 3은 본 발명에 따른 플래시 셀의 정션 형태를 나타낸 단면도이다
도 3을 참조하면, 본 발명에 의해 P타입의 고 전원전압 트랜지스터에 DDD를 형성하기 위한 이온주입시 셀영역에도 P타입의 이온을 주입함으로 인해 플래시 셀의 정션을 최대한 가파른 형태로 형성하는 동시에 Leff인 H2의 길이를 더 길게 할 수 있다. 이로써 정션의 오버랩을 최소화할 수 있고 셀 게이트의 길를 감소시킬 수 있다. 또한 정션 오버랩이 커져서 발생하는 펀치쓰루 현상을 막을 수 있다.
본 발명은 P타입의 고 전원전압 트랜지스터에 DDD이온을 셀영역에도 동시에 주입함으로써 플래시 셀의 프로그램 특성을 향상 시키고 정션의 오버랩을 줄일 수 있다.
또한 정션 오버랩이 커짐에 따라 발생하는 펀치 쓰루 현상을 방지 할수 있다.
Claims (6)
- P타입 반도체 기판의 셀영역, N타입 및 P타입 트랜지스터영역에 게이트 패턴이 형성되는 단계;셀영역을 노출시킨 후 소스 및 드레인 이온주입공정을 실시하는 단계:재산화공정을 실시하는 단계;N타입 트랜지스터 영역을 노출시킨 후 N타입 이온 주입공정을 실시하는 단계; 및셀 영역 및 P타입 트랜지스터 영역을 노출 시킨 후 P타입 이온 주입공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,P타입 이온 주입공정은 붕소를 0.5E14 내지 1E15의 도즈량으로 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- P타입 반도체 기판상에 터널 산화막, 제 1 폴리 실리콘층, 유전체막, 제 2 폴리실리콘층 및 금속층을 순차적으로 증착한 후 게이트 전극을 패터닝 하는 단계;소스 및 드레인을 형성하기 위한 제 1 이온주입 공정을 실시하는 단계;재 산화공정을 실시하는 단계; 및P타입 이온 주입공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,P타입 이온 주입공정은 붕소를 0.5E14 내지 1E15의 도즈량으로 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- P타입 반도체 기판상에 터널 산화막, 제 1 폴리 실리콘층, 유전체막, 제 2 폴리실리콘층 및 금속층을 순차적으로 증착한 후 게이트 전극을 패터닝 하는 단계;소스 및 드레인을 형성하기 위한 제 1 이온주입 공정을 실시하는 단계;P타입 이온 주입공정을 실시하는 단계; 및재 산화공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,P타입 이온 주입공정은 붕소를 0.5E14 내지 1E15의 도즈량으로 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1020010087980A KR20030057878A (ko) | 2001-12-29 | 2001-12-29 | 반도체 소자의 제조 방법 |
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| KR1020010087980A KR20030057878A (ko) | 2001-12-29 | 2001-12-29 | 반도체 소자의 제조 방법 |
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Cited By (3)
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|---|---|---|---|---|
| KR100625751B1 (ko) * | 2004-12-01 | 2006-09-20 | 중앙냉동기 주식회사 | 냉난방 겸용 에어컨 |
| KR100799020B1 (ko) * | 2006-06-30 | 2008-01-28 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조방법 |
| KR100919244B1 (ko) * | 2007-06-01 | 2009-09-30 | 삼성전자주식회사 | 신뢰성 있는 터널산화막을 구비한 비휘발성 메모리 소자의제조방법 |
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2001
- 2001-12-29 KR KR1020010087980A patent/KR20030057878A/ko not_active Application Discontinuation
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| US7799639B2 (en) | 2007-06-01 | 2010-09-21 | Samsung Electronics Co., Ltd. | Methods of fabricating non-volatile memory devices including a chlorine cured tunnel oxide layer |
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