KR19980066418A - 셀 영역 및 주변영역의 퍼포먼스를 개선한 반도체 장치의 제조방법 - Google Patents

Abstract

메모리 셀 영역과 상기 셀 영역이외의 주변영역에서 각기 상이한 게이트 길이를 가지거나 게이트 하단영역의 불순물 농도가 서로 다른 트랜지스터들을 포함하는 반도체 장치의 제조방법은, 기판상에 게이트 산화막을 형성하는 단계와, 상기 산화막위에 셀 영역의 트랜지스터의 제1게이트로서 사용될 제1전도층을 전면적으로 도포하고 그 위에 층간 절연막을 형성한 다음 패터닝하여 주변영역에 존재하는 상기 층간 절연막 및 상기 제1전도층을 모두 선택 식각함에 의해 셀 영역의 트랜지스터의 제1게이트를 형성하는 단계와, 상기 주변영역에 노출된 상기 산화막상에 제2게이트 산화막 및 제3게이트 산화막을 형성하는 단계와, 상기 셀 영역의 상기 층간 절연막 및 상기 제2,3게이트 산화막 상부에 상기 셀 영역의 제2게이트 및 상기 주변영역의 게이트로서 사용될 제2전도층을 전면적으로 도포 후 마스크로 패터닝하여 선택 식각함에 의해 상기 셀 영역의 제2게이트를 형성한 후 상기 셀 영역내의 소오스 드레인 영역에 제1도전형 불순물을 주입하는 단계와, 상기 주변영역을 또 다른 마스크로 패터닝하여 선택 식각함에 의해 상기 주변 영역의 게이트를 형성한 후 상기 주변 영역의 트랜지스터의 소오스 드레인 영역에 제1도전형 불순물을 주입하는 단계를 가짐을 특징으로 한다.

Description

셀 영역 및 주변영역의 퍼포먼스를 개선한 반도체 장치의 제조방법

본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히 셀 영역 및 주변영역의 트랜지스터들의 퍼포먼스를 개선할 수 있는 방법에 관한 것이다.

통상적으로, 메모리 셀 영역과 상기 셀 영역이외의 주변영역에서 각기 상이한 게이트 길이를 가지거나 게이트 하단영역의 불순물 농도가 서로 다른 트랜지스터들을 포함하는 반도체 장치는 불휘발성 반도체 메모리 장치(NVM)로서 알려져 있다.

종래의 이러한 반도체 메모리 장치에서는 메모리 셀 영역과 상기 셀 영역이외의 주변영역에서 각기 상이한 게이트 길이를 가지거나 게이트 하단영역의 불순물 농도가 서로 다른 트랜지스터들을 동일 기판위에서 제조할 경우에 각기 다른 영역에 존재하는 트랜지스터들의 소오스 드레인 이온 주입시 한꺼번에 주입을 행하였으므로 각 영역에 있는 트랜지스터들의 소오스 드레인 접합을 동시에 최적화하기 어려웠다. 왜냐하면, 도 1a,1b와 같이, 메모리 셀 영역내의 트랜지스터의 게이트 길이가 점차로 줄어들면서 크리티컬 사이즈 수준이 되어 불순물 이온주입에 대한 측면확산마진이 거의 없기 때문이다. 즉, 도 1a의 부호 10에 펀치불량이 발생하여 이온주입의 최적화에 제한이 생기는 것이다.

상기한 바와 같이 종래에는 셀 영역 및 주변영역의 트랜지스터들의 제조시 퍼포먼스가 떨어지는 문제점이 있었다.

본 발명의 목적은 셀 영역 및 주변영역의 트랜지스터들의 퍼포먼스를 개선 할 수 있는 제조방법을 제공함에 있다.

본 발명의 다른 목적은 소자의 특성 저하없이 비교적 간단히 셀 영역 및 주변영역의 트랜지스터들을 제조할 수 있는 방법을 제공함에 있다.

도 1a 및 1b은 종래의 셀 영역 및 주변영역의 트랜지스터들의 제조를 보인 단면도.

도 2a 내지 도 2d는 본 발명에 따른 셀 영역 및 주변영역의 트랜지스터들의 제조순서를 보인 공정단면도.

상기한 목적을 달성하기 위하여, 메모리 셀 영역과 상기 셀 영역이외의 주변영역에서 각기 상이한 게이트 길이를 가지거나 게이트 하단영역의 불순물 농도가 서로 다른 트랜지스터들을 포함하는 반도체 장치의 제조방법은; 기판상에 게이트 산화막을 형성하는 단계와, 상기 산화막위에 셀 영역의 트랜지스터의 제1게이트로서 사용될 제1전도층을 전면적으로 도포하고 그 위에 층간 절연막을 형성한 다음 패터닝하여 주변영역에 존재하는 상기 층간 절연막 및 상기 제1전도층을 모두 선택 식각함에 의해 셀 영역의 트랜지스터의 제1게이트를 형성하는 단계와, 상기 주변영역에 노출된 상기 산화막상에 제2게이트 산화막 및 제3게이트 산화막을 형성하는 단계와, 상기 셀 영역의 상기 층간 절연막 및 상기 제2,3게이트 산화막 상부에 상기 셀 영역의 제2게이트 및 상기 주변영역의 게이트로서 사용될 제2전도층을 전면적으로 도포 후 마스크로 패터닝하여 선택 식각함에 의해 상기 셀 영역의 제2게이트를 형성한 후 상기 셀 영역내의 소오스 드레인 영역에 제1도전형 불순물을 주입하는 단계와, 상기 주변영역을 또 다른 마스크로 패터닝하여 선택 식각함에 의해 상기 주변 영역의 게이트를 형성한 후 상기 주변 영역의 트랜지스터의 소오스 드레인 영역에 제1도전형 불순물을 주입하는 단계를 가짐을 특징으로 한다.

도 2a 내지 도 2d는 본 발명에 따른 셀 영역 및 주변영역의 트랜지스터들의 제조순서를 보인 공정단면도들이다. 먼저, 도 2a를 참조하면, 메모리 셀 영역 200과 주변 영역 300이 정의된다. 미도시된 기판상에 게이트 산화막 20을 열적성장시켜 형성하고, 산화막 20위에 셀 영역의 트랜지스터의 제1게이트 예컨대 플로팅 게이트로서 사용될 제1전도층 30을 전면적으로 도포하고 그 위에 층간 절연막 40을 형성한 다음 패터닝하여 주변영역 300에 존재하는 상기 층간 절연막 40 및 상기 제1전도층 30을 모두 선택 식각함에 의해 셀 영역 200의 트랜지스터의 제1게이트 30를 형성한다. 2b를 참조하면, 상기 주변영역 300에 노출된 상기 산화막 20상에 제2게이트 산화막 21 및 제3게이트 산화막 22을 형성하고, 상기 셀 영역 210의 상기 층간 절연막 40 및 상기 제2,3게이트 산화막 21,22 상부에 상기 셀 영역 210의 제2게이트 및 상기 주변영역의 게이트로서 사용될 제2전도층 50을 전면적으로 도포 후 마스크로 패터닝하여 선택 식각함에 의해 상기 셀 영역의 제2게이트 50를 형성한다. 도 2c,d를 참조하면, 상기 셀 영역 220,230내의 소오스 드레인 영역에 제1도전형 예컨대 엔형 불순물을 주입하고, 상기 주변영역 312,322을 또 다른 마스크로 패터닝하여 선택 식각함에 의해 상기 주변 영역의 게이트를 형성한 후 상기 주변 영역의 트랜지스터의 소오스 드레인 영역에 제1도전형 불순물을 저농도로 주입한다.

본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상 및 범주내에서 당업자에 의해 용이하게 변형이 가능하다.

이상과 같이 본 발명에 따르면 셀 영역 및 주변영역의 트랜지스터들의 퍼포먼스를 향상시키는 효과가 있다.

Claims (1)

1. 메모리 셀 영역과 상기 셀 영역이외의 주변영역에서 각기 상이한 게이트 길이를 가지거나 게이트 하단영역의 불순물 농도가 서로 다른 트랜지스터들을 포함하는 반도체 장치의 제조방법에 있어서: 기판상에 게이트 산화막을 형성하는 단계와, 상기 산화막위에 셀 영역의 트랜지스터의 제1게이트로서 사용될 제1전도층을 전면적으로 도포하고 그 위에 층간 절연막을 형성한 다음 패터닝하여 주변영역에 존재하는 상기 층간 절연막 및 상기 제1전도층을 모두 선택 식각함에 의해 셀 영역의 트랜지스터의 제1게이트를 형성하는 단계와, 상기 주변영역에 노출된 상기 산화막상에 제2게이트 산화막 및 제3게이트 산화막을 형성하는 단계와, 상기 셀 영역의 상기 층간 절연막 및 상기 제2,3게이트 산화막 상부에 상기 셀 영역의 제2게이트 및 상기 주변영역의 게이트로서 사용될 제2전도층을 전면적으로 도포 후 마스크로 패터닝하여 선택 식각함에 의해 상기 셀 영역의 제2게이트를 형성한 후 상기 셀 영역내의 소오스 드레인 영역에 제1도전형 불순물을 주입하는 단계와, 상기 주변영역을 또 다른 마스크로 패터닝하여 선택 식각함에 의해 상기 주변 영역의 게이트를 형성한 후 상기 주변 영역의 트랜지스터의 소오스 드레인 영역에 제1도전형 불순물을 주입하는 단계를 가짐을 특징으로 하는 방법.