KR20000041409A - 에스램의 바텀 게이트형 박막 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 기술에 관한 것으로, 특히 SRAM(static random access memory)의 바텀 게이트형 박막 트랜지스터(thin film transistor, TFT) 제조방법에 관한 것이며, 전원(Vcc) 공급 라인의 저항을 줄여 TFT의 구동 능력을 향상시킬 수 있는 에스램의 바텀 게이트형 박막 트랜지스터 제조방법을 제공하는데 그 목적이 있다. 본 발명은 포토레지스트의 리프트-오프 공정을 이용하여 채널 영역의 손상 없이 순수 채널 및 LDO 영역을 제외한 영역의 두께를 늘림으로써 전원(Vcc) 공급 라인의 저항을 감소시키는 기술이다. 순수 채널 및 LDO 영역을 제외한 영역의 두께를 늘리기 위하여 추후에 증착되는 층으로 폴리실리콘막, 실리사이드막을 사용할 수 있다.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 SRAM(static random access memory)의 바텀 게이트형 박막 트랜지스터(thin film transistor, TFT) 제조방법에 관한 것이다.
TFT는 SRAM에서 로드(load) 트랜지스터로 사용되는데, 바텀 게이트형 TFT를 사용하는 SRAM과 같은 소자에서는 TFT 게이트 폴리실리콘막을 정의하고, TFT 게이트 산화막을 형성한 다음, 노드 콘택에 접속되는 채널 폴리실리콘막을 정의하는 공정을 통해 제조해 왔다.
첨부된 도면 도 1은 종래기술에 따른 바텀 게이트형 TFT의 단면을 도시한 것으로, 도면 부호 '10'은 층간절연막, '11'은 게이트 전극, '12'는 게이트 산화막, '13'은 채널용 폴리실리콘막을 각각 나타낸 것이다. 여기서, 채널용 폴리실리콘막(13)은 선택적인 이온주입 공정에 의해 소오스 영역, 소오스 오버랩 영역, 채널 영역, 드레인 오프셋 영역(lightly doped offset, LDO) 및 드레인 영역으로 구분되어 진다.
그리고, 통상적으로 소오스 영역에는 Vcc 라인이, 드레인 영역에는 Vss 라인이 함께 디파인되는데, 순수 채널 영역 및 LDO 영역을 제외한 영역은 저항이 낮을수록 좋은 특성을 나타낸다. 순수 채널 영역 및 LDO 영역을 제외한 영역의 저항을 낮추기 위하여 현재 소오스/드레인 이온주입 공정을 이용하여 Rs 제어를 하고 있으나, 정확한 Rs 제어가 어렵고, 채널용 폴리실리콘막의 두께의 한계로 인하여 TFT의 구동 능력이 감소해 스태틱 홀드(static hold) 특성이 저하되는 등 전반적인 셀 동작(cell operation) 특성이 저하되는 문제점이 있었다.
즉, 통상적인 바텀 게이트형 TFT의 경우, 얇은 채널을 얻기 위해 채널용 폴리실리콘막의 두께를 40㎚ 전후에서 제어하고 있다. 그런데, Vcc 라인과 같이 전원 공급과 관련되는 부분도 동일한 두께의 채널용 폴리실리콘막으로 디파인되므로 저항이 매우 높아지게 되는 것이다.
물론, 채널용 폴리실리콘막을 두껍게 증착하고, 이후 채널 영역 및 드레인 오버랩 영역의 폴리실리콘막의 일부 두께를 선택적으로 식각할 수 있으나, 이 경우 건식 식각에 의한 식각 손상으로 인하여 TFT의 특성이 매우 열악해지기 때문에 실제로 TFT 제조 공정에 적용이 불가능하다.
본 발명은 전원(Vcc) 공급 라인의 저항을 줄여 TFT의 구동 능력을 향상시킬 수 있는 에스램의 바텀 게이트형 박막 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 SRAM의 바텀 게이트형 TFT의 단면도.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 SRAM의 바텀 게이트형 TFT의 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 층간절연막 21 : TFT 게이트 전극
22 : 게이트 산화막 23 : 채널용 폴리실리콘막
24 : 포토레지스트 패턴 25 : 폴리실리콘막
본 발명은 포토레지스트의 리프트-오프 공정을 이용하여 채널 영역의 손상 없이 순수 채널 및 LDO 영역을 제외한 영역의 두께를 늘림으로써 전원(Vcc) 공급 라인의 저항을 감소시키는 기술이다. 순수 채널 및 LDO 영역을 제외한 영역의 두께를 늘리기 위하여 추후에 증착되는 층으로 폴리실리콘막, 실리사이드막을 사용할 수 있다.
따라서, 상기 기술적 과제를 달성하기 위하여 본 발명으로부터 제공되는 특징적인 에스램의 바텀 게이트형 박막 트랜지스터 제조방법은, 소정의 하부층 상에 게이트 전극을 형성하는 제1 단계; 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 제2 단계; 상기 제2 단계 수행 후, 전체구조 상부에 폴리실리콘막을 형성하는 제3 단계; 상기 폴리실리콘막 상에 채널 영역 및 드레인 오프셋 영역을 덮는 포토레지스트 패턴을 형성하는 제4 단계; 상기 제4 단계 수행 후, 전체구조 상부에 전도층을 형성하는 제5 단계; 및 상기 포토레지스트 패턴을 리프트-오프시켜 상기 채널 영역 및 드레인 오프셋 영역의 상기 폴리실리콘막을 노출시키는 제6 단계를 포함하여 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 SRAM의 바텀 게이트형 박막 트랜지스터 제조 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
우선, 도 2a에 도시된 바와 같이 실리콘 기판(도시되지 않음) 상에 액세스 트랜지스터(도시되지 않음), 구동 트랜지스터(도시되지 않음) 등의 벌크(bulk) 트랜지스터 등을 하부층 공정을 마친 후, 층간절연막(20) 상에 TFT 게이트 전극(21) 및 게이트 산화막(22)을 형성하고, 전체구조 상부에 채널용 폴리실리콘막(23)을 약 40㎚ 두께로 증착하고, LDO 이온주입을 실시한다.
다음으로, 도 2b에 도시된 바와 같이 채널용 폴리실리콘막(23) 상에 포토레지스트 패턴(24)을 형성한다. 이때, 포토레지스트 패턴(24)은 예정된 TFT 채널 영역 및 LDO 영역에만 오버랩되도록 형성하며, 소오스/드레인 이온주입 마스크를 사용하여 형성할 수 있다. 이어서, 전체구조 상부에 폴리실리콘막(25)을 증착하고, 소오스/드레인 이온주입을 전면적으로 실시한다. 이때, 폴리실리콘막(25)의 두께가 두꺼울수록 Vcc 라인의 저항을 저감시킬 수 있게 된다.
계속하여, 도 2c에 도시된 바와 같이 포토레지스트 패턴(24)을 리프트-오프(lift-off) 시킨다. 이때, 도시된 바와 같이 Vcc 라인 영역을 포함하여 소오스/드레인 영역 및 소오스 오버랩 영역에는 두 개층의 폴리실리콘막(23, 25)이 잔류하게 되고, 채널 영역 및 LDO 영역에는 종래와 같이 약 40㎚의 채널용 폴리실리콘막(23)만이 잔류하게 된다.
이에 따라, 채널 두께를 그대로 유지하면서 Vcc 라인의 저항을 감소시킬 수 있게 된다. 아울러 소오스/드레인의 접합 저항을 감소시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예를 들어, 전술한 실시예서는 순수 채널 및 LDO 영역을 제외한 영역의 두께를 늘리기 위하여 추후에 증착되는 층으로 폴리실리콘막을 적용하는 경우를 일례로 들어 설명하였으나, 본 발명의 기술적 원리는 폴리실리콘막을 대신하여 실리사이드막과 같은 전도층을 사용하는 경우에도 적용된다.
전술한 본 발명은 TFT의 소오스/드레인 접합 저항 및 전원(Vcc) 공급 라인의 저항을 감소시키는 효과가 있으며, 이로 인하여 TFT의 구동 능력을 향상시키고 스태틱 홀드 특성을 개선하는 효과가 있다.
Claims (6)
- 소정의 하부층 상에 게이트 전극을 형성하는 제1 단계;상기 게이트 전극을 덮는 게이트 절연막을 형성하는 제2 단계;상기 제2 단계 수행 후, 전체구조 상부에 폴리실리콘막을 형성하는 제3 단계;상기 폴리실리콘막 상에 채널 영역 및 드레인 오프셋 영역을 덮는 포토레지스트 패턴을 형성하는 제4 단계;상기 제4 단계 수행 후, 전체구조 상부에 전도층을 형성하는 제5 단계; 및상기 포토레지스트 패턴을 리프트-오프시켜 상기 채널 영역 및 드레인 오프셋 영역의 상기 폴리실리콘막을 노출시키는 제6 단계를 포함하여 이루어진 에스램의 바텀 게이트형 박막 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제5 단계 수행 후,상기 포토레지스트 패턴을 이온주입 마스크로 사용하여 소오스/드레인 이온주입을 실시하는 제7 단계를 더 포함하여 이루어진 에스램의 바텀 게이트형 박막 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제3 단계 수행 후,상기 폴리실리콘막에 드레인 오프셋 이온주입을 실시하는 제7 단계를 포함하여 이루어진 에스램의 바텀 게이트형 박막 트랜지스터 제조방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 전도층이,폴리실리콘막인 것을 특징으로 하는 에스램의 바텀 게이트형 박막 트랜지스터 제조방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 전도층이,실리사이드막을 포함하는 것을 특징으로 하는 에스램의 바텀 게이트형 박막 트랜지스터 제조방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 폴리실리콘막의 두께가,실질적인 40㎚인 것을 특징으로 하는 에스램의 바텀 게이트형 박막 트랜지스터 제조방법.
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Cited By (2)
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| KR100685803B1 (ko) * | 2004-12-14 | 2007-02-22 | 삼성에스디아이 주식회사 | 유기전계발광소자의 제조 방법 |
| KR20110133960A (ko) * | 2010-06-08 | 2011-12-14 | 삼성모바일디스플레이주식회사 | 오프셋 구조의 박막 트랜지스터 |
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1998
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Cited By (3)
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| KR100685803B1 (ko) * | 2004-12-14 | 2007-02-22 | 삼성에스디아이 주식회사 | 유기전계발광소자의 제조 방법 |
| KR20110133960A (ko) * | 2010-06-08 | 2011-12-14 | 삼성모바일디스플레이주식회사 | 오프셋 구조의 박막 트랜지스터 |
| US8476631B2 (en) | 2010-06-08 | 2013-07-02 | Samsung Display Co., Ltd. | Thin film transistor with offset structure and electrodes in a symmetrical arrangement |
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