KR20110133960A - 오프셋 구조의 박막 트랜지스터 - Google Patents

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Abstract

본 발명의 일 측면에 따라 게이트 전극; 각각 상기 게이트 전극과 일부 중첩하는 제1 활성영역 및 제2 활성영역을 포함하는 활성층; 상기 게이트 전극과 상기 활성층 사이의 게이트 절연막; 및 상기 제1 활성영역과 전기적으로 연결된 제1 소스/드레인 전극 및 제2 소스/드레인 전극, 상기 제2 활성영역과 전기적으로 연결된 제3 소스/드레인 전극 및 제4 소스/드레인 전극을 포함하는 소스/드레인 전극층; 을 포함하는 박막 트랜지스터를 제공한다.

Description

오프셋 구조의 박막 트랜지스터{Thin film transistor with offset structure}
본 발명은 박막 트랜지스터에 관한 것으로서, 더욱 상세하게는 오프셋 구조를 갖는 고전압용 박막 트랜지스터에 관한 것이다.
박막 트랜지스터(thin film transistor)는 절연성 지지 기판 위에 반도체 박막을 이용하여 만든 특별한 종류의 전계 효과 트랜지스터이다. 박막 트랜지스터는 전계 효과 트랜지스터와 마찬가지로 게이트, 드레인, 소오스의 세 단자를 가진 소자이며, 가장 주된 기능은 스위칭 동작이다. 게이트에 인가하는 전압을 조절하여 소오스와 드레인 사이에 흐르는 전류를 온 또는 오프 상태로 만들어서 스위칭 동작을 한다.
고전압 박막 트랜지스터는 드레인에 고전압이 인가되는 박막 트랜지스터이다. 고전압을 견디기 위하여 박막 트랜지스터에 오프셋 구조가 채용된다. 종래의 오프셋 구조는 소스와 드레인 사이에 높은 저항을 갖는 오프셋 영역을 가진다. 소스와 드레인 사이에 인가되는 고전압의 대부분은 고저항의 오프셋 영역에 걸리게 되어 고전계가 채널층에 형성되는 것을 방지하고, 박막 트랜지스터가 충분히 낮은 오프 전류(Ioff)를 유지할 수 있도록 한다.
그러나 상기의 오프셋 구조 고전압 박막 트랜지스터는 고전압 구동에 따른 바이어스 스트레스를 감소시킬 목적으로 저항이 큰 오프셋 영역을 인위적으로 도입한 구조이기 때문에 필연적으로 온 전류(Ion)가 감소할 수 밖에 없다.
본 발명의 목적은 종래의 오프셋 구조 고전압 박막 트랜지스터에서 온 전류(Ion)이 감소하는 문제를 해결하여 오프셋 구조의 고전압용 박막 트랜지스터의 장점인 충분히 낮은 오프 전류(Ioff)와 함께 충분히 높은 온 전류가 동시에 확보된 박막 트랜지스터 구조를 제공하는 것이다.
본 발명의 일 측면에 따라 게이트 전극; 각각 상기 게이트 전극과 일부 중첩하는 제1 활성영역 및 제2 활성영역을 포함하는 활성층; 상기 게이트 전극과 상기 활성층 사이의 게이트 절연막; 및 상기 제1 활성영역과 전기적으로 연결된 제1 소스/드레인 전극 및 제2 소스/드레인 전극, 상기 제2 활성영역과 전기적으로 연결된 제3 소스/드레인 전극 및 제4 소스/드레인 전극을 포함하는 소스/드레인 전극층; 을 포함하는 박막 트랜지스터를 제공한다.
여기에서 상기 제1 소스/드레인 전극 내지 상기 제4 소스/드레인 전극의 어느 둘은 상기 게이트 전극과 일부 중첩하고, 다른 둘은 상기 게이트 전극과 오프셋되어 있고, 상기 소스/드레인 전극층은 상기 활성층의 중심에 대하여 대칭이다.
이때 상기 게이트 전극은 서로 나란한 제1 게이트 전극 및 제2 게이트 전극으로 이루어질 수 있다.
한편, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 영역과 중첩되고 상기 제1 활성영역과 절연된 제1 오프셋 전극 및 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 영역과 중첩되고 상기 제2 활성영역 으로부터 절연된 제2 오프셋 전극을 더 포함할 수 있다.
본 발명의 다른 일 측면에 따라 게이트 전극; 각각 상기 게이트 전극과 일부 중첩하고 순차적으로 배치된 제1 활성영역, 제2 활성영역 및 제3 활성영역을 포함하는 활성층; 상기 게이트 전극과 상기 활성층 사이의 게이트 절연막; 및 상기 제1 활성영역과 전기적으로 연결된 제1 소스/드레인 전극 및 제2 소스/드레인 전극, 상기 제2 활성영역과 전기적으로 연결된 제3 소스/드레인 전극 및 제4 소스/드레인 전극, 및 상기 제3 활성영역과 전기적으로 연결된 제5 소스/드레인 전극 및 제6 소스/드레인 전극을 포함하는 소스/드레인 전극층; 을 포함하는 박막 트랜지스터를 제공한다.
여기에서 상기 제1 소스/드레인 전극 내지 상기 제4 소스/드레인 전극의 어느 둘은 상기 게이트 전극과 일부 중첩하고, 다른 둘은 상기 게이트 전극과 오프셋되어 있고, 상기 소스/드레인 전극층은 상기 활성층의 중심에 대하여 대칭이다.
본 발명의 또 다른 일 측면에 따라 게이트 전극; 각각 상기 게이트 전극과 일부 중첩하고 순차적으로 배치된 제1 활성영역, 제2 활성영역, 제3 활성영역 및 제4 활성영역을 포함하는 활성층; 상기 게이트 전극과 상기 활성층 사이의 게이트 절연막; 및 상기 제1 활성영역과 전기적으로 연결된 제1 소스/드레인 전극 및 제2 소스/드레인 전극, 상기 제2 활성영역과 전기적으로 연결된 제3 소스/드레인 전극 및 제4 소스/드레인 전극, 상기 제3 활성영역과 전기적으로 연결된 제5 소스/드레인 전극 및 제6 소스/드레인 전극 및 상기 제4 활성영역과 전기적으로 연결된 제7 소스/드레인 전극 및 제8 소스/드레인 전극을 포함하는 소스/드레인 전극층을 포함하는 박막 트랜지스터를 제공한다.
여기에서 상기 제3 소스/드레인 전극 내지 상기 제6 소스/드레인 전극의 어느 둘은 상기 게이트 전극과 일부 중첩하고, 다른 둘은 상기 게이트 전극과 오프셋되어 있고, 상기 소스/드레인 전극층은 상기 활성층의 중심에 대하여 대칭이다.
본 발명의 또 다른 일 측면에 따라 서로 나란한 제1 게이트 전극 및 제2 게이트 전극을 포함하는 게이트 전극; 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 각각 일부 중첩하는 활성층; 상기 게이트 전극과 상기 활성층 사이의 게이트 절연막; 및 상기 활성층과 전기적으로 연결된 제1 소스/드레인 전극 및 제2 소스/드레인 전극을 포함하는 소스/드레인 전극층을 포함하는 박막 트랜지스터를 제공한다.
여기에서 상기 제1 소스/드레인 전극은 상기 제1 게이트 전극과 일부 중첩하고, 상기 제2 소스/드레인 전극은 상기 제2 게이트 전극과 일부 중첩한다. 상기 소스/드레인 전극층은 상기 활성층의 중심에 대하여 대칭이다.
이때 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 영역과 중첩하고 상기 활성층으로부터 절연된 오프셋 전극을 더 포함할 수 있다.
본 발명의 박막 트랜지스터는 게이트 전극에 대하여 오프셋된 소스/드레인 전극 및 게이트 전극과 일부 중첩하는 소스/드레인 전극을 모두 포함함으로써 오프 전류를 감소시키고 온 전류를 증가시킴과 동시에, 게이트 전극 및 소스/드레인 전극의 배치가 전체적으로 좌우 대칭이 되게 함으로써 인가 전압에 대칭적인 전류의 특성을 갖는 박막 트랜지스터를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 오프셋 구조를 갖는 박막 트랜지스터를 설명하기 위한 활성영역(100)의 레이아웃도이다. 도 1b는 도 1a의 I-I 선을 따른 박막 트랜지스터의 단면도이다. 도 1c는 도 1a의 II-II 선을 따른 박막 트랜지스터의 단면도이다.
도 2a는 본 발명의 다른 일 실시예에 따른 오프셋 구조를 갖는 박막 트랜지스터를 설명하기 위한 활성영역(200)의 레이아웃도이다. 도 2b는 도 2a의 I-I 선을 따른 박막 트랜지스터의 단면도이다. 도 2c는 도 2a의 II-II 선을 따른 박막 트랜지스터의 단면도이다.
도 3a는 본 발명의 또 다른 일 실시예에 따른 오프셋 구조를 갖는 박막 트랜지스터를 설명하기 위한 활성영역(300)의 레이아웃도이다. 도 3b는 도 3a의 I-I 선을 따른 박막 트랜지스터의 단면도이다. 도 3c는 도 3a의 II-II 선을 따른 박막 트랜지스터의 단면도이다. 도 3d는 도 3a의 III-III 선을 따른 박막 트랜지스터의 단면도이다.
도 4a는 본 발명의 또 다른 일 실시예에 따른 오프셋 구조를 갖는 박막 트랜지스터를 설명하기 위한 활성영역(400)의 레이아웃도이다. 도 4b는 도 4a의 I-I 선을 따른 박막 트랜지스터의 단면도이다. 도 4c는 도 4a의 II-II 선을 따른 박막 트랜지스터의 단면도이다.
도 5a는 본 발명의 또 다른 일 실시예에 따른 오프셋 구조를 갖는 박막 트랜지스터를 설명하기 위한 활성영역(500)의 레이아웃도이다. 도 5b는 도 5a의 I-I 선을 따른 박막 트랜지스터의 단면도이다. 도 5c는 도 5a의 II-II 선을 따른 박막 트랜지스터의 단면도이다.
도 6a는 본 발명의 또 다른 일 실시예에 따른 오프셋 구조를 갖는 박막 트랜지스터를 설명하기 위한 활성영역(600)의 레이아웃도이다. 도 6b는 도 6a의 I-I 선을 따른 박막 트랜지스터의 단면도이다.
도 7a는 본 발명의 또 다른 일 실시예에 따른 오프셋 구조를 갖는 박막 트랜지스터를 설명하기 위한 활성영역(700)의 레이아웃도이다. 도 7b는 도 7a의 I-I 선을 따른 박막 트랜지스터의 단면도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 오프셋 구조를 갖는 박막 트랜지스터를 설명하기 위한 활성영역(800)의 레이아웃도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 오프셋 구조를 갖는 박막 트랜지스터를 설명하기 위한 활성영역(900)의 레이아웃도이다.
도 10은 본 발명의 일 실시예 및 비교예에 따른 박막 트랜지스터의 게이트 전압(Vg)에 대한 채널 전류(Ids)의 특성을 시뮬레이션하여 비교한 그래프이다.
이하에서 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 명세서에서 소스 전극과 드레인 전극을 구별하지 않고 소스/드레인 전극으로 표시한다. 디스플레이 소자의 경우에 박막 트랜지스터의 동작에서 인가되는 전압에 따라서 어느 한 전극이 소스 전극이 될 수도 있고 드레인 전극이 될 수도 있기 때문이다.
또한, 본 명세서에서 오프셋 영역은 소스/드레인 전극과 게이트 전극이 이격되어 있는 곳의 채널영역으로서, 게이트 전극과 중첩되지 않아서 게이트 전압에 의하여 직접적으로 채널영역의 저항이 감소하지 않고, 소스/드레인 전극 보다 고저항을 유지하는 부분을 의미한다.
도 1a는 본 발명의 일 실시예에 따른 오프셋 구조를 갖는 박막 트랜지스터를 설명하기 위한 활성영역(100)의 레이아웃도이다. 도 1b는 도 1a의 I-I 선을 따른 박막 트랜지스터의 단면도이다. 도 1c는 도 1a의 II-II 선을 따른 박막 트랜지스터의 단면도이다.
도 1a, 도 1b 및 도 1c를 참조하여 박막 트랜지스터의 수직 구조를 살펴보면, 기판(111) 위에 게이트 전극(121)이 형성되어 있고, 게이트 전극(121) 위에 게이트 절연막(123)이 형성되어 있다. 게이트 절연막(123) 위에 활성층(125)이 형성되어 있고, 활성층(125) 위에 소스/드레인 전극(133a, 133b)이 형성되어 있다. 활성층(125)과 소스/드레인 전극(133a, 133b) 사이에는 오믹 콘택층(131)이 형성되어 있다. 기판(111)은 유리, 석영, 플라스틱 재질이 사용될 수 있으며, 실리콘, 세라믹 또는 금속과 같은 다른 재질도 사용될 수 있다. 게이트 전극(121)은 도전성 물질로 형성할 수 있으며, 예를 들면, Au, Ag, Cu, Ni, Pt, Pd, Al, Mo, W, Ti 또는 이들의 합금으로 이루어질 수 있으나 이에 한정되는 것은 아니다. 게이트 절연막(123)은 실리콘 산화막, 실리콘 질화막과 같은 절연막으로 형성할 수 있다. 활성층(125)의 물질은 비정질 실리콘, 다결정 실리콘, 마이크로 결정성 실리콘, 산화물 반도체 또는 유기 반도체으로 이루어질 수 있다. 소스/드레인 전극(133a, 133b)은 게이트 전극과 마찬가지로 도전성 물질로 형성될 수 있으며, 예를 들어 Au, Ag, Cu, Ni, Pt, Pd, Al, Mo, W, Ti 또는 이들의 합금을 포함하여 다양한 재료로 형성될 수 있다. 오믹 콘택층(131)은 소스/드레인 전극(133a, 133b)과 활성층(125) 사이의 오믹콘택을 형성하기 위한 층으로서 예를 들면 고농도로 도핑된 비정질 실리콘층으로 형성할 수 있다.
도 1a에 표시한 바와 같이 활성영역(100)을 서로 상하좌우 대칭인 제1 활성영역(100A)과 제2 활성영역(100B)으로 임의로 구분할 수 있다.
제1 활성영역(100A)에서는 도 1b에 도시한 바와 같이 제1 소스/드레인 전극(133a)은 게이트 전극(121)의 일부와 중첩하고, 제2 소스/드레인 전극(133b)은 게이트 전극(121)과 d1만큼 이격되어 위치한다.
제1 활성영역(100A)의 활성층(125)에는 제1 소스/드레인 전극(133a) 아래의 제1 소스/드레인 영역(125a), 제2 소스/드레인 전극(133b) 아래의 제2 소스/드레인 영역(125b) 및 이들 사이의 제1 채널영역(125ch_1)이 존재한다. 제1 채널영역(125ch_1)은 게이트 전극(121)과 제2 소스/드레인 전극(133b) 사이의 오프셋 영역(미도시)을 포함한다.
제2 활성영역(100B)에서는 도 1c에 도시한 바와 같이 제3 소스/드레인 전극(133c)은 게이트 전극(121)과 d1만큼 이격되어 있고, 제4 소스/드레인 전극(133d)은 게이트 전극(121)과 일부 중첩한다.
제2 활성영역(100B)의 활성층(125)에는 제3 소스/드레인 전극(133c) 아래의 제3 소스/드레인 영역(125c), 제4 소스/드레인 전극(133d) 아래의 제4 소스/드레인 영역(125d) 및 이들 사이의 제2 채널영역(125ch_2)이 존재한다. 제2 채널영역(125ch_2)은 제3 소스/드레인 전극(133c)과 게이트 전극(121)과 사이의 오프셋 영역(미도시)을 포함한다.
제1 활성영역(100A)의 제1 소스/드레인 전극(133a) 및 제2 소스/드레인 전극(133b)의 배치는 제2 활성영역(100B)의 제3 소스/드레인 전극(133c) 및 제4 소스/드레인 전극(133d)의 배치와 상하좌우 대칭이다.
제1 활성영역(100A)의 제1 소스/드레인 전극(133a)과 제2 활성영역(100B)의 제3 소스/드레인 전극(133c)은 서로 전기적으로 연결되어 있어서 동일한 소스로부터 동일한 전압이 인가된다. 마찬가지로 제1 활성영역(100A)의 제2 소스/드레인 전극(133b)과 제2 활성영역(100B)의 제4 소스/드레인 전극(133d)은 서로 전기적으로 연결되어 있어서 동일한 소스로부터 동일한 전압이 인가된다.
제1 활성영역(100A)에서 제2 소스/드레인 전극(133b)에 고전압이 인가되면, 제1 소스/드레인 영역(125a)으로부터 제1 채널영역(125ch_1)을 통과하여 제2 소스/드레인 영역(125b)으로 전류가 흐르게 된다. 이때 제1 채널영역(125ch_1) 내의 오프셋 영역은 고전계가 채널영역(125ch_1)에 걸리는 것을 방지하는 역할을 한다. 따라서 상기 구조는 박막 트랜지스터의 열화를 막아서 오프 전류 특성을 향상시킬 수 있다. 한편, 제1 소스/드레인 영역(125a)은 게이트 전극(121)과 중첩되어 온 전류을 향상시킬 수 있다.
한편, 전압의 인가 방향이 바뀌어서 제1 활성영역(100A)에서 제1 소스/드레인 전극(133a)에 동일한 전압이 인가되면, 제2 소스/드레인 영역(125b)으로부터 제1 채널영역(125ch_1)을 통과하여 제1 소스/드레인 영역(125a)으로 전류가 흐르게 된다. 이때 고전압이 인가된 소스/드레인 영역(125a)에 대한 오프셋 영역의 상대적인 위치가 제2 소스/드레인 전극(133b)에 고전압이 인가된 경우와 다르므로 제1 채널영역(125ch_1)에 형성되는 전계 및 결과로서 온 전류와 오프 전류의 크기도 달라진다.
즉, 제1 활성영역(100A)만을 고려하면, 동일한 크기의 전압이 제1 소스/드레인 전극(133a)에 인가되는 경우와 제2 소스/드레인 전극(133b)에 인가되는 경우에, 전압이 인가되는 전극에 대한 채널 영역(125ch_1) 내의 오프셋 영역의 상대적인 위치가 달라지므로 채널 영역에 걸리는 전계가 달라지고 결과로서 채널 영역을 흐르는 전류의 크기도 달라진다. 즉, 동일한 크기의 전압의 인가 방향이 바뀔 때 전류가 대칭적이지 않다. 전류가 비대칭적이면 계조 표현의 오류가 발생하고 이에 따라 디스플레이 불량이 발생하는 문제가 있다.
이번에는 제1 활성영역(100A)과 제2 활성영역(100B)을 포함한 활성영역(100) 전체를 고려해 본다. 제2 활성영역(100B)의 레이아웃은 제1 활성영역(100A)의 레이아웃과 상하좌우가 대칭인 형태이다. 따라서 제1 활성영역(100A)의 제2 소스/드레인 전극(133b)에 고전압이 걸리는 경우 제1 활성영역(100A)을 흐르는 전류는 제2 활성영역(100B)의 제3 소스/드레인 전극(133c)에 동일한 전압이 걸리는 경우 제2 활성영역(100B)을 흐르는 전류와 크기가 같다. 또한, 제1 활성영역(100A)의 제1 소스/드레인 전극(133a)에 고전압이 걸리는 경우 제1 활성영역(100A)을 흐르는 전류는 제2 활성영역(100B)의 제4 소스/드레인 전극(133d)에 동일한 전압이 걸리는 경우 제2 활성영역(100B)을 흐르는 전류와 크기가 같다.
따라서 제1 활성영역(100A)의 제2 소스/드레인 전극(133b)과 제2 활성영역(100B)의 제4 소스/드레인 전극(133d)에 고전압이 인가되는 경우의 활성영역(100) 전체를 흐르는 전류의 크기는 제1 활성영역(100A)의 제1 소스/드레인 전극(133a)과 제2 활성영역(100B)의 제3 소스/드레인 전극(133c)에 고전압이 인가되는 경우의 활성영역(100) 전체를 흐르는 전류의 크기와 같다. 즉, 전체의 활성영역(100)을 흐르는 총 전류에서 전압의 인가 방향이 바뀌면 전류의 방향이 바뀌지만 전압의 크기가 동일하면 전류의 크기도 동일하여 인가 전압에 대하여 대칭적이다.
선택적으로, 제1 활성영역(100A)의 전류의 흐름과 제2 활성영역(100B)의 전류의 흐름이 서로 영향을 받지 않도록 제1 활성영역(100A)과 제2 활성영역(100B)을 서로 절연시킬 수 있다. 제1 활성영역(100A)과 제2 활성영역(100B)의 절연은 예를 들어 활성층(125) 내에 절연막을 도입함으로써 이루어질 수 있다. 한편, 도입하는 절연막의 형태에 따라서 제1 활성영역(100A)과 제2 활성영역(100B)의 형태는 변화할 수 있다.
선택적으로, 활성영역(100) 내에서 제1 소스/드레인 전극(133a)과 제3 소스/드레인 전극(133c)가 연결되고 제2 소스/드레인 전극(133b)과 제4 소스/드레인 전극(133d)이 연결될 수 있다. 이와 같이 소스/드레인 전극들이 연결되어도 오프셋 영역, 중첩 영역 및 대칭성이 유지될 수 있으므로 본 발명의 특징을 유지할 수 있다. 한편, 제1 활성영역(100A)과 제2 활성영역(100B)을 절연하고 동시에 소스/드레인 전극들을 활성영역(200) 내에서 연결할 수 있음은 물론이다.
도 2a는 본 발명의 다른 일 실시예에 따른 오프셋 구조를 갖는 박막 트랜지스터를 설명하기 위한 활성영역(200)의 레이아웃도이다. 도 2b는 도 2a의 I-I 선을 따른 박막 트랜지스터의 단면도이다. 도 2c는 도 2a의 II-II 선을 따른 박막 트랜지스터의 단면도이다. 본 실시예의 수직 적층 구조는 도 1a, 도 1b 및 도 1c의 박막 트랜지스터의 수직 적층 구조와 같으므로 설명을 생략한다.
도 2a에 표시한 바와 같이 활성영역(200)을 제1 활성영역(200A), 제2 활성영역(200B) 및 제3 활성영역(200C)으로 임의로 구분할 수 있다.
제1 활성영역(200A)과 제3 활성영역(200C)의 레이아웃은 동일하고, 제1 활성영역(200A), 제2 활성영역(200B) 및 제3 활성영역(200C)의 레이아웃은 각각 좌우대칭이다.
제1 활성영역(200A)에서는 도 2b에 도시한 바와 같이 게이트 전극(221)에 대하여 서로 대칭인 제1 소스/드레인 전극(233a)과 제2 소스/드레인 전극(233b)이 각각 게이트 전극(221)의 일부와 중첩하고 있다.
제1 활성영역(200A)의 활성층(225)에는 제1 소스/드레인 전극(233a) 아래의 제1 소스/드레인 영역(225a), 제2 소스/드레인 전극(233b) 아래의 제2 소스/드레인 영역(225b) 및 이들 사이의 제1 채널영역(225ch_1)이 존재한다.
제2 활성영역(200B)에서는 도 2c에 도시한 바와 같이 게이트 전극(221)에 대하여 서로 대칭인 제3 소스/드레인 전극(233c)과 제4 소스/드레인 전극(233d)이 각각 게이트 전극(221)과 d2만큼 이격되어 있다.
제2 활성영역(200B)의 활성층(225)에는 제3 소스/드레인 전극(233c) 아래의 제3 소스/드레인 영역(225c), 제4 소스/드레인 전극(233d) 아래의 제4 소스/드레인 영역(225d) 및 이들 사이의 제2 채널영역(225ch_2)이 존재한다. 제2 채널영역(225ch_2)은 제3 소스/드레인 전극(233c)과 게이트 전극(221)의 사이의 오프셋 영역(미도시) 및 게이트 전극(221)과 제4 소스/드레인 전극(233d)의 사이의 오프셋 영역(미도시)을 포함한다.
제3 활성영역(200C)에서는 도 2c에 도시한 바와 같이 게이트 전극(221)에 대하여 서로 대칭인 제5 소스/드레인 전극(233e)과 제6 소스/드레인 전극(233f)이 각각 게이트 전극(221)의 일부와 중첩하고 있다. 제3 활성영역(200C)의 소스/드레인 전극의 배치는 제1 활성영역(200A)의 소스/드레인 배치와 동일하다.
제3 활성영역(200C)의 활성층(225)에는 제5 소스/드레인 전극(233e) 아래의 제5 소스/드레인 영역(225e), 제6 소스/드레인 전극(233f) 아래의 제6 소스/드레인 영역(225f) 및 이들 사이의 제3 채널영역(225ch_3)이 존재한다.
제1 활성영역(200A)의 제1 소스/드레인 전극(233a), 제2 활성영역(200B)의 제3 소스/드레인 전극(233c) 및 제1 활성영역(C)의 제5 소스/드레인 전극(233e)은 전기적으로 연결되어 있어서 동일한 소스로부터 동일한 전압이 인가된다. 마찬가지로 제1 활성영역(200A)의 제2 소스/드레인 전극(233b), 제2 활성영역(200B)의 제4 소스/드레인 전극(233d) 및 제3 활성영역(200C)의 제6 소스/드레인 전극(233f)은 전기적으로 연결되어 있어서 동일한 소스로부터 동일한 전압이 인가된다.
제1 활성영역(200A)에서 제1 소스/드레인 전극(233a) 및 제2 소스/드레인 전극(233b)가 게이트 전극(221)에 대하여 서로 대칭이고, 제2 활성영역(200B)에서 제3 소스/드레인 전극(233c) 및 제4 소스/드레인 전극(233d)가 게이트 전극(221)에 대하여 서로 대칭이고, 제3 활성영역(200C)에서 제5 소스/드레인 전극(233e) 및 제6 소스/드레인 전극(233f)가 게이트 전극(221)에 대하여 서로 대칭이므로, 소스/드레인 전극들(233a-233f)에 인가되는 전압의 방향이 바뀌어도 활성영역(200) 전체를 흐르는 전류는 대칭성을 갖는다.
이때 제1 활성영역(200A)과 제3 활성영역(200C)에서는 소스/드레인 영역(225a, 225b, 225e, 225f)이 게이트 전극(221)의 양쪽과 중첩하므로, 제1 활성영역(200A)과 제3 활성영역(200C)은 온 전류를 크게 하는데 기여한다. 제2 활성영역(200B)에서는 소스/드레인 전극(233c, 233d)이 게이트 전극(221)과 이격되어 있어서 제2 채널영역(225ch_2) 내에 오프셋 영역(미도시)이 존재하므로 전압 인가에 대하여 채널영역(225ch_2)에 고전계가 걸리는 것을 방지할 수 있고, 따라서 활성영역(200) 전체를 고려하면 박막 트랜지스터의 열화를 막아서 오프 전류 특성을 향상시킬 수 있다.
제1 활성영역(200A), 제2 활성영역(200B) 및 제3 활성영역(200C)은 각각 게이트 전극(221)에 대하여 대칭이므로, 전체의 활성영역(200)을 흐르는 총 전류에서 전압의 인가 방향이 바뀌면 전류의 방향이 바뀌지만 전압의 크기가 동일하면 전류의 크기도 동일하여 인가 전압에 대하여 대칭적이다. 따라서 제1 활성영역(200A), 제2 활성영역(200B) 및 제3 활성영역(200C)의 구조에 의하여 본 실시예의 고전압 박막 트랜지스터는 전압 인가의 방향에 관계 없이 동일한 크기의 전압 인가에 대하여 활성영역(200)을 흐르는 전류의 크기는 일정하고 오프 전류 특성과 온 전류 특성이 향상될 수 있다.
한편, 제1 활성영역(200A), 제2 활성영역(200B) 및 제3 활성영역(200C)의 전류의 흐름이 서로 영향을 받지 않도록 제1 활성영역(200A), 제2 활성영역(200B) 및 제3 활성영역(200C)을 서로 절연시킬 수 있다. 제1 활성영역(200A), 제2 활성영역(200B) 및 제3 활성영역(200C)의 절연은 예를 들어 활성층(225) 내에 절연막을 도입함으로써 이루어질 수 있다. 한편, 도입하는 절연막의 형태에 따라서 제1 활성영역(200A), 제2 활성영역(200B) 및 제3 활성영역(200C)의 형태는 변화할 수 있다.
선택적으로, 활성영역(200) 내에서 제1 소스/드레인 전극(233a), 제3 소스/드레인 전극(233c) 및 제5 소스/드레인 전극(233e)가 연결되고, 제2 소스/드레인 전극(233b), 제4 소스/드레인 전극(233d) 및 제6 소스/드레인 전극(233d)이 연결될 수 있다. 이와 같이 소스/드레인 전극들이 연결되어도 오프셋 영역, 중첩 영역 및 대칭성이 유지될 수 있으므로 본 발명의 특징을 유지할 수 있다. 한편, 제1 활성영역(200A), 제2 활성영역(200B) 및 제3 활성영역(200C)을 절연하고 동시에 소스/드레인 전극들을 활성영역(200) 내에서 연결할 수 있음은 물론이다.
도 3a는 본 발명의 또 다른 일 실시예에 따른 오프셋 구조를 갖는 박막 트랜지스터를 설명하기 위한 활성영역(300)의 레이아웃도이다. 도 3b는 도 3a의 I-I 선을 따른 박막 트랜지스터의 단면도이다. 도 3c는 도 3a의 II-II 선을 따른 박막 트랜지스터의 단면도이다. 도 3d는 도 3a의 III-III 선을 따른 박막 트랜지스터의 단면도이다. 본 실시예의 박막 트랜지스터의 수직 적층 구조는 도 1a, 도 1b 및 도 1c의 박막 트랜지스터의 수직 적층 구조와 같으므로 설명을 생략한다.
도 3a에 표시한 바와 같이 활성영역(300)을 제1 활성영역(300A), 제2 활성영역(300B), 제3 활성영역(300C) 및 제4 활성영역(300D)으로 구분할 수 있다.
제1 활성영역(300A) 및 제4 활성영역(300D)의 레이아웃은 서로 동일하고 좌우대칭이다. 제2 활성영역(300B) 및 제3 활성영역(300C)의 레이아웃은 서로에 대하여 좌우대칭이다.
제1 활성영역(300A)에서는 도 3b에 도시한 바와 같이 게이트 전극(321)에 대하여 서로 대칭인 제1 소스/드레인 전극(333a)과 제2 소스/드레인 전극(333b)이 각각 게이트 전극(321)의 일부와 중첩하고 있다.
제1 활성영역(300A)의 활성층(325)에는 제1 소스/드레인 전극(333a) 아래의 제1 소스/드레인 영역(325a), 제2 소스/드레인 전극(333b) 아래의 제2 소스/드레인 영역(325b) 및 이들 사이의 제1 채널영역(325ch_1)이 존재한다.
제2 활성영역(300B)에서는 도 3c에 도시한 바와 같이 제3 소스/드레인 전극(333c)은 게이트 전극(321)의 일부와 중첩하고, 제4 소스/드레인 전극(333d)은 게이트 전극(321)과 d3만큼 이격되어 위치한다.
제2 활성영역(300B)의 활성층(325)에는 제3 소스/드레인 전극(333c) 아래의 제3 소스/드레인 영역(325c), 제4 소스/드레인 전극(333d) 아래의 제4 소스/드레인 영역(325d) 및 이들 사이의 제2 채널영역(325ch_2)이 존재한다. 제2 채널영역(325ch_2)은 게이트 전극(321)과 제4 소스/드레인 전극(333d) 사이의 오프셋 영역(미도시)을 포함한다.
제3 활성영역(300C)에서는 도 3d에 도시한 바와 같이 제5 소스/드레인 전극(333e)은 게이트 전극(321)과 d3만큼 이격되어 있고, 제6 소스/드레인 전극(333f)은 게이트 전극(321)과 일부 중첩한다.
제3 활성영역(300C)의 활성층(325)에는 제5 소스/드레인 전극(333e) 아래의 제5 소스/드레인 영역(325e), 제6 소스/드레인 전극(333f) 아래의 제6 소스/드레인 영역(325f) 및 이들 사이의 제3 채널영역(325ch_3)이 존재한다. 제3 채널영역(325ch_3)은 제5 소스/드레인 전극(333e)과 게이트 전극(321)과 사이의 오프셋 영역(미도시)을 포함한다.
제2 활성영역(300B)의 제3 소스/드레인 전극(333c) 및 제4 소스/드레인 전극(333d)의 배치는 제3 활성영역(300C)의 제5 소스/드레인 전극(333e) 및 제6 소스/드레인 전극(333f)의 배치와 상하좌우 대칭이다.
제4 활성영역(300D)에서는 게이트 전극(321)에 대하여 서로 대칭인 제7 소스/드레인 전극(333g)과 제8 소스/드레인 전극(333h)이 각각 게이트 전극(321)의 일부와 중첩하고 있다. 제4 활성영역(300D)의 제7 소스/드레인 전극(333g) 및 제8 소스/드레인 전극(333h)의 배치는 제1 활성영역(300A)의 제1 소스/드레인 전극(333a) 및 제2 소스/드레인 전극(333b)의 배치와 동일하다.
제1 활성영역(300A)의 제1 소스/드레인 전극(333a), 제2 활성영역(300B)의 제3 소스/드레인 전극(333c), 제3 활성영역(300C)의 제5 소스/드레인 전극(333e) 및 제4 활성영역(300D)의 제7 소스/드레인 전극(333g)은 서로 전기적으로 연결되어 있어서 동일한 소스로부터 동일한 전압이 인가된다. 마찬가지로 제1 활성영역(300A)의 제2 소스/드레인 전극(333b), 제2 활성영역(300B)의 제4 소스/드레인 전극(333d), 제3 활성영역(300C)의 제6 소스/드레인 전극(333f) 및 제4 활성영역(300D)의 제8 소스/드레인 전극(333h)은 서로 전기적으로 연결되어 있어서 동일한 소스로부터 동일한 전압이 인가된다.
이때 제1 활성영역(300A)과 제4 활성영역(300D)에서는 소스/드레인 영역(325a, 325b, 325g, 325h)이 게이트 전극(321)의 양쪽과 중첩하므로, 제1 활성영역(300A)과 제4 활성영역(300D)은 온 전류를 크게 하는데 기여한다. 제2 활성영역(300B)에서는 제4 소스/드레인 전극(333d)이 게이트 전극(321)과 이격되어 있어서 제2 채널영역(325ch_2) 내에 오프셋 영역(미도시)이 존재하고, 제3 활성영역(300C)에서는 제5 소스/드레인 전극(333e)이 게이트 전극(321)과 이격되어 있어서 제3 채널영역(325ch_3) 내에 오프셋 영역(미도시)이 존재한다. 그리하여 제2 활성영역(300B) 및 제3 활성영역(300C)은 오프셋 영역(미도시)의 존재로 인하여 제2 채널영역(325ch_2) 및 제3 채널영역(325ch_2)에 고전계가 걸리는 것을 방지할 수 있고, 활성영역(300) 전체를 고려하면 박막 트랜지스터의 열화를 막아서 오프 전류 특성을 향상시키데 기여할 수 있다.
제1 활성영역(300A)과 제4 활성영역(300D)이 서로 동일하고 좌우대칭이며, 제2 활성영역(300B) 및 제3 활성영역(300C)은 서로에 대하여 좌우대칭이므로, 활성영역(300)을 흐르는 총 전류에서 전압의 인가 방향이 바뀌면 전류의 방향이 바뀌지만 전압의 크기가 동일하면 전류의 크기도 동일하여 인가 전압에 대하여 대칭적이다. 따라서 제1 활성영역(300A), 제2 활성영역(300B), 제3 활성영역(300C) 및 제4 활성영역(300D)의 구조에 의하여 본 실시예의 고전압 박막 트랜지스터는 전압 인가의 방향에 관계 없이 활성영역(300)을 흐르는 전류의 크기는 일정하고 오프 전류 특성과 온 전류 특성이 향상될 수 있다.
한편, 제1 활성영역(300A), 제2 활성영역(300B), 제3 활성영역(300C) 및 제4 활성영역(300D)의 전류의 흐름이 서로 영향을 받지 않도록 제1 활성영역(300A), 제2 활성영역(300B), 제3 활성영역(300C) 및 제4 활성영역(300D)을 서로 절연시킬 수 있다.
또한, 앞의 실시예들에서 설명한 바와 같이 소스/드레인 전극들을 활성 영역(300) 내에서 연결할 수 있고, 이때 활성영역들(300A, 300B, 300C, 300D)을 서로 절연시킬 수도 있다.
도 4a는 본 발명의 또 다른 일 실시예에 따른 오프셋 구조를 갖는 박막 트랜지스터를 설명하기 위한 활성영역(400)의 레이아웃도이다. 도 4b는 도 4a의 I-I 선을 따른 박막 트랜지스터의 단면도이다. 도 4c는 도 4a의 II-II 선을 따른 박막 트랜지스터의 단면도이다. 본 실시예의 박막 트랜지스터의 수직 적층 구조는 도 1a, 도 1b 및 도 1c의 박막 트랜지스터의 수직 적층 구조와 같으므로 설명을 생략한다.
도 4a에 표시한 바와 같이 활성영역(400)을 서로 상하좌우 대칭인 제1 활성영역(400A)과 제1 활성영역(B)으로 임의로 구분할 수 있다. 본 실시예의 박막 트랜지스터는 하나의 활성영역 내에 2개의 나란한 게이트 전극을 갖는 이중 게이트 구조를 갖는다.
제1 활성영역(400A)에서는 도 4b에 도시한 바와 같이 제1 소스/드레인 전극(433a)은 제1 게이트 전극(421a)의 일부와 중첩하고, 제2 소스/드레인 전극(433b)은 제2 게이트 전극(421b)과 d4만큼 이격되어 위치한다. 따라서 활성층(425)에는 제1 게이트 전극(421a) 아래의 제1 소스/드레인 영역(425a), 제2 게이트 전극(421b) 아래의 제2 소스/드레인 영역(425b) 및 이들 사이의 제1 채널영역(425ch_1)이 존재한다. 제1 채널영역(425ch_1)은 제1 게이트 전극(421a)과 제2 게이트 전극(421b) 사이의 오프셋 영역(미도시) 및 제2 게이트 전극(421b)과 제2 소스/드레인 전극(433b) 사이의 오프셋 영역(미도시)을 포함한다.
제2 활성영역(400B)에서는 도 4c에 도시한 바와 같이 제3 소스/드레인 전극(433c)은 제1 게이트 전극(421a) 일부와 중첩하고, 제4 소스/드레인 전극(433d)은 제2 게이트 전극(421b)과 d4만큼 이격되어 위치한다. 따라서 활성층(425)에는 제1 게이트 전극(421a) 아래의 제3 소스/드레인 영역(425c), 제2 게이트 전극(421b) 아래의 제4 소스/드레인 영역(425d) 및 이들 사이의 제2 채널영역(425ch_2)이 존재한다. 제2 채널영역(425ch_2)은 제3 소스/드레인 전극(433c)과 제1 게이트 전극(421a)과 사이의 오프셋 영역(미도시) 및 제1 게이트 전극(421a)과 제2 게이트 전극(421b) 사이의 오프셋 영역(미도시)을 포함한다.
제1 활성영역(400A)의 제1 소스/드레인 전극(433a) 및 제2 소스/드레인 전극(433b)의 배치는 제2 활성영역(400B)의 제3 소스/드레인 전극(433c) 및 제4 소스/드레인 전극(433d)의 배치와 좌우 대칭이다. 또한 제1 게이트 전극(421a)과 제2 게이트 전극(421b)도 활성영역(400) 내에서 서로 상하좌우 대칭이다.
제1 활성영역(400A)의 제1 소스/드레인 전극(433a)과 제2 활성영역(400B)의 제3 소스/드레인 전극(433c)은 서로 전기적으로 연결되어 있어서 동일한 소스로부터 동일한 전압이 인가된다. 마찬가지로 제1 활성영역(400A)의 제2 소스/드레인 전극(433b)과 제2 활성영역(400B)의 제4 소스/드레인 전극(433d)은 서로 전기적으로 연결되어 있어서 동일한 소스로부터 동일한 전압이 인가된다.
제1 활성영역(400A)에서 제2 소스/드레인 전극(433b)에 고전압이 인가되면, 제1 소스/드레인 영역(425a)으로부터 제1 채널영역(425ch_1)을 통과하여 제2 소스/드레인 영역(425b)으로 전류가 흐르게 된다. 이때 다중 게이트 전극(421a, 421b)은 오프 전류를 낮추는 역할을 하고, 제1 채널영역(425ch_1) 내의 오프셋 영역들은 고전계가 채널영역(425ch_1)에 걸리는 것을 방지하는 역할을 한다. 따라서 상기 구조는 박막 트랜지스터의 열화를 막아서 오프 전류 특성을 향상시킬 수 있다. 한편, 제1 소스/드레인 영역(425a)은 제1 게이트 전극(421a)과 중첩되어 온 전류를 향상시킬 수 있다.
한편, 전압의 인가 방향이 바뀌어서 제1 활성영역(400A)에서 제1 소스/드레인 전극(433a)에 고전압이 인가되면, 제2 소스/드레인 영역(425b)으로부터 제2 채널영역(425ch_2)을 통과하여 제1 소스/드레인 영역(425a)으로 전류가 흐르게 된다. 이때 고전압이 인가된 소스/드레인 영역(425a)에 대한 오프셋 영역들의 상대적인 위치가 제2 소스/드레인 전극(433b)에 고전압이 인가된 경우와 다르므로 제2 채널영역(425ch_2)에 형성되는 전계 및 결과로서 온 전류와 오프 전류의 크기도 달라진다.
즉, 제1 활성영역(400A)만을 고려하면, 동일한 크기의 전압이 제1 게이트 전극(421a)에 인가되는 경우와 제2 게이트 전극(421b)에 인가되는 경우에, 전압이 인가되는 전극에 대한 채널 영역(425ch_1, 425ch_2) 내의 오프셋 영역의 상대적인 위치가 달라지므로 채널 영역에 걸리는 전계가 달라지고 결과로서 채널 영역을 흐르는 전류의 크기도 달라진다. 즉, 동일한 크기의 전압의 인가 방향이 바뀔 때 전류가 대칭적이지 않다.
이번에는 제1 활성영역(400A)과 제2 활성영역(400B)을 포함한 활성영역(400) 전체를 고려해 본다. 제2 활성영역(400B)의 레이아웃은 제1 활성영역(400A)의 레이아웃과 상하좌우가 대칭인 형태이다. 따라서 제1 활성영역(400A)의 제2 소스/드레인 전극(433b)에 고전압이 걸리는 경우 제1 활성영역(400A)을 흐르는 전류는 제2 활성영역(400B)의 제3 소스/드레인 전극(433c)에 동일한 전압이 걸리는 경우 제2 활성영역(400B)을 흐르는 전류와 크기가 같다. 또한, 제1 활성영역(400A)의 제1 소스/드레인 전극(433a)에 고전압이 걸리는 경우 제1 활성영역(400A)을 흐르는 전류는 제2 활성영역(400B)의 제4 소스/드레인 전극(433d)에 동일한 전압이 걸리는 경우 제2 활성영역(400B)을 흐르는 전류와 크기가 같다.
따라서 제1 활성영역(400A)의 제2 소스/드레인 전극(433b)과 제2 활성영역(400B)의 제4 소스/드레인 전극(433d)에 고전압이 인가되는 경우의 제1 활성영역(400A)과 제2 활성영역(400B) 전체를 흐르는 전류의 크기는 제1 활성영역(400A)의 제1 소스/드레인 전극(433a)과 제2 활성영역(400B)의 제3 소스/드레인 전극(433c)에 고전압이 인가되는 경우의 제1 활성영역(400A)과 제2 활성영역(400B) 전체를 흐르는 전류의 크기와 같다. 즉, 전체의 활성영역(400)을 흐르는 총 전류에서 전압의 인가 방향이 바뀌면 전류의 방향이 바뀌지만 전압의 크기가 동일하면 전류의 크기도 동일하여 인가 전압에 대하여 대칭적이다.
한편, 제1 활성영역(400A) 및 제2 활성영역(400B)의 전류의 흐름이 서로 영향을 받지 않도록 제1 활성영역(400A) 및 제2 활성영역(400B)을 서로 절연시킬 수 있다.
또한, 앞의 실시예들에서 설명한 바와 같이 소스/드레인 전극들을 활성 영역(400) 내에서 연결할 수 있고, 이때 활성영역들(400A, 400B)을 서로 절연시킬 수도 있다.
도 5a는 본 발명의 또 다른 일 실시예에 따른 오프셋 구조를 갖는 박막 트랜지스터를 설명하기 위한 활성영역(500)의 레이아웃도이다. 도 5b는 도 5a의 I-I 선을 따른 박막 트랜지스터의 단면도이다. 도 5c는 도 5a의 II-II 선을 따른 박막 트랜지스터의 단면도이다. 본 실시예의 박막 트랜지스터의 수직 적층 구조는 도 4a, 도 4b 및 도 4c의 박막 트랜지스터의 수직 적층 구조와 같으므로 설명을 생략한다.
도 5a에 표시한 바와 같이 활성영역(500)을 서로 상하좌우 대칭인 제1 활성영역(500A)과 제2 활성영역(500B)으로 임의로 구분할 수 있다. 본 실시예의 박막 트랜지스터는 이중 게이트 전극 사이에 오프셋 전극이 형성되어 있는 점이 도 4a, 도 4b 및 도 4c의 박막 트랜지스터와 다르고, 다른 구조들은 도 4a, 도 4b 및 도 4c의 박막 트랜지스터와 동일하다.
도 5a에 표시한 바와 같이 활성영역(500)을 서로 상하좌우 대칭인 제1 활성영역(500A)과 제1 활성영역(B)으로 임의로 구분할 수 있다. 본 실시예의 박막 트랜지스터는 하나의 활성영역 내에 2개의 나란한 게이트 전극을 갖는 이중 게이트 구조를 갖는다.
제1 활성영역(500A)에서는 도 5b에 도시한 바와 같이 제1 소스/드레인 전극(533a)은 제1 게이트 전극(521a)의 일부와 중첩하고, 제2 소스/드레인 전극(533b)은 제2 게이트 전극(521b)과 d5만큼 이격되어 위치한다.
활성층(525)에는 제1 게이트 전극(521a) 아래의 제1 소스/드레인 영역(525a), 제2 게이트 전극(521b) 아래의 제2 소스/드레인 영역(525b) 및 이들 사이의 제1 채널영역(525ch_1)이 존재한다. 제1 채널영역(525ch_1)은 제1 게이트 전극(521a)과 제2 게이트 전극(521b) 사이의 오프셋 영역(미도시) 및 제2 게이트 전극(521b)과 제2 소스/드레인 전극(533b) 사이의 오프셋 영역(미도시)을 포함한다.
한편, 제1 게이트 전극(521a)과 제2 게이트 전극(521b)의 사이의 영역에 제1 오프셋 전극(533o_1)이 채널층(525)으로부터 절연되어 위치한다. 제1 오프셋 전극(533o_1)은 게이트 전극(521a, 521b)과 전기적으로 연결되어 있을 수 있다.
제2 활성영역(500B)에서는 도 5c에 도시한 바와 같이 제3 소스/드레인 전극(533c)은 제1 게이트 전극(521a) 일부와 중첩하고, 제4 소스/드레인 전극(533d)은 제2 게이트 전극(521b)과 d4 만큼 이격되어 위치한다.
제2 활성영역(500B)의 활성층(525)에는 제1 게이트 전극(521a) 아래의 제3 소스/드레인 영역(525c), 제2 게이트 전극(521b) 아래의 제4 소스/드레인 영역(525d) 및 이들 사이의 제2 채널영역(525ch_2)이 존재한다. 제2 채널영역(525ch_2)은 제3 소스/드레인 전극(533c)과 제1 게이트 전극(521a)과 사이의 오프셋 영역(미도시) 및 제1 게이트 전극(521a)과 제2 게이트 전극(521b) 사이의 오프셋 영역(미도시)을 포함한다.
한편, 제1 게이트 전극(521a)과 제2 게이트 전극(521b)의 사이의 영역에 제2 오프셋 전극(533o_2)이 채널층(525)으로부터 절연되어 위치한다. 제2 오프셋 전극(533c_1)은 게이트 전극(521a, 521b)과 전기적으로 연결되어 있을 수 있다.
제1 활성영역(500A)의 제1 소스/드레인 전극(533a) 및 제2 소스/드레인 전극(533b)의 배치는 제2 활성영역(500B)의 제3 소스/드레인 전극(533c) 및 제4 소스/드레인 전극(533d)의 배치와 좌우 대칭이다. 또한 제1 게이트 전극(521a)과 제2 게이트 전극(521b)도 활성영역(500) 내에서 서로 상하좌우 대칭이다.
제1 활성영역(500A)의 제1 소스/드레인 전극(533a)과 제2 활성영역(500B)의 제3 소스/드레인 전극(533c)은 서로 전기적으로 연결되어 있어서 동일한 소스로부터 동일한 전압이 인가된다. 마찬가지로 제1 활성영역(500A)의 제2 소스/드레인 전극(533b)과 제2 활성영역(500B)의 제4 소스/드레인 전극(533d)은 서로 전기적으로 연결되어 있어서 동일한 소스로부터 동일한 전압이 인가된다.
제1 활성영역(500A)에서 제2 소스/드레인 전극(533b)에 고전압이 인가되면, 제1 소스/드레인 영역(525a)으로부터 제1 채널영역(525ch_1)을 통과하여 제2 소스/드레인 영역(525b)으로 전류가 흐르게 된다. 이때 다중 게이트 전극(521a, 421b)은 오프 전류를 낮추는 역할을 하고, 제1 채널영역(525ch_1) 내의 오프셋 영역들은 고전계가 채널영역(525ch_1)에 걸리는 것을 방지하는 역할을 한다. 한편, 제1 오프셋 전극(533o_1)은 제1 게이트 전극(521a)과 제2 게이트 전극(521b) 사이의 오프셋 영역(미도시)의 저항을 제어하여 오프셋 영역(미도시)을 흐르는 전류의 흐름이 원할하도록 제어할 수 있다. 따라서 상기 구조는 박막 트랜지스터의 열화를 막아서 오프 전류(Ioff) 특성을 향상시킬 수 있다. 한편, 제1 소스/드레인 영역(525a)은 제1 게이트 전극(521a)과 중첩되어 온 전류(Ion)을 향상시킬 수 있다.
한편, 전압의 인가 방향이 바뀌어서 제1 활성영역(500A)에서 제1 소스/드레인 전극(533a)에 고전압이 인가되면, 제2 소스/드레인 영역(525b)으로부터 제2 채널영역(525ch_2)을 통과하여 제1 소스/드레인 영역(525a)으로 전류가 흐르게 된다. 이때 고전압이 인가된 소스/드레인 영역(525a)에 대한 오프셋 영역들의 상대적인 위치가 제2 소스/드레인 전극(533b)에 고전압이 인가된 경우와 다르므로 제2 채널영역(525ch_2)에 형성되는 전계 및 결과로서 온 전류와 오프 전류의 크기도 달라진다.
즉, 제1 활성영역(500A)만을 고려하면, 동일한 크기의 전압이 제1 게이트 전극(521a)에 인가되는 경우와 제2 게이트 전극(521b)에 인가되는 경우에, 전압이 인가되는 전극에 대한 채널 영역(525ch_1, 425ch_2) 내의 오프셋 영역의 상대적인 위치가 달라지므로 채널 영역에 걸리는 전계가 달라지고 결과로서 채널 영역을 흐르는 전류의 크기도 달라진다. 즉, 동일한 크기의 전압의 인가 방향이 바뀔 때 전류가 대칭적이지 않다.
이번에는 제1 활성영역(500A)과 제2 활성영역(500B)을 포함한 활성영역(500) 전체를 고려해 본다. 제2 활성영역(500B)의 레이아웃은 제1 활성영역(500A)의 레이아웃과 상하좌우가 대칭인 형태이다. 따라서 제1 활성영역(500A)의 제2 소스/드레인 전극(533b)에 고전압이 걸리는 경우 제1 활성영역(500A)을 흐르는 전류는 제2 활성영역(500B)의 제3 소스/드레인 전극(533c)에 동일한 전압이 걸리는 경우 제2 활성영역(500B)을 흐르는 전류와 크기가 같다. 또한, 제1 활성영역(500A)의 제1 소스/드레인 전극(533a)에 고전압이 걸리는 경우 제1 활성영역(500A)을 흐르는 전류는 제2 활성영역(500B)의 제4 소스/드레인 전극(533d)에 동일한 전압이 걸리는 경우 제2 활성영역(500B)을 흐르는 전류와 크기가 같다.
따라서 제1 활성영역(500A)의 제2 소스/드레인 전극(533b)과 제2 활성영역(500B)의 제4 소스/드레인 전극(533d)에 고전압이 인가되는 경우의 제1 활성영역(500A)과 제2 활성영역(500B) 전체를 흐르는 전류의 크기는 제1 활성영역(500A)의 제1 소스/드레인 전극(533a)과 제2 활성영역(500B)의 제3 소스/드레인 전극(533c)에 고전압이 인가되는 경우의 제1 활성영역(500A)과 제2 활성영역(500B) 전체를 흐르는 전류의 크기와 같다. 즉, 전체의 활성영역(500)을 흐르는 총 전류에서 전압의 인가 방향이 바뀌면 전류의 방향이 바뀌지만 전압의 크기가 동일하면 전류의 크기도 동일하여 인가 전압에 대하여 대칭적이다.
한편, 제1 활성영역(500A) 및 제2 활성영역(500B)의 전류의 흐름이 서로 영향을 받지 않도록 제1 활성영역(500A) 및 제2 활성영역(500B)을 서로 절연시킬 수 있다.
또한, 앞의 실시예들에서 설명한 바와 같이 소스/드레인 전극들을 활성 영역(500) 내에서 연결할 수 있고, 이때 활성영역들(500A, 500B)을 서로 절연시킬 수도 있다.
도 6a는 본 발명의 또 다른 일 실시예에 따른 오프셋 구조를 갖는 박막 트랜지스터를 설명하기 위한 활성영역(600)의 레이아웃도이다. 도 6b는 도 6a의 I-I 선을 따른 박막 트랜지스터의 단면도이다. 본 실시예의 박막 트랜지스터의 수직 적층 구조는 도 1a, 도 1b 및 도 1c의 박막 트랜지스터의 수직 적층 구조와 같으므로 설명을 생략한다. 본 실시예의 박막 트랜지스터는 하나의 활성영역 내에 2개의 나란한 게이트 전극을 갖는 이중 게이트 구조를 갖는다.
활성영역(600)에서 도 6b에 도시한 바와 같이 제1 소스/드레인 전극(633a)은 제1 게이트 전극(621a)의 일부와 중첩하고, 제2 소스/드레인 전극(633b)은 제2 게이트 전극(621b)의 일부와 중첩한다.
제1 소스/드레인 전극(633a)은 제2 게이트 전극(621b)과는 d6만큼 이격되어 있으므로, 제1 소스/드레인 전극(633a)은 제2 게이트 전극(621b)과 오프셋되어 있다고 볼 수 있다. 마찬가지로 제2 소스/드레인 전극(633b)은 제1 게이트 전극(621a)과는 d6 만큼 이격되어 있으므로, 제2 소스/드레인 전극(633b)은 제1 게이트 전극(621a)과 오프셋되어 있다고 볼 수 있다.
활성층(625)에는 제1 게이트 전극(621a) 아래의 제1 소스/드레인 영역(625a), 제2 게이트 전극(621b) 아래의 제2 소스/드레인 영역(625b) 및 이들 사이의 채널영역(625ch)이 존재한다. 채널영역(625ch)은 제1 게이트 전극(621a)과 제2 게이트 전극(621b) 사이의 오프셋 영역(미도시)을 포함한다.
제1 소스/드레인 전극(633a) 및 제2 소스/드레인 전극(633b)의 배치는 활성영역(600) 내에서 서로 좌우 대칭이고, 제1 게이트 전극(621a)과 제2 게이트 전극(621b)도 활성영역(600) 내에서 서로 좌우 대칭이다.
활성영역(600)에서 제2 소스/드레인 전극(633b)에 고전압이 인가되면, 제1 소스/드레인 영역(625a)으로부터 채널영역(625ch)을 통과하여 제2 소스/드레인 영역(625b)으로 전류가 흐르게 된다. 이때 다중 게이트 전극(621a, 421b)은 오프 전류를 낮추는 역할을 하고, 채널영역(625ch) 내의 오프셋 영역은 고전계가 채널영역(625ch)에 걸리는 것을 방지하는 역할을 한다. 따라서 상기 구조는 박막 트랜지스터의 열화를 막아서 오프 전류 특성을 향상시킬 수 있다. 한편, 제1 소스/드레인 영역(625a)은 제1 게이트 전극(621a)과 중첩되어 온 전류(Ion)을 향상시킬 수 있고, 마찬가지로 제2 소스/드레인 영역(625b)은 제2 게이트 전극(621b)과 중첩되어 온 전류를 향상시킬 수 있다.
전압의 인가 방향이 바뀌어서 활성영역(600)에서 제1 소스/드레인 전극(633a)에 동일한 전압이 인가되면, 제2 소스/드레인 영역(625b)으로부터 채널영역(625ch)을 통과하여 제1 소스/드레인 영역(625a)으로 전류가 흐르게 된다. 이때 고전압이 인가된 소스/드레인 영역(625a)에 대한 오프셋 영역들의 상대적인 위치가 제2 소스/드레인 전극(633b)에 고전압이 인가된 경우와 같으므로 활성영역(600)을 흐르는 전류는 제2 소스/드레인 전극(633b)에 고전압이 인가된 경우와 전류의 방향만 반대이고 전류의 크기는 동일하다. 즉, 인가 전압에 대한 전류의 대칭성이 유지된다.
도 7a는 본 발명의 또 다른 일 실시예에 따른 오프셋 구조를 갖는 박막 트랜지스터를 설명하기 위한 활성영역(700)의 레이아웃도이다. 도 7b는 도 7a의 I-I 선을 따른 박막 트랜지스터의 단면도이다. 본 실시예의 박막 트랜지스터의 수직 적층 구조는 도 1a, 도 1b 및 도 1c의 박막 트랜지스터의 수직 적층 구조와 같으므로 설명을 생략한다.
본 실시예의 박막 트랜지스터는 하나의 활성영역 내에 2개의 나란한 게이트 전극을 갖는 이중 게이트 구조를 갖는다.
활성영역(700)에서 도 7b에 도시한 바와 같이 제1 소스/드레인 전극(733a)은 제1 게이트 전극(721a)의 일부와 중첩하고, 제2 소스/드레인 전극(733b)은 제2 게이트 전극(721b)의 일부와 중첩한다.
제1 소스/드레인 전극(733a)은 제2 게이트 전극(721b)과는 d7 만큼 이격되어 있으므로, 제1 소스/드레인 전극(733a)은 제2 게이트 전극(721b)과 오프셋되어 있다고 볼 수 있다. 마찬가지로 제2 소스/드레인 전극(733b)은 제1 게이트 전극(721a)과는 d7 만큼 이격되어 있으므로, 제2 소스/드레인 전극(733b)은 제1 게이트 전극(721a)과 오프셋되어 있다고 볼 수 있다.
활성층(725)에는 제1 게이트 전극(721a) 아래의 제1 소스/드레인 영역(725a), 제2 게이트 전극(721b) 아래의 제2 소스/드레인 영역(725b) 및 이들 사이의 채널영역(725ch)이 존재한다. 채널영역(725ch)은 제1 게이트 전극(721a)과 제2 게이트 전극(721b) 사이의 오프셋 영역(미도시)을 포함한다.
한편, 제1 게이트 전극(721a)과 제2 게이트 전극(721b)의 사이의 영역에 오프셋 전극(733c)이 채널층(725)으로부터 절연되어 위치한다. 오프셋 전극(733c)은 게이트 전극(721a, 721b)과 전기적으로 연결되어 있을 수 있다.
제1 소스/드레인 전극(733a) 및 제2 소스/드레인 전극(733b)의 배치는 활성영역(700) 내에서 서로 좌우 대칭이고, 제1 게이트 전극(721a)과 제2 게이트 전극(721b)도 활성영역(700) 내에서 서로 좌우 대칭이다.
활성영역(700)에서 제2 소스/드레인 전극(733b)에 고전압이 인가되면, 제1 소스/드레인 영역(725a)으로부터 채널영역(725ch)을 통과하여 제2 소스/드레인 영역(725b)으로 전류가 흐르게 된다. 이때 다중 게이트 전극(721a, 421b)은 오프 전류를 낮추는 역할을 하고, 채널영역(725ch) 내의 오프셋 영역은 고전계가 채널영역(725ch)에 걸리는 것을 방지하는 역할을 한다. 따라서 상기 구조는 박막 트랜지스터의 열화를 막아서 오프 전류 특성을 향상시킬 수 있다. 한편, 오프셋 전극(733c)은 제1 게이트 전극(721a)과 제2 게이트 전극(721b) 사이의 오프셋 영역(미도시)의 저항을 제어하여 오프셋 영역(미도시)을 흐르는 전류의 흐름이 원할하도록 제어할 수 있다. 또한, 제1 소스/드레인 영역(725a)은 제1 게이트 전극(721a)과 중첩되고, 제2 소스/드레인 영역(725b)은 제2 게이트 전극(721b)과 중첩되어 온 전류를 향상시킬 수 있다.
전압의 인가 방향이 바뀌어서 활성영역(700)에서 제1 소스/드레인 전극(733a)에 동일한 전압이 인가되면, 제2 소스/드레인 영역(725b)으로부터 채널영역(725ch)을 통과하여 제1 소스/드레인 영역(725a)으로 전류가 흐르게 된다. 이때 고전압이 인가된 소스/드레인 영역(725a)에 대한 오프셋 영역들의 상대적인 위치가 제2 소스/드레인 전극(733b)에 고전압이 인가된 경우와 같으므로 활성영역(700)을 흐르는 전류는 제2 소스/드레인 전극(733b)에 고전압이 인가된 경우와 전류의 방향만 반대이고 전류의 크기는 동일하다. 즉, 인가 전압에 대한 전류의 대칭성이 유지된다.
도 8은 본 발명의 또 다른 일 실시예에 따른 오프셋 구조를 갖는 박막 트랜지스터를 설명하기 위한 활성영역(800)의 레이아웃도이다. 임의로 구분한 제1 활성영역(800A)과 제2 활성영역(800B)는 서로에 대하여 상하좌우 대칭이다.
도 8의 활성영역(800)은 제1 소스/드레인 전극(833a)이 도 1a의 활성영역(100)의 제1 소스/드레인 전극(133a)과 제3 소스/드레인 전극(133c)이 이어진 형태이고, 제2 소스/드레인 전극(833a)이 활성영역(100)의 제2 소스/드레인 전극(133b)과 제4 소스/드레인 전극(133d)이 이어진 형태인 점을 제외하면, 활성영역(100)과 동일한 구조이다. 따라서 도 8의 I-I 선을 따른 박막 트랜지스터의 단면도는 도 1b의 단면도와 같고, 도 8의 II-II 선을 따른 박막 트랜지스터의 단면도는 도 1c의 단면도와 같으므로 도시를 생략한다.
제1 활성영역(800A)의 제1 소스/드레인 전극(833a)은 게이트 전극(821)의 일부와 중첩하고, 제2 소스/드레인 전극(833b)은 게이트 전극(821)과 d8만큼 이격되어 위치한다. 제2 활성영역(800B)의 제1 소스/드레인 전극(833a)은 게이트 전극(821)과 d8만큼 이격되어 있고, 제2 소스/드레인 전극(833b)은 게이트 전극(821)과 일부 중첩한다.
따라서 도 1a 내지 도 1c의 활성영역(100)과 관련하여 설명한 바와 마찬가지로 도 8의 박막 트랜지스터는 게이트 전극(821)과 d8만큼 이격된 오프셋 영역에 의하여 고전계가 채널영역에 걸리는 것을 방지함으로써 박막 트랜지스터의 열화를 막아서 오프 전류 특성을 향상시킬 수 있다. 또한, 제1 소스/드레인 전극(833a)과 제2 소스/드레인 전극(833b)이 게이트 전극(821)과 중첩된 부분에 의하여 온 전류 특성을 향상시킬 수 있다. 그리고 활성영역(800)의 제1 소스/드레인 전극(833a), 제2 소스/드레인 전극(833b) 및 게이트 전극(821)은 활성영역(800)의 중심에 대하여 대칭이므로 제1 소스/드레인 전극(833a), 제2 소스/드레인 전극(833b) 에 인가되는 전압에 대하여 채널영역을 흐르는 전류는 대칭적이다.
한편, 제1 활성영역(800A)과 제2 활성영역(800B)에서 소스/드레인 전극(833a, 833b)은 연결되어 있으나 활성층(미도시)을 절연시킴으로써 전류의 흐름을 일정 경로로 제한할 수 있다.
도 9은 본 발명의 또 다른 일 실시예에 따른 오프셋 구조를 갖는 박막 트랜지스터를 설명하기 위한 활성영역(900)의 레이아웃도이다. 임의로 구분한 제1 활성영역(900A)과 제2 활성영역(900B)는 각각 상하좌우 대칭이다.
도 9의 제1 활성영역(900A)은 도 1a의 활성영역(900)과 활성영역(900)의 상하 대칭으로 배치된 활성영역을 게이트 전극을 따라 위 아래로 연결한 다음 제1 소스/드레인 전극(133a)와 제3 소스/드레인 전극(133c)을 연속하여 연결하고, 제2 소스/드레인 전극(133b)과 제4 소스/드레인 전극(133d)를 연속하여 연결한 것과 같은 형태이다. 따라서 도 9의 I-I 선을 따른 박막 트랜지스터의 단면도는 도 1b의 단면도와 같고, 도 9의 II-II 선을 따른 박막 트랜지스터의 단면도는 도 1c의 단면도와 같으므로 도시를 생략한다.
제1 활성영역(900A)에서 제1 소스/드레인 전극(933a)의 일부는 게이트 전극(921)과 중첩하고 제1 소스/드레인 전극(933a)의 일부는 게이트 전극(921)과 오프셋되어 있다. 또한, 제1 활성영역(900A)에서 제2 소스/드레인 전극(933b)의 일부는 게이트 전극(921)과 중첩하고 제2 소스/드레인 전극(933b)의 일부는 게이트 전극(921)과 오프셋되어 있다. 제2 활성영역(900B)는 제1 활성영역(900A)을 상하 대칭시킨 것과 같다. 제1 활성영역(900A) 및 제2 활성영역(900B)은 그들의 중심에 대하여 대칭인 구조이다.
따라서 도 1a 내지 도 1c의 활성영역(100)과 관련하여 설명한 바와 마찬가지로 도 9의 박막 트랜지스터는 게이트 전극(921)과 d9만큼 이격된 오프셋 영역에 의하여 고전계가 채널영역에 걸리는 것을 방지함으로써 박막 트랜지스터의 열화를 막아서 오프 전류 특성을 향상시킬 수 있다. 또한, 제1 소스/드레인 전극(933a)과 제2 소스/드레인 전극(933b)이 게이트 전극(921)과 중첩된 부분에 의하여 온 전류 특성을 향상시킬 수 있다.
그리고 제1 활성영역(900A) 및 제2 활성영역(900B)이 각각 그들의 중심에 대하여 대칭이므로 제1 소스/드레인 전극(933a), 제2 소스/드레인 전극(933b)에 인가되는 전압에 대하여 채널영역을 흐르는 전류는 대칭적이다.
한편, 제1 활성영역(900A)과 제2 활성영역(900B)에서 소스/드레인 전극(933a, 933b)은 연결되어 있으나 활성층(미도시)을 절연시킴으로써 전류의 흐름을 일정 경로로 제한할 수 있다.
위에서 본 발명의 박막 트랜지스터의 오프셋 구조의 몇 가지 실시예들을 살펴보았다. 한 셀의 활성영역 내에서 오프셋 영역과 중첩 영역이 함께 존재하고 전극들의 배치가 좌우 대칭이 되도록 하여 오프 전류 및 온 전류의 특성을 모두 향상시키기 위한 구조는 위의 실시예에 한정되지 않는다.
도 10은 본 발명의 일 실시예 및 비교예에 따른 박막 트랜지스터의 게이트 전압(Vg)에 대한 채널 전류(Ids)의 특성을 시뮬레이션하여 비교한 그래프이다. 도 8의 그래프에서 conventional TFT(◇)는 오프셋 구조를 갖지 않는 일반적인 박막 트랜지스터이고, offset TFT(△)는 일반적인 오프셋 구조를 갖는 박막 트랜지스터이고, hybrid TFT(○)는 본 발명의 도 1a 내지 도 1c에서 설명한 오프셋 구조를 갖는 박막 트랜지스터이다. 본 그래프의 시뮬레이션은 ATLAS 소자 시뮬레이션을 사용하였다.
도 10의 그래프를 보면 offset TFT(○)은 오프 전류가 가장 작지만, 온 전류 역시 가장 작은 것으로 나타난다. 오프셋 구조를 갖는 박막 트랜지스터는 오프셋 영역에 의하여 오프 전류를 낮출 수 있으나 오프셋 영역의 높은 저항으로 인하여 온 전류의 크기도 감소한다. conventional TFT(◇)는 온 전류가 가장 크지만 누설 전류로 인하여 오프 전류의 크기도 가장 크게 나타난다. hybrid TFT(△)는 온 전류는 conventional TFT(◇) 만큼 크고, 오프 전류는 offset TFT(○) 만큼 작게 나타난다. hybrid TFT(△)의 높은 온 전류는 소스/드레인과 게이트 전극의 중첩 영역에 기인하고, hybrid TFT(△)의 낮은 오프 전류는 소스/드레인과 게이트 전극이 오프셋된 영역에 기인하는 것으로 판단된다.
도 10의 시뮬레이션 결과의 그래프로부터 본 발명에 따라 오프셋 영역과 비오프셋 영역을 동시에 포함하는 박막 트랜지스터가 낮은 오프 전류와 높은 온 전류를 동시에 확보할 수 있음을 보여준다.
또한, 앞에서 설명한 바와 같이 전체적으로 대칭적인 소스/드레인 전극 및 게이트 전극의 배치를 가짐으로써 게이트 인가전압에 따라 대칭인 채널 전류를 얻을 수 있다.
111, 211, 311, 411, 511, 611, 711: 기판
121, 221, 221, 321, 421a, 421b, 521a, 521b, 621a, 621b, 721a, 721b, 821, 921: 게이트 전극
123, 223, 223, 323, 423, 523, 623, 723: 게이트 절연막
125ch_1, 125ch_2, 225ch_1, 225ch_2, 325ch_1, 325ch_2, 325ch_3, 425ch_1, 425ch_2, 525ch_1, 525ch_2, 625ch, 725ch: 채널 영역
125, 225, 325, 425, 525, 625, 725, 825, 925: 활성층
125a, 125b, 125c, 125d, 225a, 225b, 225c, 225d, 225e, 225f, 325a, 325b, 325c, 325d, 325e, 325f, 325g, 325h, 425a, 425b, 425c, 425d, 525a, 525b, 525c, 525d, 625a, 625b, 725a, 725b: 소스/드레인 영역
131a, 131b, 131c, 131d, 231a, 231b, 231c, 231d, 231e, 231f, 313a, 313b, 313c, 313d, 313e, 313f, 313g, 313h, 431a, 431b, 431c, 431d, 531a, 531b, 531c, 531d, 631a, 631b, 731a, 731b: 오믹 콘택층
133a, 133b, 133c, 133d, 233a, 233b, 233c, 233d, 233e, 233f, 333a, 333b, 333c, 333d, 333e, 333f, 333g, 333h, 433a, 433b, 433c, 433d, 533a, 533b, 533c, 533d, 633a, 633b, 733a, 733b, 833a, 833b, 933a, 933b: 소스/드레인 전극

Claims (39)

  1. 게이트 전극;
    각각 상기 게이트 전극과 일부 중첩하는 제1 활성영역 및 제2 활성영역을 포함하는 활성층;
    상기 게이트 전극과 상기 활성층 사이의 게이트 절연막; 및
    상기 제1 활성영역과 각각 전기적으로 연결된 제1 소스/드레인 전극 및 제2 소스/드레인 전극, 상기 제2 활성영역과 각각 전기적으로 연결된 제3 소스/드레인 전극 및 제4 소스/드레인 전극을 포함하는 소스/드레인 전극층; 을 포함하되,
    상기 제1 소스/드레인 전극 내지 상기 제4 소스/드레인 전극의 어느 둘은 상기 게이트 전극과 일부 중첩하고, 다른 둘은 상기 게이트 전극과 오프셋되어 있고,
    상기 소스/드레인 전극들의 배치는 상기 상기 소스/드레인 전극층의 중심에 대하여 대칭인 박막 트랜지스터.
  2. 제1 항에 있어서, 상기 제1 소스/드레인 전극 및 제3 소스/드레인 전극은 서로 동일한 전압이 걸리도록 전기적으로 연결되어 있고, 상기 제2 소스/드레인 전극 및 제4 소스/드레인 전극은 서로 동일한 전압이 걸리도록 전기적으로 연결되어 있는 박막 트랜지스터.
  3. 제1 항에 있어서, 상기 활성층의 물질은 비정질 실리콘, 다결정 실리콘, 마이크로 결정성 실리콘, 산화물 반도체 또는 유기 반도체를 포함하는 박막 트랜지스터.
  4. 제1 항에 있어서, 상기 활성층과 상기 소스/드레인 전극층 사이의 오믹 콘택층을 더 포함하는 박막 트랜지스터.
  5. 제1 항에 있어서, 상기 제1 활성영역은 상기 제1 소스/드레인 전극 아래의 제1 소스/드레인 영역, 상기 제2 소스/드레인 전극 아래의 제2 소스/드레인 영역 및 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이의 제1 채널영역을 포함하고,
    상기 제2 활성영역은 상기 제3 소스/드레인 전극 아래의 제3 소스/드레인 영역, 상기 제4 소스/드레인 전극 아래의 제4 소스/드레인 영역 및 상기 제3 소스/드레인 영역과 상기 제4 소스/드레인 영역 사이의 제2 채널영역을 포함하는 박막 트랜지스터.
  6. 제5 항에 있어서, 상기 제1 채널영역은 상기 게이트 전극, 상기 제1 소스/드레인 전극 및 상기 제2 소스/드레인 전극 중 어느 것과도 중첩하지 않는 제1 오프셋 영역을 포함하고, 상기 제2 채널영역은 상기 게이트 전극, 상기 제3 소스/드레인 전극 및 상기 제4 소스/드레인 전극 중 어느 것과도 중첩하지 않는 제2 오프셋 영역을 포함하는 박막 트랜지스터.
  7. 제1 항에 있어서, 상기 제2 활성영역의 상기 소스/드레인 전극층은 상기 제1 활성영역의 상기 소스/드레인 전극층에 대하여 좌우대칭인 박막 트랜지스터.
  8. 제7 항에 있어서, 상기 제1 소스/드레인 전극 및 상기 제2 소스/드레인 전극의 어느 하나는 상기 게이트 전극과 중첩하고, 다른 하나는 상기 게이트 전극과 오프셋되어 있는 박막 트랜지스터.
  9. 제1 항에 있어서, 상기 제1 활성영역과 상기 제2 활성영역은 서로 절연되어 있는 박막 트랜지스터.
  10. 게이트 전극;
    각각 상기 게이트 전극과 일부 중첩하고 순차적으로 배치된 제1 활성영역, 제2 활성영역 및 제3 활성영역을 포함하는 활성층;
    상기 게이트 전극과 상기 활성층 사이의 게이트 절연막; 및
    상기 제1 활성영역과 전기적으로 연결된 제1 소스/드레인 전극 및 제2 소스/드레인 전극, 상기 제2 활성영역과 전기적으로 연결된 제3 소스/드레인 전극 및 제4 소스/드레인 전극, 및 상기 제3 활성영역과 전기적으로 연결된 제5 소스/드레인 전극 및 제6 소스/드레인 전극을 포함하는 소스/드레인 전극층; 을 포함하되,
    상기 제1 소스/드레인 전극 내지 상기 제4 소스/드레인 전극의 어느 둘은 상기 게이트 전극과 일부 중첩하고, 다른 둘은 상기 게이트 전극과 오프셋되어 있고,
    상기 소스/드레인 전극들의 배치는 상기 상기 소스/드레인 전극층의 중심에 대하여 대칭인 박막 트랜지스터.
  11. 제10 항에 있어서, 상기 제1 소스/드레인 전극, 제3 소스/드레인 전극 및 제5 소스/드레인 전극은 서로 동일한 전압이 걸리도록 전기적으로 연결되어 있고, 상기 제2 소스/드레인 전극, 제4 소스/드레인 전극 제6 소스/드레인 전극은 서로 동일한 전압이 걸리도록 전기적으로 연결되어 있는 박막 트랜지스터.
  12. 제10 항에 있어서, 상기 제3 활성영역의 상기 소스/드레인 전극층은 상기 제1 활성영역의 상기 소스/드레인 전극층과 동일한 형태인 박막 트랜지스터.
  13. 제10 항에 있어서, 상기 제1 소스/드레인 전극 및 상기 제2 소스/드레인 전극의 각각은 상기 게이트 전극과 일부 중첩하고, 상기 제3 소스/드레인 전극 및 상기 제4 소스/드레인 전극의 각각은 상기 게이트 전극과 오프셋되어 있는 박막 트랜지스터.
  14. 제10 항에 있어서, 상기 제1 활성영역은 상기 제1 소스/드레인 전극 아래의 제1 소스/드레인 영역, 상기 제2 소스/드레인 전극 아래의 제2 소스/드레인 영역 및 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이의 제1 채널영역을 포함하고,
    상기 제2 활성영역은 상기 제3 소스/드레인 전극 아래의 제3 소스/드레인 영역, 상기 제4 소스/드레인 전극 아래의 제4 소스/드레인 영역 및 상기 제3 소스/드레인 영역과 상기 제4 소스/드레인 영역 사이의 제2 채널영역을 포함하고,
    상기 제3 활성영역은 상기 제5 소스/드레인 전극 아래의 제5 소스/드레인 영역, 상기 제6 소스/드레인 전극 아래의 제6 소스/드레인 영역 및 상기 제5 소스/드레인 영역과 상기 제6 소스/드레인 영역 사이의 제3 채널영역을 포함하는 박막 트랜지스터.
  15. 제14 항에 있어서, 상기 제2 채널영역은 상기 게이트 전극, 상기 제3 소스/드레인 전극 및 상기 제4 소스/드레인 전극 중 어느 것과도 중첩하지 않는 오프셋 영역을 포함하는 박막 트랜지스터.
  16. 제15 항에 있어서, 상기 제1 활성영역의 상기 소스/드레인 전극층, 상기 제2 활성영역의 상기 소스/드레인 전극층 및 상기 제3 활성영역의 상기 소스/드레인 전극층의 각각은 좌우대칭인 박막 트랜지스터.
  17. 제10 항에 있어서, 상기 게이트 전극의 상기 제2 활성영역과 중첩하는 부분은 오목하고, 상기 게이트 전극의 상기 제1 활성영역 및 상기 제3 활성영역과 중첩하는 부분은 볼록한 박막 트랜지스터.
  18. 제10 항에 있어서, 상기 제1 활성영역, 상기 제2 활성영역 및 상기 제3 활성영역은 서로 절연되어 있는 박막 트랜지스터.
  19. 게이트 전극;
    각각 상기 게이트 전극과 일부 중첩하고 순차적으로 배치된 제1 활성영역, 제2 활성영역, 제3 활성영역 및 제4 활성영역을 포함하는 활성층;
    상기 게이트 전극과 상기 활성층 사이의 게이트 절연막; 및
    상기 제1 활성영역과 전기적으로 연결된 제1 소스/드레인 전극 및 제2 소스/드레인 전극, 상기 제2 활성영역과 전기적으로 연결된 제3 소스/드레인 전극 및 제4 소스/드레인 전극, 상기 제3 활성영역과 전기적으로 연결된 제5 소스/드레인 전극 및 제6 소스/드레인 전극 및 상기 제4 활성영역과 전기적으로 연결된 제7 소스/드레인 전극 및 제8 소스/드레인 전극을 포함하는 소스/드레인 전극층을 포함하되,
    상기 제3 소스/드레인 전극 내지 상기 제6 소스/드레인 전극의 어느 둘은 상기 게이트 전극과 일부 중첩하고, 다른 둘은 상기 게이트 전극과 오프셋되어 있고,
    상기 소스/드레인 전극들의 배치는 상기 상기 소스/드레인 전극층의 중심에 대하여 대칭인 박막 트랜지스터.
  20. 제19 항에 있어서, 상기 제1 소스/드레인 전극, 상기 제3 소스/드레인 전극, 상기 제5 소스/드레인 전극 및 상기 제7 소스/드레인 전극은 서로 동일한 전압이 걸리도록 전기적으로 연결되어 있고, 상기 제2 소스/드레인 전극, 상기 제4 소스/드레인 전극, 상기 제6 소스/드레인 전극 및 상기 제8 소스/드레인 전극은 서로 동일한 전압이 걸리도록 전기적으로 연결되어 있는 박막 트랜지스터.
  21. 제19 항에 있어서, 상기 제1 활성영역은 상기 제1 소스/드레인 전극 아래의 제1 소스/드레인 영역, 상기 제2 소스/드레인 전극 아래의 제2 소스/드레인 영역 및 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이의 제1 채널영역을 포함하고,
    상기 제2 활성영역은 상기 제3 소스/드레인 전극 아래의 제3 소스/드레인 영역, 상기 제4 소스/드레인 전극 아래의 제4 소스/드레인 영역 및 상기 제3 소스/드레인 영역과 상기 제4 소스/드레인 영역 사이의 제2 채널영역을 포함하고,
    상기 제3 활성영역은 상기 제5 소스/드레인 전극 아래의 제5 소스/드레인 영역, 상기 제6 소스/드레인 전극 아래의 제6 소스/드레인 영역 및 상기 제5 소스/드레인 영역과 상기 제6 소스/드레인 영역 사이의 제3 채널영역을 포함하고,
    상기 제4 활성영역은 상기 제7 소스/드레인 전극 아래의 제7 소스/드레인 영역, 상기 제8 소스/드레인 전극 아래의 제8 소스/드레인 영역 및 상기 제7 소스/드레인 영역과 상기 제8 소스/드레인 영역 사이의 제4 채널영역을 포함하는 박막 트랜지스터.
  22. 제21 항에 있어서, 상기 제2 채널영역은 상기 게이트 전극, 상기 제3 소스/드레인 전극 및 상기 제4 소스/드레인 전극 중 어느 것과도 중첩하지 않는 제1 오프셋 영역을 포함하고,
    상기 제3 채널영역은 상기 게이트 전극, 상기 제5 소스/드레인 전극 및 상기 제6 소스/드레인 전극 중 어느 것과도 중첩하지 않는 제2 오프셋 영역을 포함하는 박막 트랜지스터.
  23. 제22 항에 있어서, 상기 제3 활성영역의 상기 소스/드레인 전극층은 상기 제2 활성영역의 상기 소스/드레인 전극층과 좌우대칭이고, 상기 제4 활성영역의 상기 소스/드레인 전극층은 상기 제1 활성영역의 상기 소스/드레인 전극층과 좌우대칭인 박막 트랜지스터.
  24. 제23 항에 있어서, 상기 제1 소스/드레인 전극 및 상기 제2 소스/드레인 전극의 각각은 상기 게이트 전극과 일부 중첩하는 박막 트랜지스터.
  25. 제23 항에 있어서, 상기 제3 소스/드레인 전극 및 상기 제4 소스/드레인 전극의 어느 하나는 상기 게이트 전극과 중첩하고, 다른 하나는 상기 게이트 전극과 오프셋되어 있는 박막 트랜지스터.
  26. 제19 항에 있어서, 상기 게이트 전극의 상기 제1 활성영역 및 상기 제2 활성영역과 중첩하는 부분은 볼록하고, 상기 게이트 전극의 상기 제3 활성영역 및 상기 제4 활성영역과 중첩하는 부분은 오목한 박막 트랜지스터.
  27. 제19 항에 있어서, 상기 제1 활성영역, 상기 제2 활성영역, 상기 제3 활성영역 및 상기 제4 활성영역은 서로 절연되어 있는 박막 트랜지스터.
  28. 제2 항에 있어서, 상기 게이트 전극은 서로 나란한 제1 게이트 전극 및 제2 게이트 전극을 포함하는 박막 트랜지스터.
  29. 제28 항에 있어서, 상기 제2 활성영역의 소스/드레인 전극층은 상기 제1 활성영역의 소스/드레인 전극층과 좌우 대칭인 박막 트랜지스터.
  30. 제29 항에 있어서, 상기 제1 소스/드레인 전극은 상기 제1 게이트 전극과 일부 중첩하고, 상기 제2 소스/드레인 전극은 상기 제2 게이트 전극과 오프셋되어 있는 박막 트랜지스터.
  31. 제29 항에 있어서, 상기 제2 게이트 전극은 상기 제1 게이트 전극에 대하여 상하좌우 대칭인 박막 트랜지스터.
  32. 제31 항에 있어서, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 영역과 중첩되고 상기 제1 활성영역과 절연된 제1 오프셋 전극 및 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 영역과 중첩되고 상기 제2 활성영역 으로부터 절연된 제2 오프셋 전극을 더 포함하는 박막 트랜지스터.
  33. 제31 항에 있어서, 상기 제1 활성영역과 상기 제2 활성영역은 서로 절연되어 있는 박막 트랜지스터.
  34. 서로 나란한 제1 게이트 전극 및 제2 게이트 전극을 포함하는 게이트 전극;
    상기 제1 게이트 전극 및 상기 제2 게이트 전극과 각각 일부 중첩하는 활성층;
    상기 게이트 전극과 상기 활성층 사이의 게이트 절연막; 및
    상기 활성층과 전기적으로 연결된 제1 소스/드레인 전극 및 제2 소스/드레인 전극을 포함하는 소스/드레인 전극층;
    상기 제1 소스/드레인 전극은 상기 제1 게이트 전극과 일부 중첩하고, 상기 제2 소스/드레인 전극은 상기 제2 게이트 전극과 일부 중첩하고,
    상기 소스/드레인 전극들의 배치는 상기 상기 소스/드레인 전극층의 중심에 대하여 대칭인 박막 트랜지스터.
  35. 제34 항에 있어서, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 영역과 중첩하고 상기 활성층으로부터 절연된 오프셋 전극을 더 포함하는 박막 트랜지스터.
  36. 제34 항에 있어서, 상기 활성층은 상기 제1 소스/드레인 전극 아래의 제1 소스/드레인 영역, 상기 제2 소스/드레인 전극 아래의 제2 소스/드레인 영역 및 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이의 채널영역을 포함하는 박막 트랜지스터.
  37. 제34 항에 있어서, 상기 채널영역은 상기 제1 게이트 전극, 상기 제2 게이트 전극, 상기 제1 소스/드레인 전극 및 상기 제2 소스/드레인 전극 중 어느 것과도 중첩하지 않는 오프셋 영역을 포함하는 박막 트랜지스터.
  38. 제1 항에 있어서, 상기 활성층 위에서 상기 제1 소스/드레인 전극과 상기 제3 소스/드레인 전극이 서로 연결되어 있고, 상기 제2 소스/드레인 전극과 상기 제4 소스/드레인 전극이 서로 연결되어 있는 박막 트랜지스터.
  39. 상하 대칭이 되도록 제10 항의 박막 트랜지스터 2개가 상기 게이트 전극을 따라 연결되어 있는 박막 트랜지스터.
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