JP2020123645A - 薄膜トランジスタ - Google Patents

Abstract

【課題】エッチストップ構造のＴＦＴにおいて、従来技術よりも、素子面積を大きくすることなく、チャネルの長さを短縮してオン電流の増加を図ることが可能な薄膜トランジスタを提供する。【解決手段】 ソース電極１６およびドレイン電極１７の一方と、酸化物半導体膜１４が、エッチストップ層１、２（１５Ａ、Ｂ）の非形成部分において当接する、多角形（例えば矩形）をなす接触領域１８を備え、この接触領域１８を構成する多角形（矩形）の少なくとも１つの頂点を挟む２つの辺（ＥＳ層当接領域１９Ａ１〜Ａ４）がエッチストップ層２（１５Ｂ）と接触するように構成されている。これにより、上記少なくとも１つの頂点の近傍を、導体化したショート位置とすることができる。【選択図】図２

Description

本発明は、例えば、有機EL素子やLCDを駆動するために用いられる薄膜トランジスタに関する。

酸化物半導体は、汎用のアモルファスシリコンに比べて高いキャリア移動度を有している。また酸化物半導体は、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板等への適用が期待されている。

上記酸化物半導体を薄膜トランジスタ（以下、ＴＦＴとも称する）の半導体層として用いる場合、ＴＦＴのスイッチング特性に優れていることが要求される。具体的には、（１）オン電流、即ち、ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流が大きく、（２）オフ電流、即ち、ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流が小さく、（３）Ｓ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｗｉｎｇ）、即ち、ドレイン電流を１桁あげるのに必要なゲート電圧が小さく、（４）しきい値電圧、即ち、ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧が時間的に変化せずに安定していること、等が要求される。
ここで、オン電流を増加させるためには、電界効果移動度（以下、単に移動度と称する場合がある。）が高いこと、チャネル長が短いこと等が要求される。

上記酸化物半導体として、例えば、下記特許文献１、２に示すように、インジウム、ガリウム、亜鉛、および酸素からなるＩｎ−Ｇａ−Ｚｎ系酸化物半導体やインジウム、ガリウム、錫からなるＩｎ−Ｇａ−Ｓｎ系酸化物半導体が良く知られている。
また、ＴＦＴ構造としては、図６に示すように基板１１１上にゲート電極１１２、ゲート絶縁膜１１３、酸化物半導体膜１１４、酸化物半導体膜１１４を保護するエッチストップ層１１５、ソース/ドレイン電極部（１１６、１１７）をこの順序で形成するエッチストップ構造が用いられる（特許文献１、２を参照）。

上述したように、オン電流を増加させるためには、チャネル長を短く設定することが有用である。
しかしながら、エッチストップ構造の場合、チャネル長は、図６に示すようにソース電極１１６と酸化物半導体１１４が接触する位置から、ドレイン電極１１７と酸化物半導体１１４が接触する位置までの最短の距離（Ｌｓｄ）であり、エッチストップ層１１５におけるソース電極１１６の領域のチャネル長さ方向のチャネル１１４Ａ１の長さＬｓと、エッチストップ層１１５におけるドレイン電極領域のチャネル長さ方向のチャネル１１４Ａ２の長さＬｄと、ソース電極１１６とドレイン電極１１７の間隔Ｌｇの和で示される。

したがって、フォトリソグラフィを用いてＴＦＴを構成する各層を微細パターンに加工してＴＦＴを作製する場合、上記Ｌｓ、Ｌｄは共にフォトリソグラフィのアライメントマージン（アライメントずれに対して設ける必要があるマージン）Ｄａに制限され、Ｌｇはフォトリソグラフィの最小加工寸法Ｄｍで制限されるので、チャネル長を２Ｄａ＋Ｄｍより短く調整することが製造上難しかった。この結果、チャネル長を短くして、オン電流を増加させることが難しい状態となっていた。

そこで、本願発明者等は、下記特許文献３に記載された薄膜トランジスタに関する技術をすでに提案している。
すなわち、図７に示す提案技術（特許文献３の図１に示される）では、エッチストップ層として、エッチストップ層１（２１５Ａ）とエッチストップ層２（２１５Ｂ）の２層を設け、エッチストップ層１（２１５Ａ）に水素が含まれるＳｉＮｘを多く含有するように設定する。熱処理を行うと、エッチストップ層１（２１５Ａ）に含有されるＳｉＮｘから酸化物半導体膜２１４に水素が拡散され、この酸化物半導体膜２１４の水素拡散部分が導体化し、低抵抗領域２１４Ｂが形成される。このとき、エッチストップ層２（２１５Ｂ）の端部では中央部より水素の拡散量が少ないことから、これらエッチストップ層２（２１５Ｂ）の両端部に長さの小さいチャネル領域１（２１４Ａ１）およびチャネル領域２（２１４Ａ２）が半導体状態のまま残る。この構造では、総チャンネル長は、チャネル領域１（２１４Ａ１）の長さとチャネル領域２（２１４Ａ２）の長さの和となり、低抵抗領域２１４Ｂの長さ分だけチャネル長を短くすることができるが、これよりも、さらに高いドレイン電流を得たいという要求がある。

上記要求に対応するため、本願発明者等は、図８に示す技術（特許文献３の図６に示される）を開示している。すなわち、ソース電極３１６をエッチストップ層１（３１５Ａ）およびエッチストップ層２（３１５Ｂ）と重ならない状態とすることで、また保護膜３１８がＳｉＮｘを含むように構成することで、ソース電極３１６側にはチャネル長が残らず、総チャンネル長は、ドレイン電極３１７側の１つの短いチャネル領域３１４Ａのチャネル長となる。

特許第５３５７３４２号 特開２０１１−１７４１３４号公報 特開２０１８−１３７４２３号公報

上述した図８に示す技術によれば、図７に示す提案技術と比べて、さらにチャネル長が短くなり、より高いドレイン電流が得られるが、その一方で、ソース電極３１６がエッチストップ層１（３１５Ａ）およびエッチストップ層２（３１５Ｂ）と重ならない状態とする必要があるため、図８に示す領域Ａの分だけ素子面積が大きくなるという問題があった。
本発明は上記事情に鑑みなされたもので、エッチストップ構造のＴＦＴにおいて、従来技術よりも、素子面積を大きくすることなく、チャネルの長さを短縮してオン電流の増加を図ることが可能な薄膜トランジスタを提供することを目的とするものである。

上記課題を解決するために本発明に係る薄膜トランジスタは、
基板上にゲート電極、ゲート絶縁膜、酸化物半導体膜、該酸化物半導体膜を保護するエッチストップ層、およびソース電極とドレイン電極を有するソース/ドレイン電極部を、この順に積層してなる薄膜トランジスタであって、
前記エッチストップ層が構成材料としてＳｉＮｘを含み、
前記酸化物半導体膜は、前記ソース電極と前記ドレイン電極に接する電極部隣接領域を各々有し、
前記酸化物半導体膜は、前記ソース電極側で前記電極部隣接領域に接する第１のチャネル領域と、前記ドレイン電極側で前記電極部隣接領域に接する第２のチャネル領域とを有し、
前記酸化物半導体膜はさらに、前記第１のチャネル領域と前記第２のチャネル領域の間に配され、これら２つのチャネル領域の各々の電気抵抗率よりも低い電気抵抗率を有する低抵抗領域を有し、
前記ソース電極および前記ドレイン電極の一方と、前記酸化物半導体膜が、前記エッチストップ層の非形成部分において互いに当接する、多角形をなす接触領域を備え、この接触領域を構成する多角形の少なくとも１つの頂点を挟む２つの辺が前記エッチストップ層と接触するように構成されていることを特徴とするものである。

また、前記多角形が矩形であることが好ましい。

また、前記エッチストップ層は、ＳｉＮｘの含有量が所定の基準値以上である第１のエッチストップ層と、ＳｉＮｘの含有量が該所定の基準値未満である第２のエッチストップ層からなり、該第２のエッチストップ層および該第１のエッチストップ層の順に、前記酸化物半導体膜上に、積層されてなることが好ましい。
ここで、本願明細書において「含有量」とは、含有する重量を意味する。
ここで、「第１のエッチストップ層と第２のエッチストップ層」は、２つの層として明確に分離されていなくても良く、例えばＳｉＮｘの含有量が酸化物半導体膜側から徐々に増加するように構成されていても良く、その場合には所定の基準値を境として、ＳｉＮｘの含有量が所定の基準値以上の部分を第１のエッチストップ層と称し、ＳｉＮｘの含有量が所定の基準値未満の部分を第２のエッチストップ層と称するものとする。

また、前記第１のエッチストップ層は、水素の含有量が特定の基準値以上であり、前記第２のエッチストップ層は、水素の含有量が該特定の基準値未満であることが好ましい。
ここで、「第１のエッチストップ層と第２のエッチストップ層」は、上記の場合と同様に２つの層として明確に分離されていなくても良く、例えば水素の含有量が酸化物半導体膜側から徐々に増加するように構成されていても良く、その場合には所定の基準値を境として、水素の含有量が所定の基準値以上の部分を第１のエッチストップ層と称し、水素の含有量が所定の基準値未満の部分を第２のエッチストップ層と称するものとする。

また、前記基板の面と平行であって、前記ソース電極と前記ドレイン電極に挟まれた長さは、前記第１のエッチストップ層よりも前記第２のエッチストップ層の方が長く設定されていることが好ましい。

本発明の薄膜トランジスタによれば、素子面積を大きくすることなく、チャネルの長さを短縮してオン電流の増加を図ることができる。

すなわち、本発明の薄膜トランジスタは、ソース電極およびドレイン電極の一方が、エッチストップ層の非形成部分において、酸化物半導体膜と当接する、多角形をなす接触領域を備え、この接触領域を構成する多角形の少なくとも１つの頂点を挟む２つの辺が前記エッチストップ層と接触するように構成されている。

多角形をなす接触領域において、頂点（角部）を挟む２つの隣り合う辺が、いずれもエッチストップ層と接触している場合には、これら各辺においてエッチストップ層から拡散流入する水素が互いに影響し合い、特に、この頂点（角部）近傍の領域を低抵抗化する。この結果、この頂点（角部）の領域は、このチャネル領域と接触している電極と酸化物半導体膜の低抵抗領域を導通させるショート位置として機能する。
これにより、ソース電極側またはドレイン電極側の、一方のチャネル領域では、上記ショート領域を有していることで導体と同様に機能し、総チャネル長は、他方のチャネル長のみの長さとなる。したがって、従来よりもチャネルの長さを短縮してオン電流を倍増することができる。
また、図８を用いて説明した従来例３のように、電極をエッチストップ層と重ならない状態とする必要がないので、素子面積が大きくなることを防止することができる。

本発明の実施形態に係る薄膜トランジスタの断面構造を示すものである（図２（ｂ）のＡ−Ａ線断面図）。 図１に示す薄膜トランジスタ（ソース電極側のみが低抵抗化構造）の各層の平面視における位置関係を示す図（ａ）、および平面視におけるショート位置を示す図（ｂ）を表すものである。 比較例１に係る薄膜トランジスタ（ソース電極側およびドレイン電極側が低抵抗化構造）の各層の平面視における位置関係を示す図（ａ）、および平面視におけるショート位置を示す図（ｂ）を表すものである。 比較例２に係る薄膜トランジスタ（ソース電極側およびドレイン電極側がともに低抵抗化構造とされていない）の各層の平面視における位置関係を示す図（ａ）、および平面視におけるショート位置を示す図（ｂ）を表すものである。 本発明の実施例および比較例１、２により作製したＴＦＴサンプルのドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性のグラフを示すものである。 従来例１に係る薄膜トランジスタの断面構造を示すものである。 従来例２に係る薄膜トランジスタの断面構造を示すものである。 従来例３に係る薄膜トランジスタの断面構造を示すものである。

以下、本発明の実施形態に係る薄膜トランジスタを図面を参照しながら説明する。

＜実施形態＞
以下、実施形態に係る薄膜トランジスタについて図１を参照しながら詳しく説明する。なお、図１は図２（ｂ）中のＡ-Ａ線断面図を示すものである。
実施形態に係る薄膜トランジスタは、図１に示すように、基板１１上にゲート電極１２、ゲート絶縁膜１３、酸化物半導体膜１４、ＳｉＮｘをより少なく含むエッチストップ層２（１５Ｂ）、ＳｉＮｘをより多く含むエッチストップ層１（１５Ａ）、ソース/ドレイン電極部（ソース電極１６とドレイン電極１７を含む）および保護膜（図示せず）をこの順に積層したものである。なお、酸化物半導体膜１４においては、ソース/ドレイン電極部を構成する、ソース電極１６とドレイン電極１７に対して図中下方に隣接する電極部隣接領域１４Ｃ１、１４Ｃ２と、これら電極部隣接領域１４Ｃ１、１４Ｃ２の両領域間において、ソース電極１６側の電極部隣接領域１４Ｃ１に接するチャネル領域１（１４Ａ１）と、ドレイン電極１７側の電極部隣接領域１４Ｃ２に接するチャネル領域２（１４Ａ２）と、チャネル領域１（１４Ａ１）およびチャネル領域２（１４Ａ２）の間に配された、これら２つのチャネル領域１、２（１４Ａ１、１４Ａ２）の各々の抵抗率よりも低い抵抗率を有する低抵抗領域１４Ｂが形成されている。また、ソース電極１６側のチャネル領域１（１４Ａ１）の、図１紙面奥行き方向の両端部は低抵抗化されており、低抵抗領域１４Ｂの抵抗率に相当する値とされている。
チャネル領域１（１４Ａ１）の一部の位置が、低抵抗化されたショート位置２０とされている構成は本実施形態のポイントとされており、その詳しい構成および作用効果については後述する。

以下、実施形態に係る薄膜トランジスタの各層（膜、電極）１１〜１７について、図１を用いてさらに詳細に説明する。同時に、薄膜トランジスタの製造方法を説明する。
まず、基板１１上にゲート電極１２およびゲート絶縁膜１３をこの順に形成する。これらの形成方法は種々の周知の手法を採用することができる。
上記ゲート電極１２およびゲート絶縁膜１３の構成材料として種々の周知の材料を用いることができる。ゲート電極１２としては、例えば、電気抵抗率の低いＡｌやＣｕの金属、耐熱性の高いＭｏ、Ｃｒ、Ｔｉ等の高融点金属、さらには、これら金属の合金を用いることができる。また、ゲート絶縁膜１３としては、シリコン酸化膜、シリコン窒化膜、さらにはシリコン酸窒化膜等が代表的に例示される。
その他に、Ａｌ₂Ｏ₃やＹ₂Ｏ₃等の酸化物や、これらを積層したものを用いることもできる。

次に、ゲート絶縁膜１３上に、酸化物半導体膜１４を形成する。
上記酸化物半導体膜１４は、種々の組成のものを採用することが可能であるが、ここでは、金属元素としてＩｎ、Ｇａ、ＳｎとＯで構成される酸化物からなる場合を例に挙げる。すなわち、上記Ｉｎ、ＧａおよびＳｎの原子数の合計に対する各金属元素の原子数の比が下記式（１）〜（３）を全て満足するものであることが好ましい。なお、下記式（１）〜（３）において、Ｉｎ、Ｇａ、Ｓｎは、各々、Ｉｎ、Ｇａ、Ｓｎの原子数を表す。
０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（１）
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０ ・・・（２）
０．２５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５ ・・・（３）

酸化物半導体膜１４の膜厚としては、下限値として、好ましくは１０ｎｍ以上、より好ましくは２０ｎｍ以上であり、上限値として、好ましくは２００ｎｍ以下、より好ましくは１００ｎｍ以下である。
酸化物半導体膜１４は、スパッタリング法にてスパッタリングターゲットを用いて、例えばＤＣスパッタリング法またはＲＦスパッタリング法により、成膜することが好ましい。

成膜時の基板１１の温度は、室温〜２００℃の範囲内に制御することが推奨される。さらに、酸化物半導体膜１４中の欠陥量は、成膜後の熱処理条件によっても影響を受けるため、適切に制御することが好ましい。
成膜後の熱処理条件は、例えば、大気雰囲気下にて、２５０〜４００℃で１０分〜３時間行うことが好ましい。上記熱処理として、例えば、後述するプレアニール処理（酸化物半導体膜１４をウェットエッチングした後のパターニング直後に行われる熱処理）が挙げられる。

酸化物半導体膜１４を形成した後、ウェットエッチングによりパターニングを行う。パターニングの直後には、酸化物半導体膜１４の膜質改善のために熱処理（プレアニール）を行うことが好ましく、これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上する。プレアニールとして、例えば、水蒸気雰囲気または大気雰囲気にて、３５０〜４００℃で３０〜６０分行うことが好ましい。

この後、酸化物半導体膜１４上に、エッチストップ層１、２（１５Ａ、１５Ｂ）を形成する。
エッチストップ層１、２（１５Ａ、１５Ｂ）の形成方法は特に限定されず、従来より周知の手法を用いることができる。
また、本実施形態に係るＴＦＴでは、特に、エッチストップ層１（１５Ａ）が構成材料としてＳｉＮｘを含むことが重要である。ＳｉＮｘを含むエッチストップ層１（１５Ａ）を用いることによって、酸化物半導体膜１４への水素拡散による低抵抗領域の形成を効率良く行うことができる。エッチストップ層１（１５Ａ）としては、ＳｉＮｘ膜を有する限り、ＳｉＮｘ膜以外の任意の膜を積層してもよい。例えば、ＳｉＮｘ膜のみを単層で用いてもよく、複数のＳｉＮｘ膜を積層して用いてもよい。また、ＳｉＮｘ膜とＳｉＯｘＮｙ膜、ＳｉＯｘ膜、Ａｌ₂Ｏ₃膜、Ｔａ₂Ｏ₅などの膜の少なくとも一つの膜を積層してもよく、例えば、図１に示すように積層膜にして上層のエッチストップ層１（１５Ａ）をＳｉＮｘ膜、下層のエッチストップ層２（１５Ｂ）をＳｉＯｘ膜とした積層膜を用いてもよい。

エッチストップ層１（１５Ａ）におけるＳｉＮｘ膜の膜厚は５０〜２５０ｎｍであることが好ましく、１００〜２００ｎｍであることがより好ましい。なお、ＳｉＮｘ膜が複数層積層されたエッチストップ層の場合、上記ＳｉＮｘ膜の膜厚は、全てのＳｉＮｘ膜の膜厚の合計を意味する。

次いで、エッチストップ層１（１５Ａ）およびエッチストップ層２（１５Ｂ）を所望の形状に加工する。例えば、フォトリソグラフィによりパターニングおよびドライエッチングを行うことによって加工することができる。
この後、ソース/ドレイン電極部（ソース電極１６、ドレイン電極１７）を形成する。このソース/ドレイン電極部の構成材料としては特に限定されず、従来より周知のものを用いることができる。例えば、ゲート電極１２と同様にＡｌ、ＭｏあるいはＣｕ等の金属または合金を用いてもよい。

ソース/ドレイン電極部（ソース電極１６、ドレイン電極１７）の構成材料としては特に限定されず、従来より周知のものを用いることができる。例えば、ゲート電極１２と同様にＡｌ、ＭｏあるいはＣｕ等の金属または合金を用いてもよい。
ソース/ドレイン電極部の形成手法としては、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、フォトリソグラフィによりパターニングし、ウェットエッチングを行って電極を形成する。また、図示されない保護膜（通常、ソース/ドレイン電極部上に積層膜の保護のために形成される）の形成前に、酸化物表面のダメージ回復のため、必要に応じて熱処理（２００℃〜３００℃）やＮ₂Ｏプラズマ処理を施してもよい。

ソース/ドレイン電極部の形成後、２００℃以上の温度でポストアニールを行う。ポストアニールを施すことで、上記エッチストップ層１（１５Ａ）のＳｉＮｘに含有される水素が、上記エッチストップ層１（１５Ａ）の下方の酸化物半導体膜１４の領域に拡散されて浅い不純物準位が形成されることから抵抗率が低下する。
エッチストップ層１（１５Ａ）からの水素拡散は酸化物半導体膜１４の直下方向だけでなく放射状になされるため、エッチストップ層１（１５Ａ）中央部下方の酸化物半導体膜１４の領域からエッチストップ層１（１５Ａ）の両端部下方の酸化物半導体膜１４の領域に向かって徐々に水素拡散量が減少する。この結果、エッチストップ層１（１５Ａ）の端部下方では中央部下方に比べて水素の拡散量が少なく低抵抗化されない領域（チャネル領域１、２（１４Ａ１、１４Ａ２））が存在する。

さらに、図１に示すようにエッチストップ層１（１５Ａ）が上凸の台形状になっている場合、エッチストップ層１（１５Ａ）の両端部の、膜厚が薄い領域の直下の酸化物半導体膜１４の領域では水素拡散量が減少する。さらに、本実施形態のようにエッチストップ層２（１５Ｂ）にＳｉＯｘが存在している場合、エッチストップ層２（１５Ｂ）の端部では、上部にエッチストップ層１（１５Ａ）からのＳｉＮｘが含まれない領域が存在し、これにより水素拡散量が小さくなる酸化物半導体膜１４の領域（チャネル領域１、２（１４Ａ１、１４Ａ２））が存在する。

これらのことから図１に示すように、酸化物半導体膜１４のソース電極１６に隣接する電極部隣接領域１４Ｃ１とドレイン電極１７に隣接する電極部隣接領域１４Ｃ２との領域間において、低抵抗化された低抵抗領域１４Ｂが形成され、この低抵抗領域１４Ｂの外側に、チャネル領域１（１４Ａ１）（電極部隣接領域１４Ｃ１に接する）と、チャネル領域２（１４Ａ２）（電極部隣接領域１４Ｃ２に接する）が形成される。

ところで、図７に示す従来例２においては、チャネル長さ方向の総チャネル長は、チャネル領域１（２１４Ａ１）とチャネル領域２（２１４Ａ２）を加えた長さになるが、チャネル長さ方向の総チャネル長を短くしチャネル領域の抵抗値を低下させて、さらに高いオン電流を得ることを可能とするため、本実施形態においては、ソース電極１６側のチャネル領域１（１４Ａ１）の一部の位置を、その他の位置よりも低抵抗で、ソース電極１６と低抵抗領域１４Ｂを導通させるショート位置２０としている。これにより、このＴＦＴの総チャネル長は実質的にチャネル領域２（１４Ａ２）のチャネル長さ分となり、チャネル領域の抵抗値を従来例２の約１/２に減少させることができ、オン電流を約２倍に増加させることができる。

図２（ａ）に示すように、本実施形態のＴＦＴを平面視すると酸化物半導体膜１４、ＥＳ層（エッチストップ層１/エッチストップ層２；以下同じ）１５Ａ、Ｂ、ソース電極１６およびドレイン電極１７が一部の領域において直接当接するように配されている。この一部の領域は矩形状の接触領域（ＥＳ層が設けられていない領域）１８と称され、ＥＳ層１５Ａ、Ｂの一部が、エッチング処理等により取り除かれ、透孔が形成されたことにより、この透孔を通してソース電極１６とドレイン電極１７が各々酸化物半導体膜１４と接触し得るように構成されている。

この接触領域１８は図２（ａ）に示すようにソース電極１６側、ドレイン電極１７側のいずれも、図中上下方向に長い短冊状の矩形をなすように構成されている。
ところで、図２（ｂ）に示すように、ソース電極１６側の接触領域１８は、前述したように、エッチストップ層１（１５Ａ）およびエッチストップ層２（１５Ｂ）に穿設された透孔（または切欠き）を介してソース電極１６が侵入し、酸化物半導体膜１４に接触するようになっており、これにより矩形状の接触領域１８の各辺（４辺）において、各々ＥＳ層（エッチストップ層１/エッチストップ層２）１５Ａ、Ｂと接触するＥＳ層当接領域１９Ａ１〜Ａ４が形成されている。

このように、接触領域１８の各辺に隣接するＥＳ層当接領域１９Ａ１〜Ａ４においては、前述したようにエッチストップ層２（１５Ｂ）から水素が拡散流入される。各辺の中間領域では、この水素の拡散量は大きくはないが、隣接する２つの辺が合わさる角部（頂点）近傍においては、２つのＥＳ層当接領域１９Ａ１〜Ａ４からの水素の拡散効果が相俟って低抵抗化領域が形成される。すなわち、図２（ｂ）において、２つのＥＳ層当接領域１９Ａ１〜Ａ４が合わさる接触領域１８の各角部近傍（黒四角のマークで表されている）は、いずれも導体化されたショート位置２０とされている。

一方、図２（ａ）に示すように、ドレイン電極１７側の接触領域１８も、上述したように図中上下方向に長い短冊状の矩形をなすように構成されている。しかしながら、ドレイン電極１７側の接触領域１８は、図２（ｂ）に示すように、エッチストップ層（ＥＳ層）１５Ａ、Ｂが配された矩形領域の外側に配置されており、矩形状の接触領域１８の１辺においてのみ接触する。
前述したようにエッチストップ層１（１５Ａ）およびエッチストップ層２（１５Ｂ）に形成された切欠き部分を介してドレイン電極１７が酸化物半導体膜１４に接触するようになっている。すなわち、矩形状の接触領域１８の１辺においてのみ、エッチストップ層（ＥＳ層）１５Ａ、Ｂと接触するＥＳ層当接領域１９Ｂが形成される。ＥＳ層当接領域１９Ｂは接触領域１８の１辺にしか形成されていないので、ショート位置２０は形成されない。

したがって、チャネル領域２（１４Ａ２）はショート位置２０を有していないので、チャネル領域２（１４Ａ２）はいずれの位置においても導体化されない。
これにより、本実施形態においては、チャネル領域１（１４Ａ１）のみを実質的に導体化することができ、総チャンネル長はチャネル領域２（１４Ａ２）の長さ分となり、チャネル領域の抵抗値を約１/２とすることができるので、素子の小型化を維持しつつドレイン電流を約２倍に増加することができる。

なお、上記チャネル領域１（１４Ａ１）およびチャネル領域２（１４Ａ２）のチャネル長さ方向の長さは、エッチストップ層１（１５Ａ）のＳｉＮｘとエッチストップ層２（１５Ｂ）のＳｉＯｘの成膜条件および膜厚、エッチストップ層１、２（１５Ａ、１５Ｂ）の形状、ソース/ドレイン電極部の成膜条件および膜厚等によって変化する。これらを制御することによってチャネル領域１（１４Ａ１）およびチャネル領域２（１４Ａ２）のチャネル長さ方向の長さを制御することが可能である。

また、ポストアニールの熱処理温度の下限は２００℃とすることが好ましく、２３０℃とすることがより好ましい。ただし、熱処理温度が高過ぎると、チャネル領域１（１４Ａ１）およびチャネル領域２（１４Ａ２）の抵抗も低減され、オフ電流が上昇してしまうため、上限は３００℃とすることが好ましく、２８０℃とすることがより好ましい。
最適なポストアニール温度は酸化物半導体膜１４、エッチストップ層１、２（１５Ａ、１５Ｂ）、保護膜の膜厚や成膜条件に依存することから、これらの値を勘案して適宜設定することが肝要である。さらに上記ポストアニールでは、処理時間を、例えば、３０〜９０分の範囲内に制御することが好ましい。なお、雰囲気は特に限定されず、例えば、窒素雰囲気、大気雰囲気などが挙げられる。

上記オン電流増加の作用効果を良好なものとするためには上記低抵抗領域１４Ｂの抵抗率は１.８Ω・ｃｍ未満、さらに好ましくは０．１Ω・ｃｍ以下にする。
ただし、低抵抗領域１４Ｂの適切な抵抗率は、Ｌｓ、Ｌｇ、Ｌｄの各長さ、酸化物半導体膜１４の膜厚、ゲート絶縁膜１３の膜厚と容量、ＴＦＴを駆動するために印加するドレイン電圧やゲート電圧等の各条件によって変化することから、これらの値を勘案して適宜設定することが肝要である。
なお、上記実施形態においては、ソース電極１６側のチャネル領域１（１４Ａ１）のみに、ショート位置２０を設けるようにしているが、これとは逆に、ドレイン電極１７側のチャネル領域２（１４Ａ２）のみに、ショート位置２０を設けるようにしてもよい。

このようにして得られた本実施形態のＴＦＴは、いずれのチャネル領域１、２（１４Ａ１、１４Ａ２）にも、上記ショート位置２０を有さないＴＦＴと比較してチャネル長を短くすることができ、高いオン電流を得ることができる。

以下、上述した実施形態に係る実施例と、この実施例とは構成が異なる比較例１、２とを比較することにより本実施形態に係るＴＦＴの検証を行う。
（概要）
図１に示すような層構成を有するＴＦＴをベースとし、各々下記手法を用いることにより、実施例のサンプルおよび比較例１、２のサンプルを作製した。

（実施例サンプル）
図１に示す層構成をなし、ＴＦＴを電極１６、１７側から見た場合に、各層の重なり合いが図２（ａ）、（ｂ）に示すように構成された実施例のサンプルを作製した。
（比較例１サンプル）
実施例サンプルと同様の層構成をなし、ＴＦＴを電極４１６、４１７側から見た場合に、各層の重なり合いが図３（ａ）、（ｂ）に示すように構成された比較例１のサンプルを作製した。
なお、図３（ａ）、（ｂ）の符号は、図２（ａ）、（ｂ）の対応する部分の符号に各々４００を加えて示したものである。
（比較例２サンプル）
実施例サンプルと同様の層構成をなし、ＴＦＴを電極５１６、５１７側から見た場合に、各層の重なり合いが図４（ａ）、（ｂ）に示すように構成された比較例２のサンプルを作製した。
なお、図４（ａ）、（ｂ）の符号は、図２（ａ）、（ｂ）の対応する部分の符号に各々５００を加えて示したものである。

図５に、実施例、比較例１および比較例２におけるドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性を示す。
比較例１のサンプルにおいては、ソース電極４１６およびドレイン電極４１７が、チャネル領域１（４１４Ａ１）とチャネル領域２（４１４Ａ２）の各ショート位置２０を介して低抵抗領域とショートすることから、図５の一点鎖線の曲線で示すように、スイッチング特性が得られなかった。
また、比較例２のサンプルにおいては、スイッチング特性は得られたが、図５の点線の曲線で示すようにドレイン電流は必ずしも大きくなく、改善が必要な結果となった。
一方、本実施例のサンプルにおいてはスイッチング特性が得られ、図５の実線の曲線で示すように、比較例２のサンプルに比して、ドレイン電流を大幅に増加させることができた。

本発明の薄膜トランジスタとしては、上記実施形態に記載したものに限られるものではなく、その他の種々の態様の変更が可能である。
例えば、上記実施形態における各層の間にその他の層を挟むように構成することも可能である。
また、上記実施形態においては、製造の容易性から、接触領域１８が矩形をなすように構成しているが、矩形以外の４角形、６角形や８角形等の多角形とすることも可能であり、製造の容易性やコスト等の面を勘案して適宜設定することが可能である。

前述したように本実施形態においては、上方のエッチストップ層１（１５Ａ）がＳｉＮｘにより構成され、下方のエッチストップ層２（１５Ｂ）がＳｉＯｘにより構成されているが、本発明の薄膜トランジスタとしては、上方のエッチストップ層１（１５Ａ）のＳｉＮｘ含有率（量）が、下方のエッチストップ層２（１５Ｂ）のＳｉＮｘ含有率（量）に比べて多い構成とされていればよい。
また、下方のエッチストップ層２（１５Ｂ）は、上方のエッチストップ層１（１５Ａ）からの水素の拡散が放射状になされ、酸化物半導体膜１４領域の中央部において多く、酸化物半導体膜１４領域の両端部において少なくなる分布となるように、エッチストップ層１（１５Ａ）と酸化物半導体膜１４領域の距離をある程度稼ぐために設けられている、と考えられる。したがって、このような観点からも、酸化物半導体膜１４領域の厚みを調整するとよい。

１１、１１１、２１１、３１１ 基板
１２、１１２、２１２、３１２ ゲート電極
１３、１１３、２１３、３１３ ゲート絶縁膜
１４、１１４、２１４、３１４、４１４、５１４ 酸化物半導体膜
１４Ａ１、１４Ａ２、１１４Ａ１、１１４Ａ２、２１４Ａ１、２１４Ａ２、３１４Ａ、４１４Ａ１、４１４Ａ２、５１４Ａ１、５１４Ａ２ チャネル領域
１４Ｂ、２１４Ｂ、３１４Ｂ 低抵抗領域
１４Ｃ１、１４Ｃ２、２１４Ｃ１、２１４Ｃ２、３１４Ｃ１、３１４Ｃ２ 電極部隣接領域
１５Ａ、１５Ｂ、１１５、２１５Ａ、２１５Ｂ、３１５Ａ、３１５Ｂ、４１５Ａ、４１５Ｂ、５１５Ａ、５１５Ｂ エッチストップ層
１６、１１６、２１６、３１６、４１６、５１６ ソース電極
１７、１１７、２１７、３１７、４１７、５１７ ドレイン電極
１８、４１８、５１８ 接触領域
１９Ａ１〜Ａ４、１９Ｂ、４１９Ａ１〜Ａ４、４１９Ｂ１〜Ｂ４、５１９Ａ、５１９Ｂ ＥＳ層当接領域
２０、４２０ ショート位置

Claims (5)

1. 基板上にゲート電極、ゲート絶縁膜、酸化物半導体膜、該酸化物半導体膜を保護するエッチストップ層、およびソース電極とドレイン電極を有するソース/ドレイン電極部を、この順に積層してなる薄膜トランジスタであって、
   前記エッチストップ層が構成材料としてＳｉＮｘを含み、
   前記酸化物半導体膜は、前記ソース電極と前記ドレイン電極に接する電極部隣接領域を各々有し、
   前記酸化物半導体膜は、前記ソース電極側で前記電極部隣接領域に接する第１のチャネル領域と、前記ドレイン電極側で前記電極部隣接領域に接する第２のチャネル領域とを有し、
   前記酸化物半導体膜はさらに、前記第１のチャネル領域と前記第２のチャネル領域の間に配され、これら２つのチャネル領域の各々の電気抵抗率よりも低い電気抵抗率を有する低抵抗領域を有し、
   前記ソース電極および前記ドレイン電極の一方と、前記酸化物半導体膜が、前記エッチストップ層の非形成部分において互いに当接する、多角形をなす接触領域を備え、この接触領域を構成する多角形の少なくとも１つの頂点を挟む２つの辺が前記エッチストップ層と接触するように構成されていることを特徴とする薄膜トランジスタ。
2. 前記多角形が矩形であることを特徴とする請求項１に記載の薄膜トランジスタ。
3. 前記エッチストップ層は、前記ＳｉＮｘの含有量が所定の基準値以上である第１のエッチストップ層と、該ＳｉＮｘの含有量が該所定の基準値未満である第２のエッチストップ層からなり、該第２のエッチストップ層および該第１のエッチストップ層の順に、前記酸化物半導体膜上に、積層されてなることを特徴とする請求項１または２に記載の薄膜トランジスタ。
4. 前記第１のエッチストップ層は、水素の含有量が特定の基準値以上であり、前記第２のエッチストップ層は、水素の含有量が該特定の基準値未満であることを特徴とする請求項３に記載の薄膜トランジスタ。
5. 前記基板の面と平行であって、前記ソース電極と前記ドレイン電極に挟まれた長さが、前記第１のエッチストップ層よりも前記第２のエッチストップ層の方が長く設定されていることを特徴とする請求項３または４に記載の薄膜トランジスタ。
   

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