JP7060365B2 - 薄膜デバイス - Google Patents
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Description
のに必要なゲート電圧が小さく、(4)しきい値電圧、即ち、ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧が時間的に変化せずに安定であること、等が要求される。
ここで、オン電流を増加させるためには、電界効果移動度(以下、単に移動度と称する場合がある。)が高いこと、チャネル長が短いこと等が要求される。
また、TFT構造としては、図14に示すように基板611上にゲート電極612、ゲート絶縁膜613、酸化物半導体膜614、酸化物半導体膜614を保護するエッチストップ層615、ソース/ドレイン電極部(616、617)をこの順序で形成するエッチ
ストップ構造が用いられる(特許文献1、2を参照)。
しかしながら、エッチストップ構造の場合、チャネル長は、図14に示すようにソース電極616と酸化物半導体614が接触する位置から、ドレイン電極617と酸化物半導体614が接触する位置までの最短の距離(Lsd)であり、エッチストップ層615におけるソース電極616の領域のチャネル長方向の長さLsと、エッチストップ層615におけるドレイン電極領域のチャネル長方向の長さLdと、ソース電極616とドレイン電極617の間隔Lgの和で示される。
本発明は上記事情に鑑みてなされたもので、エッチストップ構造のTFTにおいて、従来技術よりもチャネルの長さを短縮することができ、オン電流の増加を図ることが可能な薄膜デバイスを提供することを目的とするものである。
基板上にゲート電極、ゲート絶縁膜、酸化物半導体膜、該酸化物半導体膜を保護するためのエッチストップ層、ソース/ドレイン電極部、および該酸化物半導体膜中でドナーまたはアクセプタとなり得る原子または分子を含むコート層を、この順に積層してなる薄膜トランジスタであって、
前記酸化物半導体膜の領域において、前記コート層側を上方向としたときに、前記ソース/ドレイン電極部と上下方向に重ならない領域が、前記ソース/ドレイン電極部と上下方向に重なる領域よりも、抵抗率の低い低抵抗領域として構成されている薄膜トランジスタを備えた薄膜デバイスであって、
前記ゲート電極が、前記ソース/ドレイン電極部を構成するソース電極側とドレイン電極側の2つの領域に各々対応するように分割され、
前記分割されたゲート電極の一方と、前記ソース電極と、上下方向に該ソース電極と重ならず、前記エッチストップ層と重なる前記酸化物半導体膜の領域とを含んで構成された第1の薄膜トランジスタ、および前記分割されたゲート電極の他方と、前記ドレイン電極と、上下方向に該ドレイン電極と重ならず、前記エッチストップ層と重なる前記酸化物半導体膜の領域とを含んで構成された第2の薄膜トランジスタとを、備えたことを特徴とするものである。
ここで、ソース/ドレイン電極部とは、ソース電極およびドレイン電極の他、これら、ソース電極やドレイン電極に付設され、ソース電極やドレイン電極とは異なる材料により構成される付設部材をも含む趣旨である。なお、付設部材の構成材料としては、コート層からのドナー等の拡散を阻止し得る材料であることが要求される。
また、前記酸化物半導体膜中でドナーまたはアクセプタとなり得る原子または分子は水素とすることが可能である。
また、前記ソース/ドレイン電極部を構成する、ソース電極とドレイン電極のいずれか
一方と前記エッチストップ層が上下方向に重ならない構成とすることができる。
々と前記エッチストップ層が上下方向に重なるように構成することも可能である。
また、前記酸化物半導体膜は、少なくともIn、Ga、Sn、およびOを含むことが好ましい。
0.30≦In/(In+Ga+Sn)≦0.50 ・・・(1)
0.20≦Ga/(In+Ga+Sn)≦0.30 ・・・(2)
0.25≦Sn/(In+Ga+Sn)≦0.45 ・・・(3)
また、前記低抵抗領域の抵抗率が、前記ソース/ドレイン電極部と上下方向に重なる領域の抵抗率の1/100以下であることが好ましい。
また、前記酸化物半導体膜が、前記ソース/ドレイン電極部を構成する前記ソース電極側と前記ドレイン電極側の2つの領域に各々対応するように分割されたことが好ましい。
また、本発明の薄膜デバイスは、基板上にゲート電極、ゲート絶縁膜、酸化物半導体膜、該酸化物半導体膜を保護するためのエッチストップ層、ソース/ドレイン電極部、および該酸化物半導体膜中でドナーまたはアクセプタとなり得る原子または分子を含むコート層を、この順に積層してなる薄膜トランジスタであって、
前記酸化物半導体膜の領域において、前記コート層側を上方向としたときに、前記ソース/ドレイン電極部と上下方向に重ならない領域が、前記ソース/ドレイン電極部と上下方向に重なる領域よりも、抵抗率の低い低抵抗領域として構成されている薄膜トランジスタが2つ接続されてなり、一方の該薄膜トランジスタのゲート電極が2つに分割され、かつ他方の該薄膜トランジスタのゲート電極が分割されず、この分割されていない該ゲート電極がドレイン電極と接続された構成とされて、NAND素子として機能し得る構成とされていることを特徴とするものである。
すなわち、本発明の概念的な作用としては、ドナー等を多く含むコート層を上層に形成し、このコート層からドナー等を拡散させ、ソース/ドレイン電極部によってこの拡散が阻止されない領域は、この拡散がエッチストップ層を介して酸化物半導体膜まで進む。酸化物半導体膜内にドナー等が侵入すると、ドナー等が侵入した酸化物半導体膜の領域は、キャリア密度が大幅に上昇し、導体となり得る。
一方、ソース/ドレイン電極部によって上記ドナー等の拡散が阻止されて、このドナー等が内部に侵入しなかった酸化物半導体膜内の領域は、従来通りチャネル層として機能する。
れず、チャネル領域が形成されない構成とすれば、チャネル長は上記の半分となるのでDaとなり、さらに短縮される。
これにより、チャネルの長さを大幅に短縮することができ、オン電流の増加を図ることが可能となる。
なお、以下では5つの実施形態について説明するが、各実施形態間で重複する説明も多いことから、実施形態1の部材に付した番号を基準とし、その部材と対応する部材については、実施形態1の部材に付した番号に対し、実施形態2の部材には100を加えて表し、実施形態3の部材には200を加えて表し、実施形態4Aの部材には300を加えて表し、実施形態4Bの部材には400を加えて表し、実施形態5の部材には500を加えて表し、実施形態2以降の部材について、共通する説明は適宜省略する。
以下、実施形態1に係る薄膜トランジスタについて図1(図1(a)、(b)を併せて図1と称する場合がある)を参照しながら詳しく説明する。
実施形態1に係る薄膜トランジスタは、図1(a)に示すように、基板11上にゲート電極12、ゲート絶縁膜13、酸化物半導体膜14、エッチストップ層15、ソース/ド
レイン電極部(ソース電極16とドレイン電極17を含む)、保護膜18をこの順に積層したものである。なお、酸化物半導体膜14において、ソース/ドレイン電極部(ソース
電極16とドレイン電極17)と上下方向に重なる領域がチャネル領域14Aとして形成され、また、ソース/ドレイン電極部(ソース電極16とドレイン電極17)と上下方向
に重ならない領域が低抵抗領域14Bとして形成されている。
上記ゲート電極12およびゲート絶縁膜13の構成材料として種々の周知の材料を用いることができる。ゲート電極12としては、例えば、電気抵抗率の低いAlやCuの金属、耐熱性の高いMo、Cr、Ti等の高融点金属、さらには、これら金属の合金を用いることができる。また、ゲート絶縁膜13としては、シリコン酸化膜、シリコン窒化膜、さらにはシリコン酸窒化膜等が代表的に例示される。
その他に、Al2O3やY2O3等の酸化物や、これらを積層したものを用いることもできる。
0.30≦In/(In+Ga+Sn)≦0.50 ・・・(1)
0.20≦Ga/(In+Ga+Sn)≦0.30 ・・・(2)
0.25≦Sn/(In+Ga+Sn)≦0.45 ・・・(3)
以下、上記式(1)で表される、酸素Oを除くIn、GaおよびSnの原子数合計に対するInの含有原子数(原子%)をIn原子数比と称する場合がある。同様に、上記式(2)で表される、酸素Oを除くIn、GaおよびSnの原子数合計に対するGaの含有原子数(原子%)をGa原子数比と称する場合がある。同様に、上記式(3)で表される、酸素Oを除く全金属元素であるIn、GaおよびSnの原子数の合計に対するSnの含有原子数(原子%)をSn原子数比と称する場合がある。
Inは電気伝導性の向上に寄与する元素である。上記式(1)で示すIn原子数比が大きくなるほど、即ち、In、GaおよびSnの金属元素の合計原子数に占めるInの原子数の割合が多くなるほど、酸化物半導体膜14の導電性が増加するため電界効果移動度は増加する。
Gaは、酸素欠損の低減およびキャリア密度の制御に寄与し得る元素である。上記式(2)に示すGa原子数比が大きいほど、酸化物半導体膜14の電気的安定性が向上し、キャリアの過剰発生を抑制する効果が良好なものとなる。上記効果を奏するためには、Ga原子数比を0.20以上とすることが必要である。上記Ga原子数比は、好ましくは0.22以上、より好ましくは0.25以上である。ただし、Ga原子数比が大き過ぎると、酸化物半導体膜14の導電性が低下して電界効果移動度が低下しやすくなるので、Ga原子数比は、0.30以下とする。さらに好ましくは0.28以下とする。
Snは酸エッチング耐性の向上に寄与し得る元素である。上記式(3)で示すSn原子数比が大きいほど、酸化物半導体膜14における無機酸エッチング液に対する耐性は向上する。上記作用効果を良好なものとするためには、Sn原子数比は0.25以上とする必要がある。Sn原子数比は、好ましくは0.30以上、より好ましくは0.31以上、さらに好ましくは0.35以上である。一方、Sn原子数比が大きくなり過ぎると、酸化物半導体膜14の電界効果移動度が低下すると共に、酸エッチング液に対する耐性が必要以上に高まり、酸化物半導体膜14自体の加工が困難になる。よってSn原子数比は0.45以下とする。Sn原子数比は、好ましくは0.40以下、より好ましくは0.38以下である。
また、エッチストップ層の構成材料の種類としては、従来より周知の種々の材料を用いることができる。例えば構成材料としてはSiOx等を用いることができる。
の構成材料としては特に限定されず、従来より周知のものを用いることができる。例えば、ゲート電極12と同様にAl、MoあるいはCu等の金属または合金を用いてもよい。
ただし、低抵抗領域14Bの適切な抵抗率は、Ls、Lg、Ldの各長さ、酸化物半導体膜14の膜厚、ゲート絶縁膜13の膜厚と容量、TFTを駆動するために印加するドレイン電圧やゲート電圧等の各条件によって変化することから、適宜設定すればよい。
以下、実施形態1に係る薄膜トランジスタの製造方法について説明する。
まず、基板11上にゲート電極12およびゲート絶縁膜13をこの順に形成する。これらの形成方法は種々の周知の手法を採用することができる。
酸化物半導体膜14は、スパッタリング法にてスパッタリングターゲットを用いて、例えばDCスパッタリング法またはRFスパッタリング法により、成膜することが好ましい。
スパッタリング法に用いられるターゲットとして、前述したIn、Ga、SnおよびOの元素を含み、所望の酸化物と同一組成のターゲットを用いることが好ましく、これにより、組成ズレが少なく、所望の成分組成の薄膜を形成することができる。
組成比率としては、In、GaおよびSnの原子数の合計に対する各金属元素の原子数が上記式(1)~(3)を満たすターゲットを用いることが推奨される。
あるいは、組成の異なる2つのターゲットを同時放電するコンビナトリアルスパッタ法を用いて成膜してもよい。例えばIn2O3、Ga2O3、SnO2等、In、Ga、および
Snの各元素の酸化物ターゲット、または上記元素の2種以上を含む混合物の酸化物ターゲットを用いることもできる。上記金属元素を含む純金属ターゲットや合金ターゲットを、単数または複数用い、雰囲気ガスとして酸素を供給しながら成膜する手法も可能である。
上記ターゲットを用いてスパッタリング法で成膜する場合、前述した成膜時のガス圧の他に、酸素の分圧、ターゲットへの投入パワー、基板11の温度、ターゲットと基板11との距離であるT-S間距離等を適切に制御することが好ましい。
具体的には、例えば、下記スパッタリング条件で成膜することが好ましい。
酸素添加量は、半導体として動作を示すよう、上記酸化物半導体膜14のキャリア密度が1×1015 ~1017 /cm3の範囲内となるようにすることが好ましい。
最適な酸素添加量はスパッタリング装置、ターゲットの組成、薄膜トランジスタ作製プロセス等に応じて、適切に制御する。
ることが推奨される。ただし、成膜時のパワー密度が高すぎると酸化物ターゲットに割れや欠けが生じて破損することがあるため、上限は50W/cm2程度である。
酸化物半導体膜14は、In、Ga、SnおよびOで構成される酸化物に限定されず、上記酸化物に他の元素を添加したり、他の金属に替えた酸化物半導体膜14を用いてもよい。
成膜後の熱処理条件は、例えば、大気雰囲気下にて、250~400℃で10分~3時間行うことが好ましい。上記熱処理として、例えば、後述するプレアニール処理(酸化物半導体膜14をウェットエッチングした後のパターニング直後に行われる熱処理)が挙げられる。
たは大気雰囲気にて、350~400℃で30~60分行うことが好ましい。
次いで、ソース/ドレイン電極部を形成する。ソース電極16またはドレイン電極17
のいずれかの少なくとも一部はエッチストップ層15と重ならないように形状調整する。
ソース/ドレイン電極部の形成手法としては、例えばマグネトロンスパッタリング法に
よって金属薄膜を成膜した後、フォトリソグラフィによりパターニングし、ウェットエッチングを行って電極を形成する。また、後述の保護膜18の形成前に、酸化物表面のダメージ回復のため、必要に応じて熱処理(200℃~300℃)やN2Oプラズマ処理を施
してもよい。
保護膜18の形成後、200℃以上の温度でポストアニールを行う。ポストアニールを施すことで、上記保護膜18に含有される水素が、保護膜18の配設位置を上方向としたとき、上下方向に、上記ドレイン電極17が重ならない酸化物半導体14の領域に拡散されて、浅い不純物準位が形成されることから、抵抗率が低下し、導体化する。
この結果、上下方向に、上記ドレイン電極17が重ならない酸化物半導体膜14の領域に導体化された上記低抵抗領域14Bが形成される。
この結果、上下方向に、上記ドレイン電極17が重なる酸化物半導体膜14の領域は、半導体としての性質が維持される。
最適なポストアニール温度は酸化物半導体膜14、エッチストップ層15、および保護膜18の各々の膜厚や成膜条件に依存することから、これらの値を勘案して適宜設定することが肝要である。さらに上記ポストアニールでは、処理時間を例えば、30~90分の範囲内に制御することが好ましい。なお、雰囲気は特に限定されず、例えば、窒素雰囲気、大気雰囲気等を採用し得る。
以下、実施形態2に係る薄膜トランジスタについて、図2(図2(a)、(b)を併せて図2と称する場合がある)を参照しながら説明する。
実施形態2に係る薄膜トランジスタは、図2(a)に示すように、基板111上にゲート電極112、ゲート絶縁膜113、酸化物半導体膜114、エッチストップ層115、ソース/ドレイン電極部(ソース電極116とドレイン電極117を含む)、保護膜11
8をこの順に積層したものである。なお、酸化物半導体膜114において、ソース/ドレ
イン電極部のソース電極116と上下方向に重なる領域がチャネル領域1(114A1)とされ、また、ソース/ドレイン電極部のドレイン電極117と上下方向と重なる領域が
チャネル領域2(114A2)とされ、ソース/ドレイン電極部(ソース電極116とド
レイン電極117を含む)と上下方向に重ならない領域が低抵抗領域114Bとされている。なお、図2(b)は、実施形態2の等価回路図を表す。
。ただし、低抵抗領域114Bの最適な抵抗率はLs、Lg、Ldの各値、酸化物半導体膜114の膜厚、ゲート絶縁膜113の膜厚と容量、TFTを駆動するために印加するドレイン電圧やゲート電圧等の各条件によって変化することから、これらの値を勘案して適宜設定することが肝要である。
フォトリソグラフィプロセス加工において生じるエッチストップ層115とソース/ド
レイン電極部とのチャネル長方向のパターンのずれの長さをαと定義すると、実施形態1の構造では実効的なチャネル長はLd±αとなる。αは基板面内で変動するので、基板面内でTFTの特性がばらつく要因となる。また、αは作製する基板111毎に変動するために、基板111毎にTFTの特性がばらつく要因となる。
+Ldとなり、αが変動しても実効的なチャネル長のばらつきの要因とはならない。これにより、ばらつきのより小さいTFTを作製することが可能になる。
以下、実施形態3に係る薄膜トランジスタについて、図3(図3(a)、(b)を併せて図3と称する場合がある)を参照しながら説明する。
実施形態3に係る薄膜トランジスタは、図3(a)に示すように、基板211上にゲート電極1(212A)およびゲート電極2(212B)、ゲート絶縁膜213、酸化物半導体膜214、エッチストップ層215、ソース/ドレイン電極部(ソース電極216と
ドレイン電極217を含む)、保護膜218をこの順に積層したものである。なお、基板211の上部には、ソース電極216側に対応してゲート電極1(212A)が、ドレイ
ン電極217側に対応してゲート電極2(212B)が、絶縁層212C(ゲート絶縁膜213と同一材料を用いて、ゲート絶縁膜213の形成と同時に形成してもよい)により互いに分離して設けられている点において、実施形態2のものと相違している。
以下、実施形態4A、4Bに係る薄膜デバイスについて、図4、5(図4(a)、(b)を併せて図4、図5(a)、(b)を併せて図5と称する場合がある)を参照しながら説明する。
実施形態4Aに係る薄膜デバイスは、図4(a)に示すように、基板311上にゲート電極1(312A)およびゲート電極2(312B)、ゲート絶縁膜313、酸化物半導体膜314、エッチストップ層315、ソース/ドレイン電極部(ソース電極316とド
レイン電極317を含む)、保護膜318をこの順に積層したものである。なお、ゲート電極2(312B)とドレイン電極317(ゲート電極1(312A)とソース電極316に替えることは可能である)は導電部320によって電気的に接続されており、その導電部320の上方終端部にVdd電極319が形成されており、一方、低抵抗領域314Bから上方に引き出された導電部322の上方終端部にVout電極321が形成されている
(等価回路図である図4(b)を参照)。
6とドレイン電極417を含む)、保護膜418をこの順に積層したものである。なお、ゲート電極2(412B)と、低抵抗領域414Bから電気的に接続される導電部422により上方に引き出された上方終端部に設けられたVout電極421と、を導電部423
により接続するように形成する構成とされている(ゲート電極2(412B)をゲート電極1(412A)に替えることは可能である)(等価回路図である図5(b)を参照)。
また、上記TFTが実施形態4Aに示すエンハンスメント型の場合、上述したように、上記低抵抗領域414Bに電極を形成し、さらに、ドレイン電極(417)とゲート電極2(412B)を電気的に接続することで、インバータ機能を持たせた回路とすることができる。
412B)とVout電極421を電気的に接続することで、インバータ機能を持たせた回
路とすることができる。
以下、実施形態5に係る薄膜デバイスについて、図6(a)を参照しながら説明する。
実施形態5に係る薄膜デバイスは、図4に示すようなゲート電極分離型のTFT551Aと、ゲート電極512A2をドレイン電極517-2に電気的に接続したゲート電極非
分離型のTFT551Bとを直列に接続したものであって、NAND素子を構成するものである。
514B1を備えている)、エッチストップ層515-1、ソース/ドレイン電極部(ソース電極516-1とドレイン電極517-1を含む)、保護膜518-1をこの順に積層し
たものである(等価回路図である図6(b)を参照)。一方、TFT551Bは、基板511上にゲート電極512A2、ゲート絶縁膜513、酸化物半導体膜514-2(低抵
抗領域514B2を備えている)、エッチストップ層515-2、ソース/ドレイン電極部(ソース電極516-2とドレイン電極517-2を含む)、保護膜518-2をこの順に
積層したものである。
ある図6(b)を参照)。
前述したように、TFT551AとTFT551Bを直列接続することにより、3個分のTFTを構成することができ、これにより、従来のTFT2個分のスペースでNAND素子を形成することができる。
(概要)
図3に示すゲート分割型のTFT(薄膜デバイスもTFTや薄膜トランジスタと称する場合がある。:以下の記載において同じ)をベースとして、それぞれ下記手法により、実施例1~5のTFTを作製した。各部材の符号としては、図3に示す符号を用いる。
まず、ガラス製の基板(コーニング社製イーグル2000、直径100mm×厚さ0.7mm)211上に、ゲート電極212A、BとしてMo薄膜を100nm、ゲート絶縁膜213としてSiO2(膜厚200nm)を順次成膜した。ゲート電極212A、Bは
純Moのスパッタリングターゲットを使用し、DCスパッタリング法により形成した。スパッタリング条件は、成膜温度:室温、成膜パワー密度:3.8W/cm2、キャリアガ
ス:Ar、成膜時のガス圧:2mTorr(0.267Pa)、Arガス流量:20sccmと
した。また、ゲート絶縁膜213はプラズマCVD法を用い、キャリアガス:SiH4と
N2Oの混合ガス、成膜パワー密度:0.96W/cm2、成膜温度:320℃、成膜時のガス圧:133Paの条件で成膜した。
スパッタリング装置:株式会社アルバック製「CS-200」
基板温度 :室温
ガス圧 :1mTorr(0.133Pa)
キャリアガス :Ar
酸素分圧 :100×O2/(Ar+O2)=4体積%
成膜パワー密度:1.27、2.55、3.83W/cm2
使用スパッタリングターゲット:In:Ga:Sn=42.7:26.7:30.6原子%
上記の通り、酸化物半導体膜214をパターニングした後、膜質を向上させるためにプレアニールを行った。プレアニールは、大気雰囲気にて400℃で1時間行った。
およびSiH4の混合ガスを用い、プラズマCVD法で行った。成膜条件は、成膜パワー
密度:0.32W/cm2、成膜温度:230℃、成膜時のガス圧:133Paとした。
上記シリコン酸化膜の成膜後、フォトリソグラフィおよびドライエッチングによりエッチストップ層215のパターニングを行った。
次に、ソース/ドレイン電極部(ソース電極216とドレイン電極217)を形成する
ため、膜厚200nmの純Mo膜を、スパッタリング法によって上記酸化物半導体膜214の上に成膜した。上記純Mo膜の成膜条件は、投入パワー:DC300W(成膜パワー密度:3.8W/cm2)、キャリアガス:Ar、ガス圧:2mTorr(0.267Pa)、基板温度:室温とした。
部のパターニングを行った。具体的には、リン酸:硝酸:酢酸=70:2:10(質量比)の混合液からなり、液温が40℃の混酸エッチャントを用いた。
このようにしてソース/ドレイン電極部を形成した後、積層膜を保護するための保護膜
218として、膜厚100nmのSiOx膜と膜厚150nmのSiNx膜を積層させた合計膜厚が250nmの積層膜をプラズマCVD法で形成した。上記SiOx膜の形成にはSiH4、N2およびN2Oの混合ガスを用い、上記SiNx膜の形成にはSiH4、N2、NH3の混合ガスを用いた。いずれの場合も成膜条件を、成膜パワー密度:0.32W/cm2、成膜温度:150℃、成膜時のガス圧:133Paとした。
部が重ならない酸化物半導体膜214の領域に拡散されて低抵抗領域214Bが形成され、実施形態に示すように実効的にチャネル長が低抵抗領域214Bの長さLgの分だけ短くなったことに起因すると考えられる。
あるのに対して、図3に示すごとき構成を有し、270℃のポストアニール処理を施した実施例1のものにおいては、実効的にチャネル長がLs+Ld=10μmと従来の1/10程度に短縮された。チャネル長の短縮から見積もられるオン電流の増加(10倍)は実験結果の約9倍とほぼ一致した。ここで、チャネル長の短縮から見積もられるオン電流の増加よりも実験結果のオン電流の増加が低かった要因として、低抵抗領域214Bの抵抗が寄生抵抗として作用したことが考えられる。
この抵抗率の値は、270℃でポストアニールしたTFTにおいて、水素の拡散量が少なく低抵抗化されないチャネル領域1(214A1)やチャネル領域2(214A2)の抵抗率と同等と見積もられる。この抵抗率よりも低抵抗領域214Bの抵抗率が小さくならないと、オン電流が増加する作用は現れないことから、低抵抗領域214Bの抵抗率は1.5Ω・cm未満とすることが好ましい。ただし、低抵抗領域214Bの抵抗率としては、Ls、Lg、Ldの各値、酸化物半導体膜214の膜厚、ゲート絶縁膜213の膜厚と容量、TFTを駆動するために印加するドレイン電圧やゲート電圧等の各条件によって変化することから、これらの条件を勘案して適切に設定することが肝要である。
上記実施例1と同様にして、実施例2のTFTサンプルを作製した。
この実施例2に係るTFTサンプルについて、酸化物半導体膜214の抵抗率をホール効果測定により測定し、上記低抵抗領域214Bの抵抗率を見積もった。本実施例の各層の膜厚や成膜条件は上記実施例1のTFTの作製条件と同じにした。酸化物半導体膜214の成膜後に上記と同条件でプレアニールを行った。各層を成膜後、270℃のポストアニールを上記実施例1と同条件で行った。測定結果は0.012Ω・cmであり、本実施例のTFTの作製プロセスによってチャネル領域1(214A1)やチャネル領域2(214A2)の抵抗率と見積もられる値1.5Ω・cmと比較して1/100以下と充分に低減できることが明らかである。低抵抗領域214Bの抵抗率をチャネル領域1(214A1)やチャネル領域2(214A2)の抵抗率の1/100以下にしたことでオン電流を増加させることができる。
次に、本発明のTFTにおいて低抵抗領域214Bが形成されていることを、より明確に実証するために、Lsdが異なるTFTサンプル(Ls、Ldは一定)を作製し、各々のId-Vg特性を測定した。
すなわち、Lsdの値が20μm、40μm、100μmと互いに異なる3種類のTFTサンプルを作製し、各々についてId-Vg特性を測定した。TFTサンプルの作製プロセスは上記実施例1と同じであり、ポストアニール温度は270℃とした。
全てのTFTサンプルでW(チャネル幅)=570μm、Ls=Ld=5μmである。Vg=-10~20V、Vd=10Vで測定した。ここでオン電流はVg=20V、Vd=10Vの時のドレイン電流とする。
その結果、本実施例のTFTのId-Vg特性は図8のように表され、1/Lsdに対するオン電流の変化は図9のように表された。
図8に示すように、Lsdを変化させてもId-Vg特性は殆ど変化せず、オン電流がほぼ一定になることが明らかである。また、図9に示すように、1/Lsdがオン電流に
比例しないことからLsdはチャネル長に一致しないことが明らかである。
次に、上記実施例3と同様の趣旨で、Ls(=Ld)が互いに異なるTFTサンプル(Ls、Ldは一定)を作製し、各々のId-Vg特性を測定した。
すなわち、Ls(=Ld)の値が5μm、10μm、20μm、40μmと互いに異なる4種類のTFTサンプルを作製し、各々についてId-Vg特性を測定した。TFTサンプルの作製プロセスは上記実施例1と同じであり、ポストアニール温度は270℃とした。
全てのTFTサンプルでW(チャネル幅)=570μm、Ls=Ld=5μmである。Vg=-10~20V、Vd=10Vで測定した。ここでオン電流はVg=20V、Vd=10Vの時のドレイン電流とする。
図10に示すように、Ls(=Ld)を変化させてもId-Vg特性は殆ど変化せず、オン電流がほぼ一定になることが明らかである。また、図11に示すように、1/Lsd
がオン電流に比例しないことからLsdはチャネル長に一致しないことが明らかである。
図11に示すように、オン電流はLs+Ldに反比例することが明らかとなった。
このように本実施例に係るTFTでは実効的なチャネル長はLs+Ldであると考えられ、Ls+Ldによってドレイン電流を制御することが可能である。この結果からも、本実施例のTFTでは、上下方向(保護膜218が上方向に配置)にソース/ドレイン電極
部が重ならない酸化物半導体膜214の領域に、上下方向にソース/ドレイン電極部が重
なる酸化物半導体膜214の領域よりも抵抗率の低い低抵抗領域214Bが形成されているといえる。
次に、Ls=Ld=1.5μm、Lsd=100μm、W(チャネル幅)=570μmのTFTサンプルを作製し、Id-Vg特性を測定した。TFTサンプルの作製プロセスは実施例1と同じであり、ポストアニール温度は270℃とした。また、Vg=-10~20V、Vd=0.1Vで測定した。
このときのId-Vg特性を図12に示す。Vg=20Vにおいて、10-5A以上のドレイン電流が得られるのに対して、Vg<-5Vでは10-11A以下になることから良好なスイッチング特性が得られた。また、本実施例のTFTサンプルのチャネル長は3μmである。Ls=Ld=1.5μmの微小な寸法であってもチャネル領域1(214A1)、チャネル領域2(214A2)を精度よく形成できることが明らかである。本実施例のTFTではエッチストップ構造であってもチャネル長を3μmまで短くすることが可能であり、高いオン電流を得る上で有効なTFT構造を得ることができた。
例えば、上記各層の間にその他の層を挟むように構成することも可能である。
また、上記実施形態においては、コート層として保護膜を用いているが、名称として保護膜と指称されないものであっても、実質的にドナー等を含み得るものであって、上記保護膜と同様の作用を奏するものであればコート層に含まれる。
また、コート層に含まれる、酸化物半導体膜中でドナーまたはアクセプタとなり得る原子または分子(ドナー等)の種類としては、コート層からエッチストップ層を介して酸化物半導体膜に拡散することができるとともに、この拡散により酸化物半導体膜の所定領域(低抵抗領域)を導体化し得るものであればよい。
また、ゲート分割型のTFTを含んで、3つ以上のTFTを接続するようにしても良い
。
すなわち、本変更態様に係る薄膜トランジスタは、図13(図13(a)、(b)を併せて図13と称する場合がある)に示すように、基板1211上にゲート電極1(1212A)およびゲート電極2(1212B)、ゲート絶縁膜1213、酸化物半導体膜1214C1、1214C2、エッチストップ層1215、ソース/ドレイン電極部(ソース
電極1216とドレイン電極1217を含む)、保護膜1218をこの順に積層したものである。なお、ゲート絶縁膜1213には、ソース電極1216側に酸化物半導体膜1(1214C1)が、ドレイン電極1217側に酸化物半導体膜2(1214C2)が、エッチストップ層1215(エッチストップ層1215とは異なる絶縁材料を用い、エッチストップ層1215とは別に形成した絶縁層であってもよい)により互いに分離して設けられている点において、実施形態3のものと相違している。
1211 基板
12、112、212A、212B、312A、312B、412A、412B、512A1、512A2、512B1、612、1212A、1212B ゲート電極
13、113、213、313、413、513、613、1212C、1213 ゲート絶縁膜
14、114、214、314、414、514‐1、514‐2、614、1214C1、1214C2 酸化物半導体膜
14A、114A1、114A2、214A1、214A2、314A、314B、414A1、414A2、1214A1、1214A2 チャネル領域
14B、114B、214B、314B、414B、514B1、514B2、1214B1、1214B2 低抵抗領域
15、115、215、315、415、515-1、515-2、615、1215
エッチストップ層
16、116、216、316、416、516-1、516-2、616、1216
ソース電極
17、117、217、317、417、517-1、517-2、617、1217
ドレイン電極
18、118、218、318、418、518-1、518-2、1218 保護膜
212C、312C、412C、512C 絶縁層
320、322、423 導電部
319 Vdd電極
321、421、522 Vout電極
551A、551B TFT
Claims (12)
- 基板上にゲート電極、ゲート絶縁膜、酸化物半導体膜、該酸化物半導体膜を保護するためのエッチストップ層、ソース/ドレイン電極部、および該酸化物半導体膜中でドナーまたはアクセプタとなり得る原子または分子を含むコート層を、この順に積層してなる薄膜トランジスタであって、
前記酸化物半導体膜の領域において、前記コート層側を上方向としたときに、前記ソース/ドレイン電極部と上下方向に重ならない領域が、前記ソース/ドレイン電極部と上下方向に重なる領域よりも、抵抗率の低い低抵抗領域として構成されている薄膜トランジスタを備えた薄膜デバイスであって、
前記ゲート電極が、前記ソース/ドレイン電極部を構成するソース電極側とドレイン電極側の2つの領域に各々対応するように分割され、
前記分割されたゲート電極の一方と、前記ソース電極と、上下方向に該ソース電極と重ならず、前記エッチストップ層と重なる前記酸化物半導体膜の領域とを含んで構成された第1の薄膜トランジスタ、および前記分割されたゲート電極の他方と、前記ドレイン電極と、上下方向に該ドレイン電極と重ならず、前記エッチストップ層と重なる前記酸化物半導体膜の領域とを含んで構成された第2の薄膜トランジスタとを、備えたことを特徴とする薄膜デバイス。 - 前記コート層はSiNxを含むことを特徴とする請求項1に記載の薄膜デバイス。
- 前記酸化物半導体膜中でドナーまたはアクセプタとなり得る原子または分子が水素であることを特徴とする請求項1または2に記載の薄膜デバイス。
- 前記ソース/ドレイン電極部を構成する、前記ソース電極と前記ドレイン電極のいずれか一方と前記エッチストップ層が、上下方向に重ならないような構成とされていることを特徴とする請求項1~3のいずれかに記載の薄膜デバイス。
- 前記ソース/ドレイン電極部を構成する、前記ソース電極と前記ドレイン電極の両者の各々と前記エッチストップ層が上下方向に重なるように構成されていることを特徴とする請求項1~3のいずれかに記載の薄膜デバイス。
- 前記酸化物半導体膜は、少なくともIn、Ga、Sn、およびOを含むことを特徴とする請求項1~5のいずれかに記載の薄膜デバイス。
- 前記酸化物半導体膜に含まれるIn、GaおよびSnの合計原子数に対する各金属元素の原子数の比率が下記式(1)~(3)の全てを満たす構造とされていることを特徴とする請求項6に記載の薄膜デバイス。
0.30≦In/(In+Ga+Sn)≦0.50 ・・・(1)
0.20≦Ga/(In+Ga+Sn)≦0.30 ・・・(2)
0.25≦Sn/(In+Ga+Sn)≦0.45 ・・・(3) - 前記低抵抗領域の抵抗率が1.5Ω・cm未満であることを特徴とする請求項1~7のいずれかに記載の薄膜デバイス。
- 前記低抵抗領域の抵抗率が、前記ソース/ドレイン電極部と上下方向に重なる領域の抵抗率の1/100以下であることを特徴とする請求項1~8のいずれかに記載の薄膜デバイス。
- 前記酸化物半導体膜が、前記ソース/ドレイン電極部を構成する前記ソース電極側と前記ドレイン電極側の2つの領域に各々対応するように分割されたことを特徴とする請求項1~9のいずれかに記載の薄膜デバイス。
- 前記低抵抗領域に接続された出力電極部を有し、直列接続された2つの前記薄膜トランジスタのうちの一方の前記薄膜トランジスタのゲート電極と、前記出力電極部または前記ドレイン電極とが接続されたインバータ機能を有する構造とされたことを特徴とする請求項10に記載の薄膜デバイス。
- 基板上にゲート電極、ゲート絶縁膜、酸化物半導体膜、該酸化物半導体膜を保護するためのエッチストップ層、ソース/ドレイン電極部、および該酸化物半導体膜中でドナーまたはアクセプタとなり得る原子または分子を含むコート層を、この順に積層してなる薄膜トランジスタであって、
前記酸化物半導体膜の領域において、前記コート層側を上方向としたときに、前記ソース/ドレイン電極部と上下方向に重ならない領域が、前記ソース/ドレイン電極部と上下方向に重なる領域よりも、抵抗率の低い低抵抗領域として構成されている薄膜トランジスタを2つ接続してなり、一方の該薄膜トランジスタのゲート電極が2つに分割され、かつ他方の該薄膜トランジスタのゲート電極が分割されず、この分割されていない該ゲート電極がドレイン電極と接続された構成とされて、NAND素子として機能することを特徴とする薄膜デバイス。
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