KR101700882B1 - 산화물 반도체 박막 트랜지스터 - Google Patents
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Abstract
박막 트랜지스터는 기판 상에 배치되는 게이트 전극, 소스 전극, 드레인 전극, 게이트 절연층, 산화물 반도체 패턴을 포함한다. 소스 전극 및 드레인 전극은 제1 산화물 형성 자유 에너지를 갖는 제1 금속원소를 포함한다. 반도체 패턴은 게이트 절연층에 접하는 제1 면 및 소스 전극과 상기 드레인 전극에 접하는 제2 면을 갖는다. 반도체 패턴은 상기 제1 금속원소의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 절대값의 제2 산화물 형성 자유 에너지를 갖는 첨가원소를 포함한다. 제1 면에 가까운 부분에 포함된 상기 첨가원소의 함량은 제2 면에 가까운 부분에 포함된 상기 첨가원소의 함량보다 적거나 제로이다. 제2 면에 가까운 부분은 아연 이온을 더 포함할 수 있다. 제1 면에 가까운 부분에 포함된 아연 이온의 함량이 제2 면에 가까운 부분에 포함된 상기 아연 이온의 함량보다 적거나 제로이다.
Description
본 발명은 산화물 반도체 박막 트랜지스터에 관한 것으로, 보다 상세하게는 산화물 반도체와 전극 물질 간의 반응을 방지할 수 있는 산화물 반도체 박막 트랜지스터에 관한 것이다.
일반적으로, 표시장치는 스위칭 소자는 게이트 라인과 연결된 게이트 전극, 상기 게이트 전극과 절연된 반도체 패턴, 데이터 라인과 연결되어 반도체 패턴과 전기적으로 연결된 소스 전극 및 상기 소스 전극과 이격된 드레인 전극을 포함한다. 표시장치의 스위칭 소자로 사용되는 박막 트랜지스터에는, 비정질 실리콘 박막 트랜지스터(amorphous-Si TFT), 다결정 실리콘 박막트랜지스터 (poly-Si TFT), 산화물 반도체 박막트랜지스터 등이 있다.
비정질 실리콘 박막트랜지스터는 저가의 비용으로 대형 기판에 균일하게 형성될 수 있는 장점이 있으나, 전하의 이동도가 낮은 단점이 있다. 다결정 실리콘 박막트랜지스터는 비정질 실리콘 박막트랜지스터에 비해 높은 이동도를 갖고, 소자 특성의 열화가 적은 장점이 있으나, 제조 공정이 복잡하기 때문에 제조 비용이 비싼 단점이 있다.
산화물 반도체 박막트랜지스터는 저온 공정을 이용할 수 있고, 대면적화가 용이하며, 높은 이동도를 갖는 장점이 있다. 그러나, 산화물 반도체가 금속을 포함하는 소스 전극 또는 드레인 전극과 반응하여 산화물 반도체에 포함된 양이온이 환원되어 석출되는 불량이 발생될 수 있다.
산화물 반도체에 포함된 양이온이 환원되어 석출되는 경우, 박막 트랜지스터의 채널층의 조성이 변화하여, 이동도가 감소하고, 시간에 따라 문턱 전압(threshold voltage)이 변화되는 문제가 생길 수 있다. 게다가, 산화물 반도체로부터 석출된 금속에 의해 배선의 저항이 증가할 수도 있다. 이에 따라, 스위칭 소자의 전기적 안정성 및 신뢰성이 낮아지는 문제가 있다.
본 발명의 과제는 이러한 문제점을 해결하기 위해서 착안된 것으로, 본 발명의 목적은 전극 또는 배선 물질과 산화물 반도체 간의 반응을 방지할 수 있는 산화물 반도체 박막 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 산화물 반도체 내의 캐리어 이동도의 감소를 최소화하는 산화물 반도체 박막 트랜지스터를 제공하는 것이다.
본 발명의 또 다른 목적은 신뢰성을 높일 수 있는 산화물 반도체 박막 트랜지스터를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예들에 따른 박막 트랜지스터는 기판 상에 배치되는 게이트 전극, 소스 전극, 드레인 전극, 게이트 절연층, 산화물 반도체 패턴을 포함한다. 상기 소스 전극 및 드레인 전극은 상기 게이트 전극과 절연되고, 제1 산화물 형성 자유 에너지를 갖는 제1 금속원소를 포함한다. 상기 게이트 절연층은 상기 게이트 전극을 상기 소스 전극과 상기 드레인 전극으로부터 절연한다. 상기 반도체 패턴은 상기 게이트 절연층에 접하는 제1 면 및 상기 소스 전극과 상기 드레인 전극에 접하며 상기 제1 면의 반대쪽에 위치하는 제2 면을 갖는다. 상기 반도체 패턴은 상기 제1 금속원소의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 절대값의 제2 산화물 형성 자유 에너지를 갖는 첨가원소를 포함한다. 상기 제1 면에 가까운 부분에 포함된 상기 첨가원소의 함량은 상기 제2 면에 가까운 부분에 포함된 상기 첨가원소의 함량보다 적거나 제로(zero)이다.
일 실시예에서, 상기 제1 금속원소는 티타늄(Ti)을 포함하고, 상기 산화물 반도체 패턴의 첨가원소는 상기 티타늄(Ti)의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 제2 산화물 형성 자유 에너지의 절대값을 갖는 티타늄(Ti), 이트륨(Y), 스칸듐(Sc), 탄탈륨(Ta), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 상기 제1 금속원소는 알루미늄(Al)을 포함하고, 상기 산화물 반도체 패턴의 첨가원소는 상기 알루미늄(Al)의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 제2 산화물 형성 자유 에너지의 절대값을 갖는 알루미늄(Al), 란탄(La), 실리콘(Si), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 니오븀(Nb), 티타늄(Ti), 이트륨(Y), 스칸듐(Sc), 탄탈륨(Ta), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 상기 제1 금속원소는 몰리브덴(Mo)을 포함하고, 상기 산화물 반도체 패턴의 첨가원소는 상기 몰리브덴(Mo)의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 제2 산화물 형성 자유 에너지의 절대값을 갖는 몰리브덴(Mo), 바나듐(V), 텅스텐(W), 알루미늄(Al), 란탄(La), 실리콘(Si), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 니오븀(Nb), 티타늄(Ti), 이트륨(Y), 스칸듐(Sc), 탄탈륨(Ta), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에서, 상기 산화물 반도체 패턴은 상기 게이트 절연층에 접하도록 배치되는 제1 서브 반도체 패턴 및 상기 소스 전극과 상기 드레인 전극에 접하도록 배치되는 제2 서브 반도체 패턴을 포함할 수 있다. 상기 제1 서브 반도체 패턴에 포함된 상기 첨가원소의 함량은 상기 제2 서브 반도체 패턴에 포함된 상기 첨가원소의 함량보다 적거나 제로일 수 있다. 상기 제1 서브 반도체 패턴 및 상기 제2 서브 반도체 패턴 각각은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 중에서 적어도 하나의 원소의 이온을 포함하는 산화물로 이루어질 수 있다. 상기 제2 서브 반도체 패턴은 아연(Zn) 이온을 포함하며, 상기 제1 서브 반도체 패턴에 포함되는 아연(Zn) 이온의 함량은 상기 제2 서브 반도체 패턴에 포함되는 아연(Zn) 이온의 함량보다 적거나 제로일 수 있다.
본 발명의 실시예들에서, 상기 산화물 반도체 패턴은 3개 이상의 서브 반도체 패턴들을 포함하고, 상기 서브 반도체 패턴들 중에서 상기 제1 면에 상대적으로 가깝게 배치되는 서브 반도체 패턴에 포함된 상기 첨가원소의 함량이 상기 제2 면에 상대적으로 가깝게 배치되는 서브 반도체 패턴에 포함된 상기 첨가원소의 함량보다 적을 수 있다. 상기 서브 반도체 패턴들 중에서 상기 제1 면에 가장 가깝게 배치되는 서브 반도체 패턴에 포함된 상기 첨가원소의 함량은 제로일 수 있다.
본 발명의 실시예들에서, 상기 서브 반도체 패턴들 각각은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 중에서 적어도 하나의 원소의 이온을 포함하는 산화물로 이루어지고, 상기 서브 반도체 패턴들 중에서 상기 제1 면에 상대적으로 가깝게 배치되는 서브 반도체 패턴에 포함된 아연(Zn) 이온의 함량이 상기 제2 면에 상대적으로 가깝게 배치되는 서브 반도체 패턴에 포함된 아연(Zn) 이온의 함량보다 적을 수 있다. 상기 서브 반도체 패턴들 중에서 상기 제1 면에 가장 가깝게 배치되는 서브 반도체 패턴에 포함된 아연(Zn) 이온의 함량은 제로일 수 있다.
일 실시예에서, 상기 산화물 반도체 패턴 내의 상기 첨가원소의 함량은 상기 제2 면으로부터 상기 제1 면에 가까워질수록 점진적으로 감소할 수 있다.
일 실시예에서, 상기 산화물 반도체 패턴은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 중에서 적어도 하나의 원소의 이온을 포함하는 산화물로 이루어지고, 상기 산화물 반도체 패턴 내의 아연(Zn) 이온의 함량이 상기 제2 면으로부터 상기 제1 면에 가까워질수록 점진적으로 감소할 수 있다.
상기한 본 발명의 다른 실시예들에 따른 박막 트랜지스터는 기판 상에 배치되는 게이트 전극, 소스 전극, 드레인 전극, 게이트 절연층, 산화물 반도체 패턴을 포함한다. 상기 소스 전극 및 드레인 전극은 상기 게이트 전극과 절연되고, 제1 금속 원소를 포함한다. 상기 게이트 절연층은 상기 게이트 전극을 상기 소스 전극과 상기 드레인 전극으로부터 절연한다. 상기 반도체 패턴은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 중에서 적어도 하나의 원소의 이온을 포함하는 산화물로 이루어진다. 상기 반도체 패턴은 상기 게이트 절연층에 접하는 제1 면 및 상기 소스 전극과 상기 드레인 전극에 접하며 상기 제1 면의 반대쪽에 위치하는 제2 면을 갖는다. 상기 제2 면에 가까운 부분은 아연(Zn) 이온을 더 포함한다. 상기 제1 면에 가까운 부분에 포함된 아연(Zn) 이온의 함량이 상기 제2 면에 가까운 부분에 포함된 상기 아연(Zn) 이온의 함량보다 적거나 제로이다.
일 실시예에서, 상기 산화물 반도체 패턴은 상기 게이트 절연층에 접하도록 배치되는 제1 서브 반도체 패턴 및 상기 소스 전극과 상기 드레인 전극에 접하도록 배치되는 제2 서브 반도체 패턴을 포함하고, 상기 제2 서브 반도체 패턴은 아연(Zn) 이온을 포함하며, 상기 제1 서브 반도체 패턴에 포함되는 아연(Zn) 이온의 함량은 상기 제2 서브 반도체 패턴에 포함되는 아연(Zn) 이온의 함량보다 적거나 제로일 수 있다.
본 발명의 실시예들에서, 상기 산화물 반도체 패턴은 3개 이상의 서브 반도체 패턴들을 포함하고, 상기 서브 반도체 패턴들 중에서 상기 제1 면에 상대적으로 가깝게 배치되는 서브 반도체 패턴에 포함된 아연(Zn) 이온의 함량이 상기 제2 면에 상대적으로 가깝게 배치되는 서브 반도체 패턴에 포함된 아연(Zn) 이온의 함량보다 적을 수 있다. 상기 서브 반도체 패턴들 중에서 상기 제1 면에 가장 가깝게 배치되는 서브 반도체 패턴에 포함된 아연(Zn) 이온의 함량은 제로일 수 있다.
일 실시예에서, 상기 산화물 반도체 패턴 내의 상기 아연(Zn) 이온의 함량은 상기 제2 면으로부터 상기 제1 면에 가까워질수록 점진적으로 감소할 수 있다.
본 발명의 실시예들에서, 상기 소스 전극 및 드레인 전극의 상기 제1 금속원소는 제1 산화물 형성 자유 에너지를 가지고, 상기 반도체 패턴은 상기 제1 금속원소의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 절대값의 제2 산화물 형성 자유 에너지를 갖는 첨가원소를 더 포함할 수 있다. 상기 제1 면에 가까운 부분에 포함된 상기 첨가원소의 함량은 상기 제2 면에 가까운 부분에 포함된 상기 첨가원소의 함량보다 적거나 제로일 수 있다.
일 실시예에서, 상기 제1 금속원소는 티타늄(Ti), 알루미늄(Al), 탄탈륨(Ta), 실리콘(Si), 네오디뮴(Nd), 니오븀(Nb), 이트륨(Y), 스칸듐(Sc) 중 적어도 하나를 포함할 수 있다.
상기 산화물 반도체 박막 트랜지스터에 따르면, 산화물 반도체 내의 이동도의 감소를 최소화하면서, 전극에 포함된 금속이 산화물 반도체와 반응하여 산화되는 것을 억제할 수 있다. 또한, 산화물 반도체 내의 이동도의 감소를 최소화하면서, 산화물 반도체에 포함된 이온이 환원되어 석출되는 것을 억제할 수 있다.
이에 따라, 시간에 따른 문턱 전압의 변화를 현저하게 줄일 수 있고, 이동도의 감소를 최소화하여 박막 트랜지스터의 전기적 안정성과 신뢰도를 높일 수 있다.
도 1은 본 발명의 실시예들에 따른 어레이 기판의 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 어레이 기판의 단면도이다.
도 3은 산화물 반도체에 포함되는 첨가원소의 함량이 증가함에 따라 산화물 반도체로부터 석출되는 금속의 양이 줄어드는 것을 실험적으로 보여주는 사진들이다.
도 4는 도 3을 참조하여 설명된 실험에서 RF-스퍼터의 파워에 따른 산화물 반도체 내의 전하 캐리어(carrier)의 이동도 변화를 측정한 결과를 나타내는 그래프이다.
도 5a 및 도 5b는 도 1에 도시된 산화물 반도체 패턴의 제1 면으로부터의 거리와 산화물 반도체에 첨가되는 첨가원소 또는 아연(Zn)의 함량과의 관계를 나타내는 그래프들이다.
도 6a 내지 도 6d는 각종 금속이 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn)의 산화물 1몰과 반응하여 금속 산화물을 형성하는데 필요한 산화물 형성 자유 에너지를 나타내는 그래프들이다.
도 7은 산화물 반도체에 포함되는 아연(Zn) 이온의 함량이 증가함에 따라 산화물 반도체로부터 석출되는 금속의 양이 줄어드는 것을 실험적으로 보여주는 사진들이다.
도 8은 본 발명의 다른 실시예들에 따른 박막 트랜지스터의 단면도이다.
도 9는 본 발명의 또 다른 실시예들에 따른 박막 트랜지스터의 단면도이다.
도 10은 본 발명의 또 다른 실시예들에 따른 박막 트랜지스터의 단면도이다.
도 11은 본 발명의 또 다른 실시예들에 따른 박막 트랜지스터의 단면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 어레이 기판의 단면도이다.
도 3은 산화물 반도체에 포함되는 첨가원소의 함량이 증가함에 따라 산화물 반도체로부터 석출되는 금속의 양이 줄어드는 것을 실험적으로 보여주는 사진들이다.
도 4는 도 3을 참조하여 설명된 실험에서 RF-스퍼터의 파워에 따른 산화물 반도체 내의 전하 캐리어(carrier)의 이동도 변화를 측정한 결과를 나타내는 그래프이다.
도 5a 및 도 5b는 도 1에 도시된 산화물 반도체 패턴의 제1 면으로부터의 거리와 산화물 반도체에 첨가되는 첨가원소 또는 아연(Zn)의 함량과의 관계를 나타내는 그래프들이다.
도 6a 내지 도 6d는 각종 금속이 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn)의 산화물 1몰과 반응하여 금속 산화물을 형성하는데 필요한 산화물 형성 자유 에너지를 나타내는 그래프들이다.
도 7은 산화물 반도체에 포함되는 아연(Zn) 이온의 함량이 증가함에 따라 산화물 반도체로부터 석출되는 금속의 양이 줄어드는 것을 실험적으로 보여주는 사진들이다.
도 8은 본 발명의 다른 실시예들에 따른 박막 트랜지스터의 단면도이다.
도 9는 본 발명의 또 다른 실시예들에 따른 박막 트랜지스터의 단면도이다.
도 10은 본 발명의 또 다른 실시예들에 따른 박막 트랜지스터의 단면도이다.
도 11은 본 발명의 또 다른 실시예들에 따른 박막 트랜지스터의 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, 포함하다 또는 이루어진다 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 도면들을 참조하여 본 발명에 따른 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 어레이 기판의 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 어레이 기판의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예들에 따른 어레이 기판은 기판(101) 상에 형성된 게이트 라인(GL), 데이터 라인(DL), 박막 트랜지스터(TFT) 및 화소 전극(450)을 포함한다.
박막 트랜지스터(TFT)는 게이트 전극(110), 게이트 절연층(150), 반도체 패턴(300), 소스 전극(210) 및 드레인 전극(230)을 포함한다.
게이트 전극(110)은 게이트 라인(GL)과 전기적으로 연결된다. 예를 들어, 게이트 전극(110)은 게이트 라인(GL)으로부터 돌출된 형상을 가질 수 있다. 이 경우, 게이트 전극(110)은 게이트 라인(GL)과 일체로 형성되므로, 게이트 전극(110)과 게이트 라인(GL)의 경계는 명확하지 않을 수 있다. 상기 게이트 라인(GL)과 게이트 전극(110)은 동일한 도전층(즉, 게이트 도전층)으로부터 형성될 수 있다. 상기 게이트 전극(110)은, 예를 들어, 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 실리콘(Si), 네오디뮴(Nd), 니오븀(Nb), 이트륨(Y), 스칸듐(Sc) 등의 금속 또는 이들의 합금을 포함할 수 있다. 또한, 인듐 틴 옥사이드(Indium Tin Oxide, ITO), 인듐 징크 옥사이드(Indium Zinc Oxide, IZO), 알루미늄이 도핑된 징크 옥사이드(Aluminium doped Zinc Oxide, AZO)와 같은 투명 도전체로 이루어질 수도 있다. 다만, 본 발명은 게이트 전극(110)과 게이트 라인(GL)의 물질에 한정되지 않는다. 게이트 전극(110)과 게이트 라인(GL)은 단층 구조를 가질 수도 있고, 복수의 도전층들이 적층되거나 도전층과 절연층이 적층되는 구조인 다층 구조를 가질 수도 있다.
게이트 절연층(150)은 게이트 전극(110)을 덮는다. 게이트 절연층(150)은 게이트 라인(GL)과 데이터 라인(DL)을 서로 절연시킨다. 또한, 게이트 절연층(150)은 게이트 전극(110)과 반도체 패턴(300)을 서로 절연시킨다.
소스 전극(210)은 데이터 라인(DL)과 전기적으로 연결된다. 예를 들어, 소스 전극(210)은 데이터 라인(DL)으로부터 돌출된 형상을 가질 수 있다. 소스 전극(210)은 반도체 패턴(300)과 전기적으로 연결된다. 드레인 전극(230)은 소스 전극(210)과 이격되고, 반도체 패턴(300)과 전기적으로 연결된다. 데이터 라인(GL), 소스 전극(210) 및 드레인 전극(230)은 동일한 도전층(즉, 데이터 도전층)으로부터 형성될 수 있다.
데이터 라인(GL), 소스 전극(210) 및 드레인 전극(230)은 단층 구조를 가질 수도 있고, 복수의 도전층들이 적층되거나 도전층과 절연층이 적층되는 구조인 다층 구조를 가질 수도 있다. 소스 전극(210) 및 드레인 전극(230)은, 예를 들어, 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 실리콘(Si), 네오디뮴(Nd), 니오븀(Nb), 이트륨(Y), 스칸듐(Sc) 등의 금속 또는 이들의 합금 등으로 이루어질 수 있다.
상기 어레이 기판은 소스 전극(210) 및 드레인 전극(230)을 덮는 패시베이션층(410)을 더 포함할 수 있다. 패시베이션층(410)은 박막 트랜지스터(TFT)의 소자 및 전극들을 보호한다. 패시베이션층(410)은 무기 절연물 또는 유기 절연물을 포함할 수 있다. 그러나, 본 발명은 패시베이션층(410)의 물질에 한정되지 않는다.
화소 전극(450)은 드레인 전극(230)과 전기적으로 연결된다. 예를 들어, 화소 전극(450)은 패시베이션층(410) 상에 배치될 수 있고, 패시베이션층(410)을 관통하는 콘택홀(415)을 통해 드레인 전극(230)과 전기적으로 연결될 수 있다. 화소 전극(450)은 인듐 틴 옥사이드(Indium Tin Oxide, ITO), 인듐 징크 옥사이드(Indium Zinc Oxide, IZO), 알루미늄 도핑된 징크 옥사이드(Aluminium doped Zinc Oxide, AZO) 등의 투명한 도전성 물질로 이루어질 수 있다. 다만, 본 발명은 화소 전극(510) 또는 연결 전극(530)의 물질에 한정되지 않는다.
반도체 패턴(300)은 게이트 절연층(150) 상에 배치된다. 반도체 패턴(300)은 박막 트랜지스터의 채널층으로 사용될 수 있다. 상기 반도체 패턴(300)은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 중에서 적어도 하나의 원소를 포함하는 산화물로 이루질 수 있다. 예를 들어, 반도체 패턴(300)은 아연 산화물(Zinc Oxide), 주석 산화물(Tin Oxide), 인듐 산화물(Indume oxide), 인듐-아연 산화물(In-Zn Oxide), 인듐-주석 산화물(In-Sn Oxide), 인듐-갈륨-아연 산화물(In-Ga-Zn Oxide), 인듐-아연-주석 산화물(In-Zn-Sn Oxide), 인듐-갈륨-아연-주석 산화물(In-Ga-Zn-Sn Oxide) 등과 같은 산화물 반도체를 포함할 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있으며, 다른 금속 원소를 추가로 포함하는 복합 산화물일 수 있다.
본 발명의 실시예들에 따른 반도체 패턴(300)은 반도체 패턴(300)과 접하고 있는 소스 전극(210) 및 드레인 전극(230)에 포함된 금속원소의 산화물 형성 자유 에너지(이하, "제1 산화물 형성 자유 에너지"라고 칭함)의 절대값보다 크거나 같은 절대값의 산화물 형성 자유 에너지(이하, "제2 산화물 형성 자유 에너지"라고 칭함)를 갖는 첨가원소를 포함할 수 있다. 산화물 형성 자유 에너지란, 특정 원소 1몰(mol)이 산소와 반응하여 산화물을 형성하는데 필요한 자유 에너지를 의미한다.
이하, 반도체 패턴(300)에 첨가되며, 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 절대값의 제2 산화물 형성 자유 에너지를 갖는 원소 또는 상기 원소의 이온을 "첨가원소"라고 정의한다. 상기 "첨가원소"는 단순히 산화물 반도체에 첨가되는 원소를 의미하는 것이 아니라, 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화물 형성 자유 에너지와의 상관 관계를 고려하여 첨가되는 원소 또는 이온을 의미하는 것에 주목할 필요가 있다. 첨가원소가 산화물 반도체에 첨가되면, 이온 형태로 산화물에 포함될 수 있다. 또는, 상기 첨가원소는 산화물 형태로 산화물 반도체 내에 포함될 수도 있다.
표 1은 100℃에서 다양한 금속 원소 1몰의 산화물 형성 자유 에너지를 나타낸다. 특히, 산화물 형성 자유 에너지의 절대값이 작은 것부터 큰 순서대로 나열되어 있다.
[표 1]
예를 들어, 100℃에서 인듐(In) 1몰이 산소와 반응하여 인듐 산화물을 형성하는데 필요한 산화물 형성 자유 에너지는 -96.4 킬로칼로리[kcal]이고, 티타늄(Ti) 1몰이 산소와 반응하여 티타늄 산화물을 형성하는데 필요한 산화물 형성 자유 에너지는 -209.3 킬로칼로리[kcal]이다. 즉, 티타늄(Ti)의 산화물 형성 자유 에너지의 절대값이 인듐(In)의 산화물 형성 자유 에너지의 절대값보다 크다.
표 1에 나열된 금속 원소들의 산화물 형성 자유 에너지는 모두 음(-)의 값을 갖기 때문에, 산화물 형성 자유 에너지의 절대값이 크다는 것은 산화물이 되려는 경향이 크다는 것을 의미한다. 즉, 인듐(In)보다 티타늄(Ti)이 산소와 반응하여 산화물이 되려는 경향이 크다는 것을 의미한다.
만약, 반도체 패턴(300)의 산화물 반도체가 인듐(In)을 포함하고, 소스 전극(210) 및 드레인 전극(230)이 티타늄(Ti)을 포함하는 경우, 상기 산화물 형성 자유 에너지의 상대적인 크기의 차이 때문에, 티타늄(Ti)이 산화되고 산화물 반도체에 포함된 인듐(In) 이온은 환원되어 인듐(In)이 석출될 수 있다. 다시 말해, 산화물 반도체에 포함된 인듐(In) 이온의 환원은 소스 전극(210) 및 드레인 전극(230)에 포함된 티타늄(Ti) 금속의 산화에 기인한다.
산화물 반도체에 포함된 인듐(In)이나 갈륨(Ga) 등이 환원되어 석출될 경우, 박막 트랜지스터의 채널층의 조성이 변화하여, 이동도가 감소하고, 시간에 따라 문턱 전압이 변화되는 문제가 생길 수 있다. 또한, 산화물 반도체로부터 석출된 금속에 의해 소스 전극(210) 및 드레인 전극(230)의 저항이 증가할 수도 있다. 이에 따라, 상기 석출된 금속은 박막 트랜지스터의 스위칭 소자로서의 기능을 마비시키거나, 스위칭 소자의 전기적 안정성 및 신뢰성을 심각하게 손상시킬 수 있다.
위에서 언급한 바와 같이, 산화물 반도체에 포함된 인듐(In)이나 갈륨(Ga) 등의 석출은 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화에 기인하므로, 반도체 패턴(300)과 접하고 있는 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 방지할 수 있는 방안이 필요하다.
본 발명의 실시예들에 따르면, 반도체 패턴(300)과 접하고 있는 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 방지하기 위해서, 반도체 패턴(300)이 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 절대값의 제2 산화물 형성 자유 에너지를 갖는 첨가원소를 포함할 수 있다. 예를 들어, 소스 전극(210) 및 드레인 전극(230)이 티타늄(Ti)을 포함하는 경우, 반도체 패턴(300)의 첨가원소는 티타늄(Ti)의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 제2 산화물 형성 자유 에너지의 절대값을 갖는 티타늄(Ti), 이트륨(Y), 스칸듐(Sc), 탄탈륨(Ta), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함할 수 있다. 상기 반도체 패턴(300)의 첨가원소는 이온 형태로 산화물 반도체에 존재할 수 있다.
소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 제1 산화물 형성 자유 에너지의 절대값보다 반도체 패턴(300)에 포함된 첨가원소의 제2 산화물 형성 자유 에너지의 절대값이 더 크기 때문에, 상기 첨가원소는 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 억제할 수 있다. 이에 따라, 산화물 반도체에 포함된 이온의 환원 또는 석출을 억제할 수 있다.
예를 들어, 소스 전극(210) 및 드레인 전극(230)이 티타늄(Ti)을 포함하고, 반도체 패턴(300)이 첨가원소로서 탄탈륨(Ta)을 포함하는 경우, 티타늄(Ti)의 제1 산화물 형성 자유 에너지의 절대값(즉, 100℃에서 209.3kcal)보다 탄탈륨(Ta)의 제2 산화물 형성 자유 에너지의 절대값(즉, 100℃에서 224.3kcal)이 더 크기 때문에, 상기 첨가원소 탄탈륨(Ta)은 티타늄(Ti)이 산화되는 것을 억제할 수 있다. 티타늄(Ti)이 산화가 억제되면, 산화물 반도체에 포함된 이온(예컨대, 인듐(In))의 환원 또는 석출을 억제할 수 있다.
만약, 소스 전극(210) 및 드레인 전극(230)이 알루미늄(Al)을 포함하는 경우, 반도체 패턴(300)의 첨가원소는 알루미늄(Al)의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 제2 산화물 형성 자유 에너지의 절대값을 갖는 알루미늄(Al), 란탄(La), 실리콘(Si), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 니오븀(Nb), 티타늄(Ti), 이트륨(Y), 스칸듐(Sc), 탄탈륨(Ta), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함할 수 있다. 만약, 소스 전극(210) 및 드레인 전극(230)이 몰리브덴(Mo)을 포함하는 경우, 반도체 패턴(300)의 첨가원소는 몰리브덴(Mo)의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 제2 산화물 형성 자유 에너지의 절대값을 갖는 몰리브덴(Mo), 바나듐(V), 텅스텐(W), 알루미늄(Al), 란탄(La), 실리콘(Si), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 니오븀(Nb), 티타늄(Ti), 이트륨(Y), 스칸듐(Sc), 탄탈륨(Ta), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함할 수 있다.
도 3은 산화물 반도체에 포함되는 첨가원소의 함량이 증가함에 따라 산화물 반도체로부터 석출되는 금속의 양이 줄어드는 것을 실험적으로 보여주는 사진들이다.
상기 실험에서, 게이트 전극으로 도너(donor)가 도핑된 실리콘(Si)을 사용하였고, 게이트 절연층으로는 약 1000Å의 실리콘 산화물(SiOx)을 사용하였다. 채널층을 형성하는 산화물 반도체로는 아연-주석 산화물(Zn-Sn Oxide)을 사용하였다. 소스/드레인 전극으로는 티타늄(Ti) 및 반응성이 매우 낮은 백금(Pt)을 사용하였다.
탄탈륨 산화물(Ta2O3)로 이루어진 타겟(target)을 이용하여 RF(Radio Frequency)-마그네트론 스퍼터링(magnetron sputtering) 공정으로 상기 아연-주석 산화물 반도체에 첨가원소 탄탈륨(Ta)을 추가하였다. 여기서, RF-스퍼터의 파워(power)를 20와트[W], 30와트[W], 40와트[W], 50와트[W], 70와트[W]와 같이 다섯 가지로 달리 하여, 상기 아연-주석 산화물 반도체에 첨가되는 탄탈륨(Ta)의 양을 달리하였다. RF-스퍼터의 파워가 증가하면, 상기 아연-주석 산화물 반도체에 첨가되는 탄탈륨(Ta)의 함량이 증가한다.
상기한 다섯 개의 샘플들을 약 350℃의 공기(air) 분위기에서 약 1시간 동안 열처리한 후, 상기 아연-주석 산화물 반도체에 포함된 이온이 환원되어 석출된 정도를 전자 현미경 카메라를 통해 촬영하였다.
도 3에서 소스 전극(SE) 및 드레인 전극(DE) 상에 보이는 검은 반점들은 전극들(SE, DE)에 포함된 티타늄(Ti)이 산화물 반도체와 반응하여 산화됨으로 인해서, 상기 아연-주석 산화물 반도체에 포함된 이온이 환원되어 석출된 것을 나타낸다. RF-스퍼터의 파워가 증가하여 상기 산화물 반도체에 첨가되는 탄탈륨(Ta)의 함량이 증가할수록, 검은 반점들의 양이 줄어듦을 확인할 수 있었다. 즉, 상기 산화물 반도체에 첨가되는 탄탈륨(Ta)의 함량이 증가할수록, 산화물 반도체에 포함된 이온이 환원되어 석출되는 정도가 줄어들었다. 즉, 아연(Zn) 또는 주석(Sn)의 산화물 형성 자유 에너지의 절대값보다 큰 절대값의 산화물 형성 자유 에너지를 갖는 탄탈륨(Ta)을 상기 아연-주석 산화물 반도체에 첨가하는 경우, 산화물 반도체에 포함된 이온의 석출을 억제할 수 있다는 것을 실험적으로 확인할 수 있었다.
도 4는 도 3을 참조하여 설명된 실험에서 RF-스퍼터의 파워에 따른 산화물 반도체 내의 전하 캐리어(carrier)의 이동도 변화를 측정한 결과를 나타내는 그래프이다.
도 4의 그래프에서, 가로축은 상기 RF-마그네트론 스퍼터링 공정 시 RF-스퍼터의 파워의 크기를 의미하고, 세로축은 측정된 산화물 반도체 내의 전하 캐리어의 이동도(이하, "이동도"라고 칭함)를 의미한다. 상기 이동도는 단위 시간 및 단위 전압 당 캐리어가 이동한 면적으로 정의되며, 단위는 cm2/Vsec이다.
도 4의 그래프에 따르면, RF-스퍼터의 파워가 증가하여 상기 산화물 반도체에 첨가되는 탄탈륨(Ta)의 함량이 증가할수록, 상기 이동도가 감소함을 알 수 있었다. 즉, 산화물 반도체에 첨가되는 첨가원소(즉, 탄탈륨(Ta))의 함량이 지나치게 증가하면, 산화물 반도체 내의 이동도가 감소하여 박막 트랜지tm터의 전기적 특성이나 기능이 저하됨을 알 수 있었다.
위에서 언급한 바와 같이, 반도체 패턴(300)에 포함되는 첨가원소는 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 억제하여, 산화물 반도체 패턴(300)에 포함된 이온의 환원 또는 석출을 억제할 수 있다. 그러나, 반도체 패턴(300)이 상기 첨가원소를 지나치게 많이 포함하면, 산화물 반도체 내의 이동도가 현격하게 감소하여 박막 트랜지tm터의 전기적 특성이나 기능을 저하할 수 있다. 따라서, 상기 첨가원소의 함량은, 예컨대, 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 등과 같이 반도체 패턴(300)의 산화물 반도체에 포함되는 주요 원소들의 함량보다 적은 것이 바람직하다.
그런데, 이동도의 감소를 줄이기 위해서 상기 첨가원소의 함량을 줄이면, 소스 전극(210)과 드레인 전극(230)에 포함된 금속의 산화 억제 및 산화물 반도체 패턴(300)에 포함된 이온의 환원 또는 석출 억제 효과가 저하된다. 따라서, 상기 첨가원소의 효과(즉, 산화물 반도체 패턴(300)에 포함된 이온의 석출 억제 효과)를 저하시키지 않으면서 산화물 반도체 내의 이동도 감소를 최소화할 수 있는 방안이 필요하다.
이하, 게이트 절연층(150)에 접하는 반도체 패턴(300)의 면을 제1 면(301)이라고 정의하고, 소스 전극(210)과 드레인 전극(230)에 접하는 반도체 패턴(300)의 면을 제2 면(302)이라고 정의한다. 제2 면(302)은 제1 면(301)의 반대쪽에 위치한다.
상기 첨가원소는 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 억제하는 역할을 하므로, 소스 전극(210)과 드레인 전극(230)에 접하는 반도체 패턴(300)의 제2 면(302)에 가까운 부분에 더 많이 분포하는 것이 바람직하다.
반도체 패턴(300)의 제1 면(301)은 소스 전극(210)과 드레인 전극(230)에 접하지 않기 때문에, 상기 반도체 패턴(300)의 제1 면(301)에 가까운 부분이 상기 첨가원소를 포함하지 않거나 첨가원소를 상대적으로 적게 포함하더라도, 상기 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 억제하는 효과가 저하되지 않는다. 한편, 반도체 패턴(300)의 제1 면(301)에 가까운 부분이 상기 첨가원소를 포함하지 않거나 첨가원소를 상대적으로 적게 포함하면, 산화물 반도체 내의 이동도 감소를 방지할 수 있다. 이와 같이, 상기 반도체 패턴(300)에 포함되는 첨가원소의 함량 분포를 조절하여 산화물 반도체 내의 이동도 감소를 최소화할 수 있다.
본 발명의 실시예들에 따르면, 반도체 패턴(300)의 제1 면(301)에 가까운 부분에 포함된 첨가원소의 함량(content)이 제2 면(302)에 가까운 부분에 포함된 첨가원소의 함량보다 적거나 제로(zero)이다. 이하, "첨가원소의 함량이 제로"라는 표현은 첨가원소가 포함되어 있지 않음을 의미한다. 즉, 상기 첨가원소가 반도체 패턴(300)의 모든 부분에 균일하게 분포되어 있는 것이 아니라, 반도체 패턴(300) 내에서 게이트 절연층(150)에 접하는 제1 면(301)에 가까운 부분보다 소스 전극(210)과 드레인 전극(230)에 접하는 제2 면(302)에 가까운 부분에 상기 첨가원소가 더 많이 분포되어 있다. 게다가, 게이트 절연층(150)에 접하는 제1 면(301)에 가까운 부분은 상기 첨가원소를 포함하지 않을 수도 있다.
도 5a 및 도 5b는 도 1에 도시된 산화물 반도체 패턴의 제1 면으로부터의 거리와 산화물 반도체에 첨가되는 첨가원소 또는 아연(Zn)의 함량과의 관계를 나타내는 그래프들이다.
도 5a 및 도 5b에서 세로축은 제1 면(301)으로부터의 거리를 의미하고, 가로축은 함량을 의미한다. "d"는 도 2에 도시된 바와 같이 반도체 패턴(300)의 두께 또는 제1 면(301)과 제2 면(302) 사이의 거리를 의미한다. 그래프의 각각의 치수는 상대적인 양을 뜻하는 임의(arbitrary) 단위를 갖는다.
일 실시예에서, 반도체 패턴(300) 내에 포함되는 첨가원소의 함량은, 도 5a에 도시된 바와 같이, 제2 면(302)으로부터 상기 제1 면(301)에 가까워질수록 점진적으로(gradually) 감소할 수 있다.
제2 면(302)으로부터 상기 제1 면(301)에 가까워질수록 상기 첨가원소의 함량 분포가 점진적으로 감소하는 구조는 어닐링(annealing) 공정을 통해서 형성될 수 있다. 예를 들어, 상기 첨가원소의 산화물로 이루어진 타겟을 이용하는 스퍼터링 공정을 통해서 반도체 패턴(300)의 제2 면(302)에 상기 첨가원소를 형성하고, 약 200℃ 내지 약 400℃ 정도의 공기 또는 질소 분위기에서 약 10분 내지 약 4시간 동안 어닐링(annealing)을 하면, 제2 면(302)에 형성된 첨가원소가 제1 면(301)을 향하여 확산된다. 어닐링 시간이 지나치게 길면, 상기 첨가원소가 반도체 패턴(300)에 균일하게 확산되어, 첨가원소의 함량 분포가 점진적으로 감소하는 구조를 구현할 수 없다. 따라서, 상기 어닐링 온도와 어닐링 시간은 상기 첨가원소의 종류, 산화물 반도체의 종류, 온도에 따른 첨가원소와 산화물 반도체의 반응 속도 등에 따라 적절하게 조절되어야 한다.
다른 실시예들에서, 반도체 패턴(300) 내에 포함되는 첨가원소의 함량은, 도 5b에 도시된 바와 같이, 제2 면(302)으로부터 제1 면(301)에 가까워질수록 계단식으로 감소할 수도 있다. 예를 들어, 서로 다른 함량의 첨가원소를 포함하는 복수의 서브 반도체 패턴들을 적층하면, 상기 첨가원소의 함량이 제2 면(302)으로부터 제1 면(301)에 가까워질수록 계단식으로 감소하는 구조를 구현할 수 있다.
도 5a 및 도 5b에 도시된 반도체 패턴(300) 내에 포함되는 첨가원소의 함량 분포는 본 발명의 예들에 불과하며, 본 발명은 도 5a 및 도 5b에 도시된 함량 분포에만 한정되는 것은 아니다. 즉, 반도체 패턴(300)의 제1 면(301)에 가까운 부분에 포함된 상기 첨가원소의 함량(content)이 상기 제2 면(302)에 가까운 부분에 포함된 상기 첨가원소의 함량보다 적거나 제로이기만 하다면, 상기 첨가원소의 함량 분포는 다양하게 변경될 수 있다.
도 6a 내지 도 6d는 각종 금속이 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn)의 산화물 1몰과 반응하여 금속 산화물을 형성하는데 필요한 산화물 형성 자유 에너지를 나타내는 그래프들이다.
도 6a 내지 도 6d에 도시된 그래프에서, 세로축의 하부는 산화물 형성 자유 에너지의 절대값이 크다는 것을 의미하고, 세로축의 상부는 산화물 형성 자유 에너지의 절대값이 작다는 것을 의미한다. 특정 금속이 다른 금속 산화물 1몰과 반응하여 산화되는데 필요한 산화물 형성 자유 에너지의 절대값이 크다는 것(즉, 세로축의 하부)은 상기 특정 금속이 산화되려는 경향이 크다는 것을 의미한다. 다시 말해, 산화물 형성 자유 에너지의 절대값이 크다는 것은 상기 금속 산화물에 포함된 금속 이온이 환원되려는 경향이 크다는 것을 의미한다.
도 6a 내지 도 6d를 참조하면, 인듐(In) 산화물, 갈륨(Ga) 산화물, 아연(Zn) 산화물 및 주석(Sn) 산화물들 중에서, 인듐(In) 산화물이 티타늄(Ti), 알루미늄(Al), 탄탈륨(Ta), 실리콘(Si)과 같은 금속과 반응하여 인듐(In)으로 환원되려는 경향이 가장 크다는 것을 알 수 있다. 또한, 인듐(In)의 녹는점은 약 157℃로서, 열처리 공정과 같은 후속 공정의 공정 온도인 약 250℃ 내지 약 350℃보다 낮다. 따라서, 산화물 반도체에 포함될 수 있는 인듐(In) 이온이 소스 전극(210) 및 드레인 전극(230)에 포함된 금속과 반응하여 환원되면, 상기 열처리 공정과 같은 후속 공정 시에 액상으로 용출될 수 있다. 산화물 반도체에 포함된 이온이 액상으로 용출되면, 박막 트랜지스터의 신뢰성 저하되거나, 스위칭 기능이 마비될 수도 있다.
산화물 반도체에 포함될 수 있는 갈륨(Ga) 이온은 인듐(In) 이온에 비해 소스 전극(210) 및 드레인 전극(230)에 포함된 금속과 반응하여 환원되려는 경향이 작다. 그러나, 갈륨(Ga)의 녹는점은 약 29℃로서, 상기 열처리 공정과 같은 후속 공정의 공정 온도인 약 250℃ 내지 약 350℃보다 매우 낮다. 따라서, 소스 전극(210) 및 드레인 전극(230)에 포함된 금속과 반응하여 환원되면, 상기 열처리 공정과 같은 후속 공정 시에 액상으로 용출될 수 있는 단점이 있다.
반면에, 아연(Zn) 산화물은 티타늄(Ti), 알루미늄(Al), 탄탈륨(Ta), 실리콘(Si)과 같은 금속과 반응하여 아연(Zn)으로 환원되려는 경향이 가장 작음을 알 수 있다. 게다가, 아연(Zn)의 녹는점은 약 420℃로서, 상기 열처리 공정과 같은 후속 공정의 공정 온도인 약 250℃ 내지 약 350℃보다 높다. 따라서, 비록 소스 전극(210) 및 드레인 전극(230)에 포함된 금속과 반응하여 환원되더라도, 상기 후속 공정 시에 액상으로 용출되지는 않을 수 있다. 따라서, 반도체 패턴(300)의 산화물 반도체가 상대적으로 아연(Zn) 이온을 더 많이 포함하는 경우, 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화물 형성 자유 에너지와 무관하게, 상기 금속의 산화를 억제할 수 있다.
도 6a 내지 도 6d에는 도시되지 않았으나, 네오디뮴(Nd), 니오븀(Nb), 이트륨(Y), 스칸듐(Sc) 등과 같은 금속들이 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn)의 산화물 1몰과 반응하여 금속 산화물을 형성하는데 필요한 산화물 형성 자유 에너지의 경향 역시 도 6a 내지 도 6d에 도시된 티타늄(Ti), 알루미늄(Al), 탄탈륨(Ta), 실리콘(Si) 등의 금속들과 유사하다.
도 7은 산화물 반도체에 포함되는 아연(Zn) 이온의 함량이 증가함에 따라 산화물 반도체로부터 석출되는 금속의 양이 줄어드는 것을 실험적으로 보여주는 사진들이다.
상기 실험에서, 게이트 전극으로 도너(donor)가 도핑된 실리콘(Si)을 사용하였고, 게이트 절연층으로는 약 1000Å의 실리콘 산화물(SiOx)을 사용하였다. 채널층을 형성하는 산화물 반도체로는 아연-주석 산화물(Zn-Sn Oxide)을 사용하였다. 소스/드레인 전극으로는 티타늄(Ti) 및 반응성이 매우 낮은 백금(Pt)을 사용하였다. 여기서, 상기 아연-주석 산화물 반도체에 포함되는 아연(Zn) 이온과 주석(Sn) 이온의 함량비를 각각 1:1, 2:2, 3:1로 달리한 샘플 세 개를 마련하였다.
상기한 세 개의 샘플들을 약 350℃의 공기(air) 분위기에서 약 1시간 동안 열처리한 후, 상기 아연-주석 산화물 반도체에 포함된 이온이 환원되어 석출된 정도를 전자 현미경 카메라를 통해 촬영하였다.
도 7에서 소스 전극(SE) 및 드레인 전극(DE) 상에 보이는 검은 반점들은 전극들(SE, DE)에 포함된 티타늄(Ti)이 산화물 반도체와 반응하여 산화됨으로 인해서, 상기 아연-주석 산화물 반도체에 포함된 이온이 환원되어 석출된 것을 나타낸다.
아연(Zn) 이온과 주석(Sn) 이온의 함량비가 1:1인 경우에는 매우 많은 검은 반점들이 관찰되는 반면, 아연(Zn) 이온과 주석(Sn) 이온의 함량비가 3:1인 경우에는 검은 반점들이 거의 관찰되지 않음을 확인할 수 있었다. 즉, 상기 산화물 반도체에 첨가되는 아연(Zn) 이온의 함량이 증가할수록, 산화물 반도체에 포함된 이온이 환원되어 석출되는 정도가 줄어들었음을 알 수 있었다. 다시 말해, 산화물 반도체에 아연(Zn) 이온을 더 첨가하는 경우, 산화물 반도체에 포함된 이온의 석출을 억제할 수 있다는 것을 실험적으로 확인할 수 있었다.
그런데, 다시 도 4의 그래프를 참조하면, 아연(Zn) 이온과 주석(Sn) 이온의 함량비가 1:1인 경우(원형 점)의 이동도에 비해 아연(Zn) 이온과 주석(Sn) 이온의 함량비가 3:1인 경우(사각형 점)의 이동도가 감소함을 알 수 있었다. 즉, 상기 산화물 반도체에 첨가되는 아연(Zn) 이온의 함량이 증가할수록, 상기 이동도가 감소함을 알 수 있었다. 산화물 반도체에 첨가되는 아연(Zn) 이온의 함량이 지나치게 증가하면, 산화물 반도체 내의 이동도가 감소하여 박막 트랜지tm터의 전기적 특성이나 기능이 저하될 수 있다.
반도체 패턴(300)의 제1 면(301)은 소스 전극(210)과 드레인 전극(230)에 접하지 않기 때문에, 상기 반도체 패턴(300)의 제1 면(301)에 가까운 부분에는 아연(Zn) 이온이 추가되지 않거나 아연(Zn) 이온이 상대적으로 적게 포함되어도, 상기 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 억제하는 효과가 저하되지 않는다. 한편, 반도체 패턴(300)의 제1 면(301)에 가까운 부분이 상기 첨가원소를 포함하지 않거나 첨가원소를 상대적으로 적게 포함하는 경우, 산화물 반도체 내의 이동도 감소를 방지할 수 있다. 이와 같이, 상기 반도체 패턴(300)에 더 추가되는 아연(Zn) 이온의 함량 분포를 조절하여 산화물 반도체 내의 이동도 감소를 최소화할 수 있다.
이와 같은 원리에 따라, 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 제1 산화물 형성 자유 에너지와의 관계와 무관하게, 소스 전극(210) 및 드레인 전극(230)과 접하는 반도체 패턴(300)의 제2 면(302)에 가까운 부분에 아연(Zn) 이온을 더 첨가하여, 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 억제할 수 있다. 즉, 본 발명의 실시예들에 따르면, 반도체 패턴(300)이 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 중에서 적어도 하나의 원소의 이온을 포함하는 산화물로 이루어지는 경우, 게이트 절연층(150)에 접하는 제1 면(301)에 가까운 부분에 포함된 아연(Zn) 이온의 함량이 소스 전극(210) 및 드레인 전극(230)에 접하는 제2 면(302)에 가까운 부분에 포함된 아연(Zn) 이온의 함량보다 적거나 제로일 수 있다. 예를 들어, 상기 반도체 패턴(300)의 제1 면(301)에 가까운 부분은 아연(Zn)을 포함하지 않는 인듐 산화물로 이루어지고, 제2 면(302)에 가까운 부분은 인듐-아연 산화물 또는 인듐-아연-주석 산화물로 이루어질 수 있다. 또한, 상기 반도체 패턴(300)은 제1 면(301)에 가까운 부분이 인듐 산화물이고, 제2 면(302)에 가까운 부분이 인듐-아연 산화물 또는 인듐-주석 산화물인 이중층 구조를 가질 수도 있다.
반도체 패턴(300) 내에 포함되는 아연(Zn) 이온의 함량은, 도 5a에 도시된 바와 같이, 상기 제2 면(302)으로부터 상기 제1 면(301)에 가까워질수록 점진적으로(gradually) 감소할 수 있다. 이와 달리, 도 5b에 도시된 바와 같이, 반도체 패턴(300) 내에 포함되는 아연(Zn) 이온의 함량은 상기 제2 면(302)으로부터 상기 제1 면(301)에 가까워질수록 계단식으로 감소할 수도 있다.
도 5a 및 도 5b에 도시된 반도체 패턴(300) 내에 포함되는 아연(Zn) 이온의 함량 분포는 본 발명의 예들에 불과하며, 본 발명은 도 5a 및 도 5b에 도시된 함량 분포에만 한정되는 것은 아니다. 즉, 반도체 패턴(300)의 제1 면(301)에 가까운 부분에 포함된 아연(Zn) 이온의 함량이 상기 제2 면(302)에 가까운 부분에 포함된 아연(Zn) 이온의 함량보다 적거나 제로이기만 하다면, 상기 아연(Zn) 이온의 함량 분포는 다양하게 변경될 수 있다.
다른 일 실시예에서는, 상기 아연(Zn) 이온의 함량의 분포뿐만 아니라 상기 제1 금속원소의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 절대값의 제2 산화물 형성 자유 에너지를 갖는 첨가원소의 함량도 함께 조절할 수 있다. 예를 들어, 제1 면(301)에 가까운 부분에 포함된 상기 첨가원소의 함량 및 상기 아연(Zn) 이온의 함량 각각이 제2 면(302)에 가까운 부분에 포함된 상기 첨가원소의 함량 및 상기 아연(Zn) 이온의 함량보다 적거나 제로일 수 있다. 이와 같이, 상기 첨가원소의 함량 분포뿐만 아니라 상기 아연(Zn) 이온의 함량 분포도 함께 조절하면, 산화물 반도체 내의 이동도의 감소를 최소화하면서, 전극들(210, 230)에 포함된 금속이 산화물 반도체와 반응하여 산화되는 것을 억제하는데 더 효과적일 수 있다.
도 8은 본 발명의 다른 실시예들에 따른 박막 트랜지스터의 단면도이다.
도 8을 참조하여 설명하는 박막 트랜지스터는 도 1 및 도 2를 참조하여 설명한 박막 트랜지스터와 비교할 때, 반도체 패턴(300)이 이중층 구조를 갖는 것을 제외하면, 도 1 및 도 2를 참조하여 설명한 박막 트랜지스터와 실질적으로 동일하거나 유사하다. 따라서, 도 1 및 도 2을 참조하여 설명된 박막 트랜지스터의 구성 요소와 유사하거나 실질적으로 동일한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 반복되는 자세한 설명은 생략한다.
도 8을 참조하면, 상기 박막 트랜지스터는 게이트 전극(110), 게이트 절연층(150), 반도체 패턴(300), 소스 전극(210) 및 드레인 전극(230)을 포함한다.
반도체 패턴(300)은 제1 서브 반도체 패턴(310) 및 제2 서브 반도체 패턴(320)으로 이루어진 이중층 구조를 갖는다. 제1 서브 반도체 패턴(310)은 게이트 절연층(150)에 접하는 제1 면(301)을 가지고, 제2 서브 반도체 패턴(320)은 소스 전극(210)과 드레인 전극(230)에 접하는 제2 면(302)을 갖는다. 즉, 제1 서브 반도체 패턴(310)은 게이트 절연층(150)에 접하도록 배치되고, 제2 서브 반도체 패턴(320)은 소스 전극(210)과 드레인 전극(230)에 접하도록 배치된다.
본 발명의 실시예들에 따르면, 반도체 패턴(300)과 접하고 있는 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 방지하기 위해서, 소스 전극(210) 및 드레인 전극(230)에 접하고 있는 제2 서브 반도체 패턴(320)이 소스 전극(210) 및 드레인 전극(230)에 포함된 금속원소의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 절대값의 제2 산화물 형성 자유 에너지를 갖는 첨가원소를 포함할 수 있다. 예를 들어, 소스 전극(210) 및 드레인 전극(230)이 티타늄(Ti)을 포함하는 경우, 제2 서브 반도체 패턴(320)의 첨가원소는 티타늄(Ti)의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 제2 산화물 형성 자유 에너지의 절대값을 갖는 티타늄(Ti), 이트륨(Y), 스칸듐(Sc), 탄탈륨(Ta), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함할 수 있다.
위에서 설명한 바와 같이, 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 절대값의 제2 산화물 형성 자유 에너지를 갖는 첨가원소를 제2 서브 반도체 패턴(320)에 추가하여, 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 억제할 수 있다. 산화물 반도체에 포함된 인듐(In)이나 갈륨(Ga) 등과 같은 이온의 환원에 의한 석출은 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화에 기인한다. 따라서, 상기 첨가원소에 의해 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화가 억제되면, 산화물 반도체에 포함된 이온의 환원 또는 석출을 억제할 수 있다. 상기 첨가원소를 통해서 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 억제하고, 산화물 반도체에 포함된 이온의 환원 또는 석출을 억제하는 원리는 이미 위에서 상세하게 설명하였으므로, 반복되는 상세한 설명은 생략한다.
한편, 산화물 반도체가 상기 첨가원소를 지나치게 많이 포함하면, 산화물 반도체 내의 이동도가 현격하게 감소하여 박막 트랜지tm터의 전기적 특성이나 기능을 저하할 수 있다. 따라서, 소스 전극(210) 및 드레인 전극(230)에 접하지 않는 제1 서브 반도체 패턴(310)에 포함된 상기 첨가원소의 함량은 상기 제2 서브 반도체 패턴(320)에 포함된 상기 첨가원소의 함량보다 적거나 제로일 수 있다.
제1 서브 반도체 패턴(310)은 소스 전극(210)과 드레인 전극(230)에 접하지 않기 때문에, 제1 서브 반도체 패턴(310)이 상기 첨가원소를 포함하지 않거나 첨가원소를 상대적으로 적게 포함하더라도, 상기 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 억제하는 효과가 저하되지 않는다. 즉, 제1 서브 반도체 패턴(310)이 상기 첨가원소를 포함하지 않거나 첨가원소를 상대적으로 적게 포함하면, 산화물 반도체 내의 이동도 감소를 방지할 수 있다.
이와 같이, 반도체 패턴(300)을 소스 전극(210)과 드레인 전극(230)에 접하지 않는 제1 서브 반도체 패턴(310) 및 소스 전극(210)과 드레인 전극(230)에 접하는 제2 서브 반도체 패턴(320)으로 분리하고, 제1 서브 반도체 패턴(310) 및 제2 서브 반도체 패턴(320)에 포함되는 첨가원소의 함량 분포를 조절하여 산화물 반도체 내의 이동도 감소를 최소화할 수 있다.
특히, 반도체 패턴(300)을 첨가원소의 함량이 서로 다른 두 개의 서브 반도체 패턴들(310, 320)을 개별적으로 형성하여 적층하는 경우, 상기 첨가원소가 각각의 서브 반도체 패턴 내에서 균일하게 분포하더라도, 산화물 반도체 내의 이동도의 감소를 최소화하면서 산화물 반도체에 포함된 이온이 환원되어 석출되는 것을 억제하는 효과를 얻을 수 있다. 즉, 각 서브 반도체 패턴들(310, 320)을 제조하는 공정에서, 첨가원소의 함량 분포를 조절하기 위해 첨가원소의 확산 정도를 정밀하게 제어할 필요가 없기 때문에, 반도체 패턴(300)의 제조 공정을 단순화할 수 있다.
본 발명의 다른 실시예들에서, 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 제1 산화물 형성 자유 에너지와의 관계와 무관하게, 소스 전극(210) 및 드레인 전극(230)과 접하는 제2 반도체 패턴(320)에 아연(Zn) 이온을 더 첨가하여, 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 억제할 수도 있다. 산화물 반도체에 아연(Zn) 이온을 더 첨가하여 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 억제하고, 산화물 반도체에 포함된 이온의 환원 또는 석출을 억제하는 원리는 이미 위에서 상세하게 설명하였으므로, 반복되는 상세한 설명은 생략한다.
이 경우, 소스 전극(210) 및 드레인 전극(230)에 접하지 않는 제1 서브 반도체 패턴(310)에 포함되는 아연(Zn) 이온의 함량은 제2 서브 반도체 패턴(320)에 포함되는 아연(Zn) 이온의 함량보다 적거나 제로일 수 있다. 예를 들어, 제1 서브 반도체 패턴(310)은 아연(Zn)을 포함하지 않는 인듐 산화물로 이루어지고, 제2 서브 반도체 패턴(320)은 인듐-아연 산화물 또는 인듐-아연-주석 산화물로 이루어질 수 있다. 또는, 제1 서브 반도체 패턴(310)은 아연(Zn)을 포함하지 않는 인듐 산화물로 이루어지고, 제2 서브 반도체 패턴(320)은 아연-주석 산화물로 이루어질 수도 있다.
이와 같이, 반도체 패턴(300)을 제1 서브 반도체 패턴(310) 및 제2 서브 반도체 패턴(320)으로 분리하고, 제1 서브 반도체 패턴(310) 및 제2 서브 반도체 패턴(320)에 포함되는 아연(Zn) 이온의 함량 분포를 달리하여, 산화물 반도체 내의 이동도 감소를 최소화할 수 있다.
다른 일 실시예에서, 상기 아연(Zn) 이온의 함량의 분포뿐만 아니라 상기 제1 금속원소의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 절대값의 제2 산화물 형성 자유 에너지를 갖는 첨가원소의 함량도 함께 조절할 수 있다. 예를 들어, 제1 서브 반도체 패턴(310)에 포함된 상기 첨가원소의 함량 및 상기 아연(Zn) 이온의 함량 각각이 제2 서브 반도체 패턴(320)에 포함된 상기 첨가원소의 함량 및 상기 아연(Zn) 이온의 함량보다 적거나 제로일 수 있다. 이와 같이, 상기 첨가원소의 함량 분포뿐만 아니라 상기 아연(Zn) 이온의 함량 분포도 함께 조절하면, 산화물 반도체 내의 이동도의 감소를 최소화하면서, 전극들(210, 230)에 포함된 금속이 산화물 반도체와 반응하여 산화되는 것을 억제하는데 더 효과적일 수 있다.
도 9는 본 발명의 또 다른 실시예들에 따른 박막 트랜지스터의 단면도이다.
도 9를 참조하여 설명하는 박막 트랜지스터는 도 1, 도 2 및 도 8을 참조하여 설명한 박막 트랜지스터와 비교할 때, 반도체 패턴(300)이 삼중층 이상의 구조를 갖는 것을 제외하면, 도 1, 도 2 및 도 8을 참조하여 설명한 박막 트랜지스터와 실질적으로 동일하거나 유사하다. 따라서, 도 1, 도 2 및 도 8을 참조하여 설명된 박막 트랜지스터의 구성 요소와 유사하거나 실질적으로 동일한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 반복되는 자세한 설명은 생략한다.
도 9를 참조하면, 상기 박막 트랜지스터는 게이트 전극(110), 게이트 절연층(150), 반도체 패턴(300), 소스 전극(210) 및 드레인 전극(230)을 포함한다.
반도체 패턴(300)은 제1 서브 반도체 패턴(310), 제2 서브 반도체 패턴(320) 및 제3 서브 반도체 패턴(330)으로 이루어진 삼중층 구조를 갖는다.
제1 서브 반도체 패턴(310)은 게이트 절연층(150)에 접하는 제1 면(301)을 가지고, 제3 서브 반도체 패턴(330)은 소스 전극(210)과 드레인 전극(230)에 접하는 제2 면(302)을 갖는다. 즉, 제1 서브 반도체 패턴(310)은 게이트 절연층(150)에 접하도록 배치되고, 제3 서브 반도체 패턴(320)은 소스 전극(210)과 드레인 전극(230)에 접하도록 배치된다. 제2 서브 반도체 패턴(310)은 제1 서브 반도체 패턴(310)과 제3 서브 반도체 패턴(320) 사이에 배치된다.
본 발명의 실시예들에 따르면, 반도체 패턴(300)과 접하고 있는 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 방지하기 위해서, 소스 전극(210) 및 드레인 전극(230)에 접하고 있는 제3 서브 반도체 패턴(330)이 소스 전극(210) 및 드레인 전극(230)에 포함된 금속원소의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 절대값의 제2 산화물 형성 자유 에너지를 갖는 첨가원소를 포함할 수 있다. 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 절대값의 제2 산화물 형성 자유 에너지를 갖는 첨가원소를 제3 서브 반도체 패턴(330)에 추가하여, 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 억제할 수 있다. 또한, 상기 첨가원소에 의해 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화가 억제되면, 산화물 반도체에 포함된 이온의 환원 또는 석출을 억제할 수 있다. 상기 첨가원소를 통해서 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 억제하고, 산화물 반도체에 포함된 이온의 환원 또는 석출을 억제하는 원리는 이미 위에서 상세하게 설명하였으므로, 반복되는 상세한 설명은 생략한다.
한편, 산화물 반도체가 상기 첨가원소를 지나치게 많이 포함하면, 산화물 반도체 내의 이동도가 현격하게 감소하여 박막 트랜지tm터의 전기적 특성이나 기능을 저하할 수 있다. 따라서, 소스 전극(210) 및 드레인 전극(230)에 접하지 않는 제2 서브 반도체 패턴(320)에 포함된 상기 첨가원소의 함량은 상기 제3 서브 반도체 패턴(330)에 포함된 상기 첨가원소의 함량보다 적거나 제로일 수 있다. 또한, 소스 전극(210) 및 드레인 전극(230)에 접하지 않는 제1 서브 반도체 패턴(310)에 포함된 상기 첨가원소의 함량은 상기 제2 서브 반도체 패턴(310) 및 제3 서브 반도체 패턴(330)에 포함된 상기 첨가원소의 함량보다 적거나 제로일 수 있다. 다시 말해, 반도체 패턴(300)이 세 개의 서브 반도체 패턴들(310, 320, 330)을 포함하고, 상기 서브 반도체 패턴들(310, 320, 330)중에서 게이트 절연층(150)에 접하는 제1 면(301)에 상대적으로 가깝게 배치되는 서브 반도체 패턴(즉, 제1 서브 반도체 패턴(310))에 포함된 상기 첨가원소의 함량이 제2 면(302)에 상대적으로 가깝게 배치되는 서브 반도체 패턴(즉, 제3 서브 반도체 패턴(330))에 포함된 첨가원소의 함량보다 적을 수 있다.
제1 서브 반도체 패턴(310) 또는 제2 서브 반도체 패턴(320)은 소스 전극(210)과 드레인 전극(230)에 접하지 않기 때문에, 제1 서브 반도체 패턴(310) 또는 제2 서브 반도체 패턴(320)이 상기 첨가원소를 상대적으로 적게 포함하더라도, 상기 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 억제하는 효과가 저하되지 않는다.
특히, 상기 서브 반도체 패턴들(310, 320, 330) 중에서 게이트 절연층(150)에 접하는 제1 면(301)에 가장 가깝게 배치되는 서브 반도체 패턴(즉, 제1 서브 반도체 패턴(310))에 포함된 상기 첨가원소의 함량은 제로일 수 있다.
본 발명의 다른 실시예들에서, 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 제1 산화물 형성 자유 에너지와의 관계와 무관하게, 소스 전극(210) 및 드레인 전극(230)과 접하는 제3 반도체 패턴(330)에 아연(Zn) 이온을 더 첨가하여, 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 억제할 수도 있다. 산화물 반도체에 아연(Zn) 이온을 더 첨가하여 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 억제하고, 산화물 반도체에 포함된 이온의 환원 또는 석출을 억제하는 원리는 이미 위에서 상세하게 설명하였으므로, 반복되는 상세한 설명은 생략한다.
이 경우, 소스 전극(210) 및 드레인 전극(230)에 접하지 않는 제1 서브 반도체 패턴(310) 및 제2 서브 반도체 패턴(320)에 포함되는 아연(Zn) 이온의 함량은 제3 서브 반도체 패턴(330)에 포함되는 아연(Zn) 이온의 함량보다 적거나 제로일 수 있다. 이와 같이, 반도체 패턴(300)을 다수의 서브 반도체 패턴들(310, 320, 330)로 분리하고, 각각의 서브 반도체 패턴들(310, 320, 330)에 포함되는 아연(Zn) 이온의 함량 분포를 달리하여, 산화물 반도체 내의 이동도 감소를 최소화할 수 있다.
도 9에는 세 개의 서브 반도체 패턴들(310, 320, 330)이 도시되어 있으나, 본 발명은 여기에 한정되지 않으며, 반도체 패턴(300)이 네 개, 다섯 개의 서브 반도체 패턴들을 갖는 다중층 구조를 갖는 경우에도, 그 효과는 실질적으로 동일함을 이해할 수 있을 것이다.
다른 일 실시예에서, 상기 아연(Zn) 이온의 함량의 분포뿐만 아니라 상기 제1 금속원소의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 절대값의 제2 산화물 형성 자유 에너지를 갖는 첨가원소의 함량도 함께 조절할 수 있다. 예를 들어, 상기 서브 반도체 패턴들(310, 320, 330)중에서 제1 면(301)에 상대적으로 가깝게 배치되는 서브 반도체 패턴(즉, 제1 서브 반도체 패턴(310))에 포함된 상기 첨가원소의 함량 및 상기 아연(Zn) 이온의 함량 각각이 제2 면(302)에 상대적으로 가깝게 배치되는 서브 반도체 패턴(즉, 제3 서브 반도체 패턴(330))에 포함된 첨가원소의 함량 및 아연(Zn) 이온의 함량보다 적을 수 있다. 이와 같이, 상기 첨가원소의 함량 분포뿐만 아니라 상기 아연(Zn) 이온의 함량 분포도 함께 조절하면, 산화물 반도체 내의 이동도의 감소를 최소화하면서, 전극들(210, 230)에 포함된 금속이 산화물 반도체와 반응하여 산화되는 것을 억제하는데 더 효과적일 수 있다.
도 10은 본 발명의 또 다른 실시예들에 따른 박막 트랜지스터의 단면도이다.
도 10을 참조하여 설명하는 박막 트랜지스터는 도 8을 참조하여 설명한 박막 트랜지스터와 비교할 때, 게이트 전극(110)이 형성된 부분의 상부에만 반도체 패턴(300)이 형성되는 것을 제외하면, 도 8을 참조하여 설명한 박막 트랜지스터와 실질적으로 동일하거나 유사하다. 따라서, 도 8을 참조하여 설명된 박막 트랜지스터의 구성 요소와 유사하거나 실질적으로 동일한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 반복되는 자세한 설명은 생략한다.
도 10을 참조하면, 상기 박막 트랜지스터는 게이트 전극(110), 게이트 절연층(150), 반도체 패턴(300), 소스 전극(210) 및 드레인 전극(230)을 포함한다. 반도체 패턴(300)은 제1 서브 반도체 패턴(310) 및 제2 서브 반도체 패턴(320)으로 이루어진 이중층 구조를 갖는다. 제1 서브 반도체 패턴(310)은 게이트 절연층(150)에 접하는 제1 면(301)을 가지고, 제2 서브 반도체 패턴(320)은 소스 전극(210)과 드레인 전극(230)에 접하는 제2 면(302)을 갖는다. 즉, 제1 서브 반도체 패턴(310)은 게이트 절연층(150)에 접하도록 배치되고, 제2 서브 반도체 패턴(320)은 소스 전극(210)과 드레인 전극(230)에 접하도록 배치된다.
도 8에 도시된 박막 트랜지스터의 반도체 패턴(300)이 소스 전극(210) 및 드레인 전극(230)의 하부마다 형성되어 있는 것에 반해, 도 10에 도시된 박막 트랜지스터의 반도체 패턴(300)은 게이트 전극(110)이 형성된 부분의 상부에만 형성된다. 도 8에 도시된 박막 트랜지스터의 경우, 소스 전극(210), 드레인 전극(230) 및 반도체 패턴(300)이 동일한 마스크를 이용하여 패터닝되었기 때문에, 소스 전극(210) 및 드레인 전극(230)의 하부마다 반도체 패턴(300)이 형성된다. 그러나, 도 10에 도시된 박막 트랜지스터의 반도체 패턴(300)은 소스 전극(210) 및 드레인 전극(230)을 패터닝하기 위한 마스크와 다른 마스크를 이용하여 패터닝되었기 때문에, 반도체 패턴(300)이 게이트 전극(110)이 형성된 부분의 상부에만 형성된다.
도 10에 도시된 박막 트랜지스터의 반도체 패턴(300)의 패턴 구조와 도 8에 도시된 박막 트랜지스터의 반도체 패턴(300)은 패턴 구조는 서로 다르지만, 본 발명의 원리는 각각의 반도체 패턴에 실질적으로 동일하게 적용될 수 있다.
즉, 반도체 패턴(300)과 접하고 있는 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 방지하기 위해서, 소스 전극(210) 및 드레인 전극(230)에 접하고 있는 제2 서브 반도체 패턴(320)이 소스 전극(210) 및 드레인 전극(230)에 포함된 금속원소의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 절대값의 제2 산화물 형성 자유 에너지를 갖는 첨가원소를 포함할 수 있다. 상기 첨가원소를 통해서 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 억제하고, 산화물 반도체에 포함된 이온의 환원 또는 석출을 억제하는 원리는 이미 위에서 상세하게 설명하였으므로, 반복되는 상세한 설명은 생략한다.
한편, 이동도 감소를 최소화하기 위해, 소스 전극(210) 및 드레인 전극(230)에 접하지 않는 제1 서브 반도체 패턴(310)에 포함된 상기 첨가원소의 함량은 상기 제2 서브 반도체 패턴(320)에 포함된 상기 첨가원소의 함량보다 적거나 제로일 수 있다.
또한, 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 제1 산화물 형성 자유 에너지와의 관계와 무관하게, 소스 전극(210) 및 드레인 전극(230)과 접하는 제2 반도체 패턴(320)에 아연(Zn) 이온을 더 첨가하여, 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 억제할 수도 있다. 산화물 반도체에 아연(Zn) 이온을 더 첨가하여 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 억제하고, 산화물 반도체에 포함된 이온의 환원 또는 석출을 억제하는 원리는 이미 위에서 상세하게 설명하였으므로, 반복되는 상세한 설명은 생략한다.
게다가, 상기 아연(Zn) 이온의 함량의 분포뿐만 아니라 상기 제1 금속원소의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 절대값의 제2 산화물 형성 자유 에너지를 갖는 첨가원소의 함량도 함께 조절할 수 있다. 예를 들어, 제1 서브 반도체 패턴(310)에 포함된 상기 첨가원소의 함량 및 상기 아연(Zn) 이온의 함량 각각이 제2 서브 반도체 패턴(320)에 포함된 상기 첨가원소의 함량 및 상기 아연(Zn) 이온의 함량보다 적거나 제로일 수 있다. 이와 같이, 상기 첨가원소의 함량 분포뿐만 아니라 상기 아연(Zn) 이온의 함량 분포도 함께 조절하면, 산화물 반도체 내의 이동도의 감소를 최소화하면서, 전극들(210, 230)에 포함된 금속이 산화물 반도체와 반응하여 산화되는 것을 억제하는데 더 효과적일 수 있다.
도 11은 본 발명의 또 다른 실시예들에 따른 박막 트랜지스터의 단면도이다.
도 11을 참조하여 설명하는 박막 트랜지스터는 도 8을 참조하여 설명한 박막 트랜지스터와 비교할 때, 게이트 전극(110)이 반도체 패턴(300) 상부에 배치되고, 소스 전극(210) 및 드레인 전극(230)이 반도체 패턴(300) 상부에 배치되는 것을 제외하면, 도 8을 참조하여 설명한 박막 트랜지스터와 실질적으로 동일하거나 유사하다. 따라서, 도 8을 참조하여 설명된 박막 트랜지스터의 구성 요소와 유사하거나 실질적으로 동일한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 반복되는 자세한 설명은 생략한다.
도 11을 참조하면, 상기 박막 트랜지스터는 게이트 전극(110), 게이트 절연층(150), 반도체 패턴(300), 소스 전극(210) 및 드레인 전극(230)을 포함한다. 반도체 패턴(300)은 제1 서브 반도체 패턴(310) 및 제2 서브 반도체 패턴(320)으로 이루어진 이중층 구조를 갖는다. 제1 서브 반도체 패턴(310)은 게이트 절연층(150)에 접하는 제1 면(301)을 가지고, 제2 서브 반도체 패턴(320)은 소스 전극(210)과 드레인 전극(230)에 접하는 제2 면(302)을 갖는다. 즉, 제1 서브 반도체 패턴(310)은 게이트 절연층(150)에 접하도록 배치되고, 제2 서브 반도체 패턴(320)은 소스 전극(210)과 드레인 전극(230)에 접하도록 배치된다.
도 11에 도시된 박막 트랜지스터는, 게이트 전극(110)이 반도체 패턴(300) 상부에 배치되고, 소스 전극(210) 및 드레인 전극(230)이 반도체 패턴(300) 상부에 배치되는 탑-게이트(top-gate) 구조를 갖는다.
도 11에 도시된 박막 트랜지스터의 구조와 도 8에 도시된 박막 트랜지스터의 구조는 서로 다르지만, 본 발명의 원리는 각각의 박막 트랜지스터에 실질적으로 동일하게 적용될 수 있다.
즉, 반도체 패턴(300)과 접하고 있는 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 방지하기 위해서, 소스 전극(210) 및 드레인 전극(230)에 접하고 있는 제2 서브 반도체 패턴(320)이 소스 전극(210) 및 드레인 전극(230)에 포함된 금속원소의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 절대값의 제2 산화물 형성 자유 에너지를 갖는 첨가원소를 포함할 수 있다. 상기 첨가원소를 통해서 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 억제하고, 산화물 반도체에 포함된 이온의 환원 또는 석출을 억제하는 원리는 이미 위에서 상세하게 설명하였으므로, 반복되는 상세한 설명은 생략한다.
한편, 이동도 감소를 최소화하기 위해, 소스 전극(210) 및 드레인 전극(230)에 접하지 않는 제1 서브 반도체 패턴(310)에 포함된 상기 첨가원소의 함량은 상기 제2 서브 반도체 패턴(320)에 포함된 상기 첨가원소의 함량보다 적거나 제로일 수 있다.
또한, 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 제1 산화물 형성 자유 에너지와의 관계와 무관하게, 소스 전극(210) 및 드레인 전극(230)과 접하는 제2 반도체 패턴(320)에 아연(Zn) 이온을 더 첨가하여, 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 억제할 수도 있다. 산화물 반도체에 아연(Zn) 이온을 더 첨가하여 소스 전극(210) 및 드레인 전극(230)에 포함된 금속의 산화를 억제하고, 산화물 반도체에 포함된 이온의 환원 또는 석출을 억제하는 원리는 이미 위에서 상세하게 설명하였으므로, 반복되는 상세한 설명은 생략한다.
게다가, 상기 아연(Zn) 이온의 함량의 분포뿐만 아니라 상기 제1 금속원소의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 절대값의 제2 산화물 형성 자유 에너지를 갖는 첨가원소의 함량도 함께 조절할 수 있다. 예를 들어, 제1 서브 반도체 패턴(310)에 포함된 상기 첨가원소의 함량 및 상기 아연(Zn) 이온의 함량 각각이 제2 서브 반도체 패턴(320)에 포함된 상기 첨가원소의 함량 및 상기 아연(Zn) 이온의 함량보다 적거나 제로일 수 있다. 이와 같이, 상기 첨가원소의 함량 분포뿐만 아니라 상기 아연(Zn) 이온의 함량 분포도 함께 조절하면, 산화물 반도체 내의 이동도의 감소를 최소화하면서, 전극들(210, 230)에 포함된 금속이 산화물 반도체와 반응하여 산화되는 것을 억제하는데 더 효과적일 수 있다.
이와 같이, 본 발명의 다양한 실시예들에 따른 박막 트랜지스터에 따르면, 산화물 반도체 내의 이동도의 감소를 최소화하면서, 전극에 포함된 금속이 산화물 반도체와 반응하여 산화되는 것을 억제할 수 있다. 또한, 산화물 반도체 내의 이동도의 감소를 최소화하면서, 산화물 반도체에 포함된 이온이 환원되어 석출되는 것을 억제할 수 있다.
한편, 도 1은 어레이 기판의 화소 영역에 배치되는 박막 트랜지스터를 나타내고 있으나, 본 발명에 따른 박막 트랜지스터의 용도는 여기에 한정되지 않는다. 예를 들어, 화소 영역 주변에 배치되는 스캔 구동 회로, 쉬프트 레지스터 등에 사용되는 박막 트랜지스터에도 적용될 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 게이트 전극 150: 게이트 절연층
210: 소스 전극 230: 드레인 전극
300: 반도체 패턴 310: 제1 서브 반도체 패턴
320: 제2 서브 반도체 패턴 410: 패시베이션층
450: 화소 전극
210: 소스 전극 230: 드레인 전극
300: 반도체 패턴 310: 제1 서브 반도체 패턴
320: 제2 서브 반도체 패턴 410: 패시베이션층
450: 화소 전극
Claims (20)
- 기판 상에 배치되는 게이트 전극;
상기 게이트 전극과 절연되고, 제1 산화물 형성 자유 에너지를 갖는 제1 금속원소를 포함하는 소스 전극 및 드레인 전극;
상기 게이트 전극을 상기 소스 전극과 상기 드레인 전극으로부터 절연하는 게이트 절연층; 및
상기 게이트 절연층에 접하는 제1 면 및 상기 소스 전극과 상기 드레인 전극에 접하며 상기 제1 면의 반대쪽에 위치하는 제2 면을 가지고, 상기 제1 금속원소의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 절대값의 제2 산화물 형성 자유 에너지를 갖는 첨가원소를 포함하며, 상기 제1 면에 가까운 부분에 포함된 상기 첨가원소의 함량은 상기 제2 면에 가까운 부분에 포함된 상기 첨가원소의 함량보다 적거나 제로(zero)인 산화물 반도체 패턴을 포함하고,
상기 산화물 반도체 패턴은 상기 제1 면에 가까운 부분 및 상기 제2 면에 가까운 부분에서 전체적으로 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 중에서 적어도 하나의 원소의 이온을 포함하는 산화물로 이루어지고,
상기 첨가원소는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn)과 상이한 물질을 포함하는 것을 특징으로 하고,
상기 제1 금속원소가 티타늄(Ti)을 포함는 경우, 상기 산화물 반도체 패턴의 첨가원소는 상기 티타늄(Ti)의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 제2 산화물 형성 자유 에너지의 절대값을 갖는 티타늄(Ti), 이트륨(Y), 스칸듐(Sc), 탄탈륨(Ta), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함하고,
상기 제1 금속원소가 알루미늄(Al)을 포함하는 경우, 상기 산화물 반도체 패턴의 첨가원소는 상기 알루미늄(Al)의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 제2 산화물 형성 자유 에너지의 절대값을 갖는 알루미늄(Al), 란탄(La), 실리콘(Si), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 니오븀(Nb), 티타늄(Ti), 이트륨(Y), 스칸듐(Sc), 탄탈륨(Ta), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함하고,
상기 제1 금속원소가 몰리브덴(Mo)을 포함하는 경우, 상기 산화물 반도체 패턴의 첨가원소는 상기 몰리브덴(Mo)의 제1 산화물 형성 자유 에너지의 절대값보다 크거나 같은 제2 산화물 형성 자유 에너지의 절대값을 갖는 몰리브덴(Mo), 바나듐(V), 텅스텐(W), 알루미늄(Al), 란탄(La), 실리콘(Si), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 니오븀(Nb), 티타늄(Ti), 이트륨(Y), 스칸듐(Sc), 탄탈륨(Ta), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터. - 삭제
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- 제1항에 있어서, 상기 산화물 반도체 패턴은 상기 게이트 절연층에 접하도록 배치되는 제1 서브 반도체 패턴 및 상기 소스 전극과 상기 드레인 전극에 접하도록 배치되는 제2 서브 반도체 패턴을 포함하고,
상기 제1 서브 반도체 패턴에 포함된 상기 첨가원소의 함량은 상기 제2 서브 반도체 패턴에 포함된 상기 첨가원소의 함량보다 적거나 제로인 것을 특징으로 하는 박막 트랜지스터. - 제5항에 있어서, 상기 제1 서브 반도체 패턴 및 상기 제2 서브 반도체 패턴 각각은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 중에서 적어도 하나의 원소의 이온을 포함하는 산화물로 이루어지고,
상기 제2 서브 반도체 패턴은 아연(Zn) 이온을 포함하며, 상기 제1 서브 반도체 패턴에 포함되는 아연(Zn) 이온의 함량은 상기 제2 서브 반도체 패턴에 포함되는 아연(Zn) 이온의 함량보다 적거나 제로인 것을 특징으로 하는 박막 트랜지스터. - 제1항에 있어서, 상기 산화물 반도체 패턴은 3개 이상의 서브 반도체 패턴들을 포함하고, 상기 서브 반도체 패턴들 중에서 상기 제1 면에 상대적으로 가깝게 배치되는 서브 반도체 패턴에 포함된 상기 첨가원소의 함량이 상기 제2 면에 상대적으로 가깝게 배치되는 서브 반도체 패턴에 포함된 상기 첨가원소의 함량보다 적은 것을 특징으로 하는 박막 트랜지스터.
- 제7항에 있어서, 상기 서브 반도체 패턴들 중에서 상기 제1 면에 가장 가깝게 배치되는 서브 반도체 패턴에 포함된 상기 첨가원소의 함량은 제로인 것을 특징으로 하는 박막 트랜지스터.
- 제7항에 있어서, 상기 서브 반도체 패턴들 각각은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 중에서 적어도 하나의 원소의 이온을 포함하는 산화물로 이루어지고,
상기 서브 반도체 패턴들 중에서 상기 제1 면에 상대적으로 가깝게 배치되는 서브 반도체 패턴에 포함된 아연(Zn) 이온의 함량이 상기 제2 면에 상대적으로 가깝게 배치되는 서브 반도체 패턴에 포함된 아연(Zn) 이온의 함량보다 적은 것을 특징으로 하는 박막 트랜지스터. - 제9항에 있어서, 상기 서브 반도체 패턴들 중에서 상기 제1 면에 가장 가깝게 배치되는 서브 반도체 패턴에 포함된 아연(Zn) 이온의 함량은 제로인 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 상기 산화물 반도체 패턴 내의 상기 첨가원소의 함량은 상기 제2 면으로부터 상기 제1 면에 가까워질수록 점진적으로 감소하는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 상기 산화물 반도체 패턴은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 중에서 적어도 하나의 원소의 이온을 포함하는 산화물로 이루어지고,
상기 산화물 반도체 패턴 내의 아연(Zn) 이온의 함량이 상기 제2 면으로부터 상기 제1 면에 가까워질수록 점진적으로 감소하는 것을 특징으로 하는 박막 트랜지스터. - 삭제
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