TWI483036B - 陣列基板及其製作方法 - Google Patents

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Description

陣列基板及其製作方法
本發明係關於一種陣列基板及其製作方法，尤指一種可提昇製程穩定性與產品良率的陣列基板及其製作方法。
平面顯示器，例如液晶顯示器，由於具有輕薄短小、低輻射與低耗電等特性，已取代傳統的陰極射線管(cathode ray tube，CRT)顯示器，並成為顯示器的主流。在顯示器的發展上，係不斷朝著高解析度要求的方向發展。然而，隨著解析度的提升，面板上薄膜電晶體(thin film transistor，TFT)的數量也隨之提升，使得面板上的可利用空間不斷縮小。同時，在製程設計上更常以增加微影暨蝕刻製程(photo-etching process，以下簡稱為PEP)的次數改善開口率與薄膜電晶體的效能。
然而，每增加一道PEP不僅導致先後形成的膜層產生對準問題，更增加了對所欲保護的組成元件與所欲移除的組成元件的完整度問題，亦即造成了製程困難度的提昇與製程穩定度的下降。由此可知，目前仍需要一種可有效提昇製程穩定度的陣列基板及其製作方法。
本發明之一目的在於提供一種陣列基板及其製作方法，以提昇製程穩定度，同時提升顯示器良率。
為達上述目的，本發明係提供一種陣列基板之製作方法，包括下列步驟。首先提供基板，基板具有畫素區域以及與畫素區域鄰接之周邊區域。接下來形成複數個畫素結構於畫素區域中，且畫素結構至少其中之一的製造方法包含：於基板上形成圖案化第一金屬層、閘極絕緣層以及圖案化第二金屬層，其中圖案化第一金屬層包括閘極，圖案化第二金屬層包括源極與汲極。接下來，形成圖案化半導體層，且圖案化半導體層包括第一半導體圖案與第二半導體圖案，其中第一半導體圖案大體上對應於閘極並覆蓋部分源極與汲極，而第二半導體圖案則覆蓋部分汲極。於基板上形成一第一保護層，第一保護層具有第一開口，且第一開口暴露出部分第二半導體圖案。於第一保護層上形成第一圖案化透明導電層，其中第一圖案化透明導電層包括透明導電圖案，且透明導電圖案經由第一開口與第二半導體圖案電性連接。
為達上述目的，本發明更提供一種陣列基板。陣列基板包括基板與複數個畫素結構。基板具有畫素區域以及與畫素區域鄰接之周邊區域，而畫素結構設置於畫素區域內。畫素結構至少其中之一包括設置於基板的畫素區域內之閘極、閘 極絕緣層、源極與汲極、圖案化半導體層、第一保護層以及透明導電圖案。圖案化半導體層包括第一半導體圖案與第二半導體圖案，第一半導體圖案大體上對應於閘極並部分覆蓋源極與汲極，第二半導體圖案則覆蓋部分汲極。第一保護層設置於圖案化半導體層上方，其具有第一開口，且第一開口部分暴露出第二半導體圖案。透明導電圖案設置於第一保護層上，並經由第一開口與第二半導體圖案電性連接。
為使熟習本發明所屬技術領域具通常知識者能更進一步了解本發明，下文特刊舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
請參考第1圖至第6圖，第1圖至第6圖繪示了本發明之一第一實施例所提供之陣列基板之製作方法之示意圖，其中第1圖係為本實施例所提供之陣列基板之上視示意圖，第2圖為本實施例所提供之陣列基板之局部示意圖，而第3圖至第6圖則為本實施例所提供之陣列基板之製作方法之示意圖，且為第2圖中沿A1 -A1 ’剖線、B1 -B1 ’剖線與C1 -C1 ’剖線繪示之剖面示意圖。本發明之陣列基板及其製作方法係以液晶顯示面板(例如：水平電場驅動的液晶顯示面板、垂直電場驅動的液晶顯示面板、光學補償彎曲(optically compensated bend，OCB)液晶顯示面板、膽固醇液晶顯示面 板、藍相液晶顯示面板、或其它合適的液晶顯示面板)之陣列基板及其製作方法為例說明，且不以此為限。本發明之陣列基板亦可為其它類型的非自發光顯示面板例如電泳顯示面板、電濕潤顯示面板、或其它合適的非自發光顯示面板之陣列基板。此外本發明之陣列基板亦可為自發光顯示面板例如電漿顯示面板、場發射顯示面板或其它合適的自發光顯示面板之陣列基板。本實施例提供之陣列基板100之製作方法首先提供基板108(示於第3圖)，且基板108具有畫素區域102與周邊區域104。畫素區域102係用以顯示畫面，因此又可稱為顯示區域；而周邊區域104可用以設置導線(圖未示)、測試線(圖未示)或驅動電路(圖未示)，例如資料線驅動電路和掃描線驅動電路。基板108可為一硬式基板例如玻璃基板，或一可撓式基板例如塑膠基板，但不以此為限。畫素區域102內係可形成複數個畫素結構106，如第2圖所示。
如第3圖所示，接下來於基板108上形成圖案化第一金屬層M1。圖案化第一金屬層M1可包含設置於畫素區域102內的閘極110，以及選擇性設置於周邊區域104內的連接層112。熟習該項技藝之人士應知周邊區域104內連接層112的設置係可因產品要求不同而設置或省略，故本實施例並不受限於第3圖所繪示者。隨後於基板108上形成一覆蓋閘極110與連接層112的閘極絕緣層114。圖案化第一金屬層M1 可為單層金屬層或多層金屬層，且圖案化第一金屬層M1的材料可為各式具有良好導電性之金屬、合金或其組合。閘極絕緣層114的材料則可為各種有機或無機絕緣材料，例如氧化矽、氮化矽或氮氧化矽等，但不以此為限。隨後，於閘極絕緣層114上形成一圖案化第二金屬層M2，圖案化第二金屬層M2包含一源極116a、一汲極116b，設置於畫素區域102內，此外圖案化第二金屬層M2更包含另一連接層118設置於周邊區域104內。另外需注意的是，當周邊區域104內的電路設計需要電性連接連接層112與連接層118時，本實施例更可在形成圖案化第二金屬層M2之前，先於周邊區域104內的連接層112上的閘極絕緣層114內形成一暴露部分連接層112的開口118a，故連接層118可透過開口118a與連接層112電性連接。圖案化第二金屬層M2可為單層金屬層或多層金屬層，且圖案化第二金屬層M2的材料可為各式具有良好導電性之金屬、合金或其組合。
請參閱第4圖。在形成圖案化第二金屬層M2之後，於基板108上形成圖案化半導體層S1。如第4圖所示，圖案化半導體層S1包括第一半導體圖案120、第二半導體圖案122與第三半導體圖案124。第一半導體圖案120與第二半導體圖案122係設置於畫素區域102內，且第一半導體圖案120大體上對應於閘極110並覆蓋部分源極116a與汲極116b，而第二半導體圖案122則覆蓋部分之汲極116b。另外如第2圖與第4圖所示，第一半導體圖案120與第 二半導體圖案122係彼此分隔(spaced apart)，亦即結構上彼此分離。另外，第三半導體圖案124亦與第一半導體圖案120與第二半導體圖案122結構上彼此分離。在本實施例中，圖案化半導體層S1可包含一圖案化氧化物半導體層，例如氧化銦鎵鋅(indium gallium zinc oxide，IGZO)層、氧化銦鋅(indium zinc oxide，IZO)、氧化銦鎵(indium gallium oxide，IGO)或氧化鋅(zinc oxide，ZnO)，但不限於此。是以如第2圖與第4圖所示，在畫素區域102內，閘極110、第一半導體圖案120、源極116a以及汲極116b構成薄膜電晶體126。而在周邊區域104內，連接層112、連接層118與第三半導體圖案124構成連接結構128。由於薄膜電晶體126與連接結構128之各組成膜層與形成步驟係為本技術領域中具通常知識者所熟知，故該等細節於此係不再贅述。
請參閱第5圖。在形成圖案化半導體層S1之後，係於基板108上形成第一保護層130。第一保護層130可為單層膜層或多層膜層。在本實施例中，第一保護層130為一多層膜層，其由下而上依序可包含一絕緣層132與一平坦層134。如第5圖所示，絕緣層132覆蓋薄膜電晶體126與連接結構128；而平坦層134則覆蓋絕緣層132。絕緣層132可包含無機絕緣層，例如包含氮化矽、氧化矽或氧化鋁；而平坦層134則可包含有機絕緣層，例如壓克力材料，但皆不限於此。隨後，進行乾蝕刻製程，例如但不限於利用一三氯化硼(boron trichloride，BCl3 )與氯氣(chlorine，Cl2 ) 進行的乾蝕刻製程以蝕刻第一保護層130，而於第一保護層130內形成第一開口140與第三開口144。但熟習該項技藝之人士應知周邊區域104內的第三開口144係可選擇性地形成，換句話說，當周邊區域104內的電路設計不需要此第三開口144時，本實施例亦可僅於畫素區域102內形成所需的第一開口140而已。如第5圖所示，第一開口140係形成於畫素區域102內，且暴露出部分第二半導體圖案122；而第三開口144係形成於周邊區域104內，且暴露出部分第三半導體圖案124。另外需注意的是，在本實施例中，由於第一保護層130係為一多層膜層，因此形成第一開口140與第三開口144的步驟有多種選擇。例如，可以先形成一絕緣材料層並對絕緣材料層圖案化以形成絕緣層132，隨後再形成平坦層134。或者，可先依序形成一絕緣材料層和一平坦材料層，再利用同一道微影與蝕刻製程圖案化絕緣材料層與平坦材料層以形成絕緣層132與平坦層134。又或者，當平坦層134係選用感光性有機材料時，亦可先利用微影製程圖案化感光性有機材料以形成平坦層134，接著再以平坦層134為遮罩，對平坦層134暴露出的一絕緣材料層進行蝕刻以形成絕緣層132。藉由上述任何一種步驟最後均可獲得如第5圖所示的第一開口140與第三開口144。更重要的是，在進行乾蝕刻製程時，第二半導體圖案122與第三半導體圖案124係做為蝕刻停止層，用以保護其下方的圖案化第二金屬層M2(包含汲極116b與連接層118)，故可提升汲極116b與連接層118的膜層完整度。
請繼續參閱第5圖。於第一保護層130內形成第一開口140與第 三開口144之後，接著對圖案化半導體層S1進行一表面處理製程150。詳言之，係對暴露出之圖案化半導體層S1進行一表面處理製程150，例如電漿表面處理。舉例來說，在本實施例中係利用氬(argon，Ar)電漿表面處理，但不限於此。表面處理製程150的目的之一係用以提高暴露於第一開口140與第三開口144內的第二半導體圖案122與第三半導體圖案124的導電度，而有利於後續的電性連接表現。而用以作為薄膜電晶體126的主動層的第一半導體圖案120則受到第一保護層130的保護，故其導電度並不會受到影響。換句話說，薄膜電晶體126之電性表現不會受到表面處理製程150的影響。
請參閱第6圖與第7圖。首先需注意的是，為強調畫素區域102內的元件組成關係，第6圖與第7圖中係省略周邊區域104而未繪示。然而，熟習該項技藝之人士應知周邊區域104內係可根據其電路設計的要求於第三開口144內形成所需的金屬導電層或透明導電層，完成連接結構128對外部或對內部的電性連接，故該等細節不再於此贅述。如第6圖所示，接下來，於第一保護層130上形成第一圖案化透明導電層T1。在本實施例中，第一圖案化透明導電層T1包括一透明導電圖案160，而透明導電圖案160係作為畫素結構(示於第1圖)106之畫素電極，其材料可包氧化銦錫(indium tin oxide，ITO)，但不限於此，而可為其它適合之透明導電材料。值得注意的是，畫素電極，即透明導電圖案160，係經由第一開口140與第二半導體圖案122電性連接，進而電性連 接至薄膜電晶體126。如前所述，由於第二半導體圖案122的導電度係可藉由表面處理製程150提升，故畫素電極可透過第二半導體圖案122順利地電性連接至汲極116b。
請參閱第7圖。在本實施例中，更可提供一彩色濾光片基板200，彩色濾光片基板200亦可包含一硬式基板或可撓式基板202，可撓式基板202上形成有一第二圖案化透明導電層T2，用以作為一共通電極204。陣列基板100與彩色濾光片基板200之間可形成顯示介質層(圖未示)例如液晶層，即可形成一顯示面板400。
本第一實施例所提供之陣列基板及其製作方法係利用第二半導體圖案122作為第一開口140的蝕刻停止層，以及作為其下方圖案化第二金屬層M2(即汲極116b)的保護層。因此在蝕刻第一保護層130時，可完整保護汲極116b，避免蝕刻製程傷害甚至移除汲極116b，使得後續畫素電極與汲極116b接觸良好，而使得訊號可寫入畫素電極。更重要的是，本實施例所提供之陣列基板及其製作方法，不僅可用以保護畫素區域102內的汲極116b，更可用以保護周邊電路區104內的連接層118。換句話說，凡是在第一保護層130中需要製作暴露出圖案化第二金屬層M2的開口處，本實施例即於該開口預定處先行形成一蝕刻停止層(包含第二半導體圖案122與第三半導體圖案124的圖案化半導體層S1)，以完整保護開口處的圖案化第二金屬層M2，避免蝕刻製程影響圖案化第二金屬層M2的膜層完整度。
請參閱第8圖至第9圖並一併參閱第3圖至第6圖，其中第8圖至第9圖繪示了本發明之一第二實施例所提供之陣列基板之製作方法之示意圖，另外需注意第9圖繪示了第8圖中沿A2 -A2 ’剖線與B2 -B2 ’剖線所得之剖面示意圖，且第二實施例中與第一實施例相同的組成元件係由相同的元件符號說明，並且可具有相同的材料選擇。另外值得注意的是，在本實施例中，周邊區域104的製作步驟及該等連接結構128係同於第一實施例所揭示，熟習該項技藝之人士係可根據上述實施例與第3圖至第6圖製作，故以下不再贅述該等細節。
請接續第6圖後參閱第9圖。本實施例係如前述第一實施例相同，於基板108之畫素區域102內形成薄膜電晶體126，並於薄膜電晶體126上形成第一保護層130，隨後於第一保護層130內形成第一開口140，用以暴露出對應汲極116b的部分第二半導體圖案122。接下來，於第一保護層130上形成一第一圖案化透明導電層T1。本實施例中，第一圖案化透明導電層T1包括一透明導電圖案160與一共通電極164。值得注意的是，透明導電圖案160係經由第一開口140與第二半導體圖案122電性連接，但透明導電圖案160與共通電極164結構上彼此分離。
請繼續參閱第9圖。之後，於第一圖案化透明導電層T1上形成第二保護層162，並於第二保護層162中形成第二開口142，以暴露 出部分透明導電圖案160。如前所述，由於第二保護層162包含與絕緣層132相同之材料，因此在製作第二開口142時，亦可採用乾蝕刻製程，例如前述之三氯化硼與氯氣之乾蝕刻製程蝕刻第二保護層162。值得注意的是，在蝕刻第二保護層162時，透明導電圖案160與第二半導體圖案122可同時用來保護下方的圖案化第二金屬層M2，即汲極116b，故本實施例中，汲極116b即使經歷兩次蝕刻製程，仍可維持其膜層完整度。
請仍然參閱第9圖。在形成第二保護層162與第二開口142之後，係於第二保護層162上形成第二圖案化透明導電層T2。值得注意的是，本實施例中，第二圖案化透明導電層T2係用以作為畫素電極，且經由第二開口142與透明導電圖案160電性連接，隨之與第二半導體圖案122電性連接。因此廣義而言，第二圖案化透明導電層T2與透明導電圖案160均可視為畫素電極的一部分。另外如第9圖所示，第二保護層162仍然電性隔離第二圖案化透明導電層T2(即畫素電極)與共通電極164。另外，在本實施例中，畫素電極可具有複數個開口166，例如條狀開口或狹縫(slit)。如前所述，由於第二半導體圖案122的導電度係可藉由表面處理製程150提升，故畫素電極可透過第二半導體圖案122順地利電性連接至汲極116b，而完成陣列基板上各畫素結構106之製作。如第9圖所示，在畫素結構106的汲極116b端，本實施例係提供一圖案化第二金屬層M2/圖案化半導體層S1/第一圖案化透明導電層T1/第二圖案化透明導電層T2(即汲極116b/第二半導體圖案122/透明導電圖案160/ 畫素電極)的四層導電膜堆疊結構。
根據本第二實施例所提供之陣列基板及其製作方法，係利用第二半導體圖案122與透明導電圖案160作為下方圖案化第二金屬層M2的保護層。因此在蝕刻第一保護層130與第二保護層162時，可完整保護圖案化第二金屬層M2，避免蝕刻製程傷害甚至移除圖案化第二金屬層M2。如前所述，根據本實施例所提供之陣列基板及其製作方法，凡是在第一保護層130中需要製作暴露出圖案化第二金屬層M2的開口處，本實施例即於該開口預定處先行形成蝕刻停止層(包含第二半導體圖案122以及透明導電圖案160)，以完整保護開口處的圖案化第二金屬層M2，故即使汲極116b需經歷兩次的蝕刻製程，本實施例所提供之陣列基板及其製作方法仍可有效地避免多次蝕刻製程影響圖案化第二金屬層M2的膜層完整度。
請參閱第10圖並一併參閱第3圖至第6圖，其繪示了本發明之第三實施例所提供之陣列基板之製作方法之示意圖。需注意的是，第三實施例中與前述第一實施例相同的組成元件係由相同的元件符號說明，並具有相同的材料選擇。另外值得注意的是，在本實施例中，周邊區域104的製作步驟及該等連接結構128係同於第一實施例所揭示，熟習該項技藝之人士係可根據上述實施例與第3圖至第6圖製作，故以下不再贅述該等細節。
請接續第6圖後參閱第10圖。本實施例係如前述第一實 施例相同，於基板108之畫素區域102內形成薄膜電晶體126，並於薄膜電晶體126上形成第一保護層130，隨後於第一保護層130內形成第一開口140，用以暴露出對應汲極116b的部分第二半導體圖案122。接下來如第10圖所示，於第一保護層130上形成第一圖案化透明導電層T1，而在形成第一圖案化透明導電層T1之後，於第一保護層130以及第一圖案化透明導電層T1上形成第二保護層162。在本實施例中，第二保護層162亦為一絕緣層，其可包含與絕緣層132相同或不同的材料。而在形成第二保護層162之後，接著於第二保護層162上形成第二圖案化透明導電層T2。
請繼續參閱第10圖，在本實施例中，第一圖案化透明導電層T1包括透明導電圖案160，而透明導電圖案160係作為畫素結構(示於第1圖)106之畫素電極。第二圖案化透明導電層T2係作為共通電極164，且共通電極164具有複數個開口166，例如條狀開口或狹縫。第二圖案化透明導電層T2的材料可包括氧化銦錫，但不限於此，而可為其它適合之透明導電材料。至此，係完成畫素結構106與陣列基板100。
接下來請參閱第11圖，第11圖係繪示了本發明之一第四實施例所提供之陣列基板之製作方法之示意圖。首先需注意的是，本實施例中與前述第一至第三實施例相同的組成元件係可具有相同的材料選擇與製程步驟，故相同之處將不再於本實施例中 贅述。另外在本實施例中，周邊區域的製作步驟及其內之連接結構係同於第一實施例所示，故熟習該項技藝之人士係可根據上述實施例與第3圖至第5圖製作，故以下亦不再贅述該等細節。
如第11圖所示，本實施例首先提供基板308，且基板308上係定義有畫素區域302與周邊區域(圖未示)，畫素區域302內係可形成複數個畫素結構306。接下來，於基板308上形成圖案化第二金屬層M2，圖案化第二金屬層M2包含設置於畫素區域302內的源極316a與汲極316b。隨後於基板308上形成圖案化半導體層S1。如第11圖所示，圖案化半導體層S1包括第一半導體圖案320與第二半導體圖案322，第一半導體圖案320覆蓋部分源極316a與汲極316b，第二半導體圖案322則覆蓋部分之汲極316b，但需注意第一半導體圖案320與第二半導體圖案322結構上彼此分離。在本實施例中，圖案化半導體層S1亦可包含一圖案化氧化物半導體層，例如IGZO、IZO、IGO或ZnO，但不限於此。
請繼續參閱第11圖。在形成圖案化半導體層S1之後，於基板308上形成閘極絕緣層314，其覆蓋源極316a、汲極316b以及圖案化半導體層S1。在本實施例中，閘極絕緣層314可包含氧化鋁(aluminum oxide，AlO)，但不限於此。而在形成閘極絕緣層314之後，於閘極絕緣層314上形成圖案化第一金屬層M1，圖案化第一金屬層M1包含閘極310。至此，係於基 板308上的畫素區域302內形成至少一薄膜電晶體326。
請繼續參閱第11圖。在形成薄膜電晶體326之後，係於基板308上形成第一保護層330。在本實施例中，第一保護層330可為一單層膜層，例如可以是一平坦層。但熟習該項技藝之人士應知第一保護層330並不限於此，其亦可為多層膜層。隨後可利用合適之蝕刻製程，於第一保護層330以及閘極絕緣層314內形成第一開口340。如第11圖所示，第一開口340係形成於畫素區域302內，且暴露出部分第二半導體圖案322。值得注意的是，在進行蝕刻製程時，第二半導體圖案322係可保護其下方的圖案化第二金屬層M2，即汲極316b，故可提升汲極316b的膜層完整度。接下來對圖案化半導體層S1進行表面處理製程(圖未示)，以提高暴露於第一開口340內的第二半導體圖案322的導電度。隨後於第一保護層330上形成第一圖案化透明導電層T1。在本實施例中，第一圖案化透明導電層T1包括透明導電圖案360，而透明導電圖案360係作為畫素結構306之畫素電極。值得注意的是，畫素電極，即透明導電圖案360，係經由第一開口340與第二半導體圖案322電性連接。如前所述，由於第二半導體圖案322的導電度係可藉由表面處理製程提升，故畫素電極可透過第二半導體圖案322順利地電性連接至汲極316b。在完成畫素電極之製作後，可於畫素電極與第一保護層330上形成一第二保護層362，以及於第二保護層362上形成共通電極364，而完成陣列基板300各畫素結構306以及陣列基板300之製作。另外，可參考前述實施例而於共通電極364內依產品 需要形成複數個開口，但不限於此。如第11圖所示，在畫素結構306的汲極316b端，本實施例係提供一圖案化第二金屬層M2/圖案化半導體層S1/第一圖案化透明導電層T1(即汲極316b/第二半導體圖案322/畫素電極)的三層導電膜堆疊結構。
根據本第四實施例所提供之陣列基板及其製作方法，亦利用第二半導體圖案322作為其下方圖案化第二金屬層M2的蝕刻停止層。因此在蝕刻第一保護層330與閘極絕緣層314時，可完整保護圖案化第二金屬層M2，避免蝕刻製程傷害甚至移除汲極316b。此外更重要的是，由於本實施例所提供之薄膜電晶體326係具有頂閘極(top-gate)結構，而不同於前述實施例中薄膜電晶體126具有的底閘極(bottom-gate)，換句話說本發明所提供之陣列基板及其製作方法，係可完全整合於不同類型的薄膜電晶體結構中，並在蝕刻製程中有效地保護汲極316b。
綜上所述，本發明所提供之陣列基板及其製作方法，係可用以製作現行的各類陣列基板，並且是當對一保護層進行蝕刻製程時，若保護層與下方之金屬層對同一乾蝕刻氣體之蝕刻選擇比偏低，而會移除至少部分之下方的金屬層時，可以在開口預定處先行形成一蝕刻停止層(圖案化半導體層)，以保護畫素區域或周邊區域的開口預定處下方的金屬層，避免蝕刻製程影響開口預定處下方的金屬層的膜層完整度。故本發明所提供之陣列基板及其製作方法係可在不增加製程成本與製程時間的原則下，有效地提升製程彈性、製程穩定 性以及陣列基板的良率。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、300‧‧‧陣列基板
102、302‧‧‧畫素區域
104‧‧‧周邊區域
106、306‧‧‧畫素結構
108、308‧‧‧基板
110、310‧‧‧閘極
112‧‧‧連接層
114、314‧‧‧閘極絕緣層
116a、316a‧‧‧源極
116b、316b‧‧‧汲極
118‧‧‧連接層
118a‧‧‧開口
120、320‧‧‧第一半導體圖案
122、322‧‧‧第二半導體圖案
124‧‧‧第三半導體圖案
126、326‧‧‧薄膜電晶體
128‧‧‧連接結構
130、330‧‧‧第一保護層
132‧‧‧絕緣層
134‧‧‧平坦層
140、340‧‧‧第一開口
142‧‧‧第二開口
144‧‧‧第三開口
150‧‧‧表面處理製程
160、360‧‧‧透明導電圖案
162、362‧‧‧第二保護層
164、364‧‧‧共通電極
166‧‧‧開口
200‧‧‧彩色濾光片基板
202‧‧‧基板
204‧‧‧共通電極
400‧‧‧顯示面板
M1‧‧‧圖案化第一金屬層
M2‧‧‧圖案化第二金屬層
S1‧‧‧圖案化半導體層
T1‧‧‧第一圖案化透明導電層
T2‧‧‧第二圖案化透明導電層
A1 -A1 ’、B1 -B1 ’、C1 -C1 ’、A2 -A2 ’、B2 -B2 ’‧‧‧剖線
第1圖至第7圖係為本發明之一第一實施例所提供之陣列基板之製作方法之示意圖，其中第1圖係為本實施例所提供之陣列基板的上視示意圖，第2圖為本實施例所提供之陣列基板的局部示意圖，而第3圖至第7圖繪示了第2圖中沿A1-A1 ’剖線、B1 -B1 ’剖線與C1 -C1 ’剖線獲得之剖面示意圖。
第8圖與第9圖係為本發明之一第二實施例所提供之陣列基板之製作方法之示意圖，其中第9圖繪示了第8圖中沿A2 -A2 ’剖線、B2 -B2 ’剖線所得之剖面示意圖。
第10圖係為本發明之一第三實施例所提供之陣列基板之示意圖。
第11圖係為本發明之一第四實施例所提供之陣列基之示意圖。
102‧‧‧畫素區域
104‧‧‧周邊區域
108‧‧‧基板
110‧‧‧閘極
112‧‧‧連接層
114‧‧‧閘極絕緣層
116a‧‧‧源極
116b‧‧‧汲極
118‧‧‧連接層
118a‧‧‧開口
120‧‧‧第一半導體圖案
122‧‧‧第二半導體圖案
124‧‧‧第三半導體圖案
126‧‧‧薄膜電晶體
128‧‧‧連接結構
130‧‧‧第一保護層
132‧‧‧絕緣層
134‧‧‧平坦層
140‧‧‧第一開口
144‧‧‧第三開口
150‧‧‧表面處理製程
M1‧‧‧圖案化第一金屬層
M2‧‧‧圖案化第二金屬層
S1‧‧‧圖案化半導體層
A1 -A1 ’‧‧‧剖線
B1 -B1 ’‧‧‧剖線
C1 -C1 ’‧‧‧剖線

Claims (20)

  1. 一種陣列基板之製作方法，包括：提供一基板，該基板上具有一畫素區域以及與該畫素區域鄰接之一周邊區域；形成複數個畫素結構於該畫素區域中，其中該等畫素結構至少其中之一的製造方法包含：於該基板上形成一圖案化第一金屬層、一閘極絕緣層以及一圖案化第二金屬層，其中該圖案化第一金屬層包括一閘極，該圖案化第二金屬層包括一源極與一汲極；於基板上形成一圖案化半導體層，其中該圖案化半導體層包括一第一半導體圖案與一第二半導體圖案，該第一半導體圖案大體上對應於該閘極並覆蓋部分該源極與該汲極，且該第二半導體圖案覆蓋部分之該汲極；於該基板上形成一第一保護層，其中該第一保護層中具有一第一開口，暴露出部分該第二半導體圖案；以及於該第一保護層上形成一第一圖案化透明導電層，其中該第一圖案化透明導電層包括一透明導電圖案，且該透明導電圖案經由該第一開口與該第二半導體圖案電性連接。
  2. 如請求項1所述之陣列基板之製作方法，其中該圖案化半導體層包括一氧化物半導體層。
  3. 如請求項1所述之陣列基板之製作方法，其中該第一半導體圖案與該第二半導體圖案結構上彼此分離。
  4. 如請求項1所述之陣列基板之製作方法，其中該第一保護層包含一絕緣層與一平坦層。
  5. 如請求項1所述之陣列基板之製作方法，更包括：於該第一保護層上形成一第二保護層；以及於該第二保護層上形成一第二圖案化透明導電層，且該第二圖案化透明導電層具有複數個開口。
  6. 如請求項1所述之陣列基板之製作方法，其中該第一圖案化透明導電層更包括一共通電極，與該透明導電圖案電性分離。
  7. 如請求項6所述之陣列基板之製作方法，更包括：於該第一圖案化透明導電層上形成一第二保護層；於該第二保護層中形成一第二開口，以暴露出部分該透明導電圖案；以及於該第二保護層上形成一第二圖案化透明導電層，其中該第二圖案化透明導電層經由該第二開口與該透明導電圖案電性連接，且該第二圖案化透明導電層具有複數個開口。
  8. 如請求項1所述之陣列基板之製作方法，更包括於形成該第一圖 案化透明導電層之前，對該第二半導體圖案進行一表面處理製程。
  9. 如請求項8所述之陣列基板之製作方法，其中該表面處理製程包含一電漿表面處理。
  10. 如請求項1所述之陣列基板之製作方法，其中該圖案化第二金屬層更包括一連接層，設置於該周邊區域內，該圖案化半導體層更包括一第三半導體圖案，設置於該連接層上且覆蓋部份該連接層，該第一保護層係部份覆蓋該第三半導體圖案，且該第一保護層更具有一第三開口，暴露出部份該第三半導體圖案。
  11. 如請求項1所述之陣列基板之製作方法，其中該閘極、該第一半導體圖案、該源極以及該汲極構成一薄膜電晶體。
  12. 一種陣列基板，包括：一基板，該基板具有一畫素區域以及與該畫素區域鄰接之一周邊區域；複數個畫素結構，設置於該畫素區域中，其中該等畫素結構至少其中之一包含：設置於該基板的該畫素區域內之一閘極、一閘極絕緣層以及一源極與一汲極；一圖案化半導體層，包括： 一第一半導體圖案，大體上對應於閘極並覆蓋部分該源極與該汲極；以及一第二半導體圖案，覆蓋部分該汲極；一第一保護層，設置於該圖案化半導體層上方，其中該第一保護層具有一第一開口，部分暴露出該第二半導體圖案；以及一透明導電圖案，設置於該第一保護層上並經由該第一開口與該第二半導體圖案電性連接。
  13. 如請求項12所述之陣列基板，其中該圖案化半導體層包括一氧化物半導體層。
  14. 如請求項12所述之陣列基板，其中該第一半導體圖案與該第二半導體圖案結構上彼此分離。
  15. 如請求項12所述之陣列基板，其中該第一保護層由下而上依序包含一絕緣層與一平坦層。
  16. 如請求項15所述之陣列基板，其中該絕緣層包含氧化鋁，而該平坦層包含有機材料。
  17. 如請求項12所述之陣列基板，另包括一共通電極，其中該共通電極與該透明導電圖案分別為一第一圖案化透明導電層之一部 分，且該共通電極與該透明導電圖案電性分離。
  18. 如請求項17所述之陣列基板，更包括：一第二保護層，設置於該透明導電圖案與該共通電極上，其中該第二保護層具有一第二開口暴露出部分該透明導電圖案；以及一第二圖案化透明導電層，其中該第二圖案化透明導電層經由該第二開口與該透明導電圖案電性連接，且該第二圖案化透明導電層具有複數個開口。
  19. 如請求項12所述之陣列基板，更包括：一第二保護層，設置於該第一保護層與該透明導電圖案上；以及一圖案化透明導電層，設置於該第二保護層上，且該圖案化透明導電層具有複數個開口。
  20. 如請求項12所述之陣列基板，更包含一設置於該周邊區域內之連接層，且該連接層係設置於該閘極絕緣層與該第一保護層之間，該圖案化半導體層更包括一第三半導體圖案，設置於該連接層上且覆蓋部份該連接層，該第一保護層係部份覆蓋該第三半導體圖案，且該第一保護層更具有一第三開口，暴露出部份該第三半導體圖案。
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