KR102248645B1 - 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 금속 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판은, 기판 위에 형성된 게이트 전극; 상기 게이트 전극을 덮는 게이트 절연막; 상기 게이트 절연막 위에서 상기 게이트 전극을 일측부와 중첩하는 소스 전극; 상기 게이트 절연막 위에서 상기 소스 전극과 일정 거리 이격하고, 상기 게이트 전극의 타측부와 중첩하는 드레인 전극; 상기 소스 전극과 상기 드레인 전극의 상부면들과 접촉하며, 상기 소스 전극과 상기 드레인 전극을 연결하는 산화물 반도체 층; 그리고 상기 산화물 반도체 층과 동일한 형상으로 상부면에 접촉 적층된 에치 스토퍼를 포함한다.

Description

금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 {Thin Film Transistor Substrate Having Metal Oxide Semiconductor and Manufacturing Method Thereof}
본 발명은 금속 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터(Thin Film Transistor: TFT) 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 소스-드레인 전극 형성 후에 반도체 층을 형성함으로써, 소스-드레인 전극에 의해 채널 영역이 일정하게 정의되는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.
능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 액정표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.
수직 전계형 액정표시장치는 상 하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nematic) 모드의 액정을 구동한다. 이러한 수직전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.
수평 전계형 액정표시장치는 하부 기판에 평행하게 배치된 화소 전극과 공통전극 사이에 수평 전계를 형성하여 인-플레인 스위치(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 모드의 액정표시장치는 인 플레인 필드(In Plane Field)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상부 기판과 하부 기판의 간격(셀 갭: Cell Gap)보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통전극과 화소 전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 모드의 화소 전극 및 공통전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 일정 너비를 갖는 화소 전극 및 공통전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소 전극 및 공통전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율을 저하하는 요인이 된다.
이러한 IPS 모드의 액정표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정표시장치가 제안되었다. FFS 타입의 액정표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소 전극을 구비하고, 그 공통전극과 화소 전극이 수직 방향으로 서로 중첩되거나, 중첩하지 않더라도 수평 방향으로의 이격 간격이 상부 기판과 하부 기판의 간격보다 좁게 형성하여 공통전극과 화소 전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상 하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.
프린지 필드 방식의 액정표시장치는 공통 전극과 화소 전극이 중첩되거나 상당히 가까운 위치에 배치되기 때문에 공통 전극과 화소 전극 사이에서 보조 용량이 형성된다. 따라서, IPS 모드와 달리 보조 용량을 형성하지 않아도 된다는 장점이 있다. 하지만, 대화면 표시장치를 프린지 필드 방식으로 구현할 경우, 화소의 크기가 커지고 따라서 보조 용량의 크기도 커지므로 이를 구동하기 위해서는 박막 트랜지스터가 커져야 한다는 문제점이 있다.
이러한 문제점을 해결하기 위해, 박막 트랜지스터의 크기를 키우지 않고도 고용량 구동 특성을 갖는 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판이 응용되고 있다. 도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도이다.
도 1 및 도 2에 도시된 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그 교차 구조에 의해 정의된 각 화소 영역 내에 형성된 박막 트랜지스터(T)를 구비한다.
박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하면 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 층(A)을 포함한다.
특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 구체적으로, 소스 전극(S)과 드레인 전극(D) 사이의 분리된 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 보호하도록 에치 스토퍼(ES)를 형성하는 것이 바람직하다.
화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양하게 형성할 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 형성하고, 화소 전극(PXL)을 최상위층에 형성하는 것이 바람직하다.
즉, 데이터 배선(DL) 및 박막 트랜지스터(T)를 덮는 제1 보호막(PA1) 위에 유전율이 낮은 유기물질을 두껍게 형성한 평탄화막(PAC)을 형성한 후에, 공통 전극(COM) 형성한다. 그리고 공통 전극(COM)을 덮는 제2 보호막(PA2)을 형성 한 후, 공통 전극(COM)과 중첩하는 화소 전극(PXL)을 제2 보호막(PA2) 위에 형성한다. 이러한 구조에서는 화소 전극(PXL)이 데이터 배선(DL)과 제1 보호막(PA1), 평탄화막(PAC), 그리고 제2 보호막(PA2)에 의해 이격되므로 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량을 줄일 수 있다.
공통 전극(COM)은 화소 영역의 형태에 대응하는 장방형으로 형성되고, 화소 전극(PXL)은 다수 개의 선분 형상으로 형성된다. 특히, 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다. 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
또한, 최근 각광을 받고 있는 액티브 매트릭스 방식의 유기발광 다이오드 표시장치에서도, 대전류를 구동하는 데 있어 특성이 우수한 금속 산화물 반도체 물질을 사용한 박막 트랜지스터를 이용하는 추세가 증가하고 있다. 유기발광 다이오드 표시장치의 경우, 도 2에서, 평탄화막(PAC) 위에 공통 전극(COM) 대신에 드레인 전극(D)에 연결된 애노드 전극을 형성하고, 그 위에 유기발광 다이오드를 형성한다. 즉, 구동 소자인 박막 트랜지스터(T)의 구조는 액티브 매트릭스 평판 표시장치에서 공통적으로 적용할 수 있는 구조이다.
구동 특성이 우수한 금속 산화물 반도체 물질을 사용한 박막 트랜지스터가 매트릭스 방식으로 배열된 박막 트랜지스터 기판이 평판형 표시장치에서 주류로 채택되어가고 있다. 앞에서도 설명했듯이 금속 산화물 반도체 물질이 포토리소그래피 공정에서 사용하는 현상액, 식각액 및 스트리퍼 용액 등에 취약하기 때문에, 에치 스토퍼로 반도체 층을 보호한다. 이러한 구조로 인해, 문제가 발생할 수 있다.
이하, 도 3을 참조하여, 에치 스토퍼를 포함하는 산화물 반도체 층을 구비한 박막 트랜지스터 기판에서 문제점을 설명한다. 도 3은, 도 2에서 원형으로 표시한 ① 부분을 확대한, 종래 기술에 의한 금속 산화물 반도체를 포함하는 박막 트랜지스터의 구조를 나타낸 확대 단면도이다.
게이트 절연막(GI) 위에 인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide: IGZO)와 같은 금속 산화물 반도체 물질을 도포하고, 마스크 공정으로 패턴하여, 게이트 전극(G)과 중첩하는 반도체 층(A)을 형성한다. 반도체 층(A) 위에 무기 절연물질을 도포하고, 다른 마스크 공정으로 패턴하여, 중앙부 일정 영역을 덮는 에치 스토퍼(ES)를 형성한다. 그리고, 소스 금속 물질을 도포하고, 또 다른 마스크 공정으로 패턴하여, 에치 스토퍼(ES)의 일측부에 노출된 반도체 층(A)과 접촉하는 소스 전극(S), 그리고 에치 스토퍼(ES)의 타측부에 노출된 반도체 층(A)과 접촉하는 드레인 전극(D)을 형성한다.
이와 같이, 세 개의 서로 다른 마스크 공정을 사용하는 과정에서 마스크 정렬 오차를 고려하여야 한다. 즉, 에치 스토퍼(ES)는 채널 영역의 길이보다 정렬 오차보다 큰 길이를 갖도록 형성하여야 한다. 또한, 소스 전극(S)과 드레인 전극(D)의 일부가 에치 스토퍼(ES)와 중첩하도록 형성하여야 한다. 여기서, 소스-드레인 전극(S, D)이 에치 스토퍼(ES)와 중첩하는 부분을 중첩 영역(OVL)이라고 정의한다.
금속 산화물 반도체 물질을 포함하는 박막 트랜지스터에서, 이 중첩 영역(OVL)이 특성 저하를 야기하는 한 원인으로 알려져 있다. 예를 들어, 유기발광 다이오드 표시장치에서, 박막 트랜지스터의 포화 영역에서 휘도를 제어하는 방식을 채택하기도 한다. 이 경우, 박막 트랜지스터의 포화 특성이 확보되지 않으면, 휘도 불량이 발생한다. 이러한 산화물 박막 트랜지스터의 포화 특성을 확보하기 위해서는 중첩 영역(OVL)의 크기를 1㎛ 이하로 조절할 수 있어야 바람직하다. 하지만, 현재의 공정 기술상 수 백만 화소 이상의 박막 트랜지스터 기판 전체에 걸쳐 균일하게 중첩 영역(OVL)을 유지한다는 것은 거의 불가능에 가깝다.
따라서, 금속 산화물 반도체 물질을 포함하는 박막 트랜지스터를 개발, 제조 및 생산함에 있어서, 중첩 영역을 제거 혹은 최소화한 구조를 갖고, 채널 길이를 일정하게 유지할 수 있는 기술이 필요하다.
본 발명의 목적은 상기 문제점들을 극복하기 위해 고안된 것으로, 소스 전극과 드레인 전극 사이에 형성되는 채널 층의 길이가 최적화된 금속 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판 및 그 제조 방법을 제공한다. 본 발명의 다른 목적은, 반도체 층과 소스-드레인 전극 사이에 에치 스토퍼와 같은 절연막이 개재되지 않고 직접 접촉함으로써 불필요한 중첩 영역이 존재하지 않는 금속 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판 및 그 제조 방법을 제공한다.
상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판은, 기판 위에 형성된 게이트 전극; 상기 게이트 전극을 덮는 게이트 절연막; 상기 게이트 절연막 위에서 상기 게이트 전극을 일측부와 중첩하는 소스 전극; 상기 게이트 절연막 위에서 상기 소스 전극과 일정 거리 이격하고, 상기 게이트 전극의 타측부와 중첩하는 드레인 전극; 상기 소스 전극과 상기 드레인 전극의 상부면들과 접촉하며, 상기 소스 전극과 상기 드레인 전극을 연결하는 산화물 반도체 층; 그리고 상기 산화물 반도체 층과 동일한 형상으로 상부면에 접촉 적층된 에치 스토퍼를 포함한다.
상기 소스 전극 및 상기 드레인 전극은, 제1 금속층 및 제2 금속층이 적층되되, 상기 제2 금속층의 하부에 배치되는 상기 제1 금속층은 상기 제2 금속층의 크기보다 외측으로 돌출된 확장부를 포함하며, 상기 산화물 반도체 층은 상기 제1 금속층의 상부면 및 식각된 측면, 그리고 상기 확장부의 상부면 및 식각된 측면과 접촉하는 것을 특징으로 한다.
상기 제1 금속층은 몰리브덴 및 타타늄 중 적어도 어느 한 금속을 포함하고, 상기 제2 금속층은 구리 및 알루미늄을 포함하는 저저항 금속물질을 포함하는 것을 특징으로 한다.
상기 소스 전극 및 상기 드레인 전극은, 상기 제2 금속층 위에 적층된 제3 금속층을 더 포함하고, 상기 산화물 반도체 층은 상기 제3 금속층의 상부면 및 식각된 측면, 상기 제2 금속층의 식각된 측면, 그리고 상기 확장부의 상부면 및 식각된 측면과 접촉하는 것을 특징으로 한다.
상기 산화물 반도체 층은, 인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide; IGZO)과 같은 금속 산화물 반도체 물질을 포함하는 것을 특징으로 한다.
상기 산화물 반도체 층 및 상기 에치 스토퍼는, 상기 소스 전극 및 상기 드레인 전극을 포함하는 소스-드레인 요소와 동일한 형상 및 크기를 갖고 적층되는 것을 특징으로 한다.
또한, 본 발명에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판의 제조 방법은, 기판 위에 게이트 전극을 형성하는 제1 마스크 공정; 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에서 상기 게이트 전극의 일측부와 중첩하는 소스 전극 및 상기 소스 전극과 일정 거리 이격하여 상기 게이트 전극의 타측부와 중첩하는 드레인 전극을 형성하는 제2 마스크 공정; 그리고 상기 소스 전극과 상기 드레인 전극을 연결하는 산화물 반도체 층, 그리고 상기 산화물 반도체 층 위에서 동일한 형상 및 크기로 적층된 에치 스토퍼를 형성하는 제3 마스크 공정을 포함한다.
상기 제2 마스크 공정은, 상기 게이트 절연막 위에 소스-드레인 금속층을 도포하는 단계; 상기 소스-드레인 금속층 위에 포토레지스트를 도포하는 단계; 하프-톤 마스크를 이용하여, 상기 소스 전극 및 상기 드레인 전극을 포함하는 소스-드레인 요소에 상응하는 영역에는 제1 두께를 갖고, 상기 소스 전극과 상기 드레인 전극 사이의 공간에 상응하는 영역에는 상기 제1 두께보다 얇은 제2 두께를 갖도록 상기 포토레지스트를 패턴하는 단계; 상기 포토레지스트를 애슁하여, 상기 제1 두께를 갖는 영역의 상기 포토레지스트는 얇게 만들고, 상기 제2 두께를 갖는 영역의 상기 포토레지스트를 제거하여, 소스-드레인 포토레지스트 패턴을 형성하는 단계; 상기 소스-드레인 포토레지스트 패턴을 마스크로 하여 상기 소스-드레인 금속층을 패턴하는 단계; 그리고 상기 소스-드레인 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 제3 마스크 공정은, 상기 패턴된 상기 소스-드레인 요소 위에 산화물 반도체 물질을 도포하는 단계; 상기 산화물 반도체 물질 위에 무기 절연물질을 도포하는 단계; 상기 무기 절연물질 위에 포토레지스트를 도포하는 단계; 상기 하프-톤 마스크를 이용하여, 상기 포토레지스트를 패턴하는 단계; 상기 패턴된 포토레지스트를 마스크로 하여 상기 무기 절연물질과 상기 산화물 반도체 물질을 패턴하는 단계; 그리고 상기 패턴된 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의한 산화물 반도체를 포함하는 박막 트랜지스터 기판은, 소스-드레인 전극을 먼저 형성하고, 그 위에 반도체 층을 형성함으로써, 소스 전극과 드레인 전극 사이의 채널 영역을 정확하고 균일하게 형성할 수 있다. 따라서, 박막 트랜지스터의 특성을 안정화하고 최적화한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판을 제공할 수 있다. 또한, 하프-톤 마스크를 사용하여 소스-드레인 전극에 하부 테일을 형성함으로써 채널 층과의 양호한 접촉성을 확보할 수 있는 박막 트랜지스터 기판의 제조 방법을 제공한다. 이와 동시에, 단일 하프-톤 마스크로 소스-드레인 전극을 형성하는 과정과 반도체 층을 형성하는 과정에서 공통으로 사용함으로써 마스크 제조 비용을 절감할 수 있는 박막 트랜지스터 기판의 제조 방법을 제공한다.
도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I'선을 따라 자른 단면도.
도 3은, 도 2에서 원형으로 표시한 ① 부분을 확대한, 종래 기술에 의한 금속 산화물 반도체를 포함하는 박막 트랜지스터의 구조를 나타낸 확대 단면도.
도 4는 본 발명의 제1 실시 예에 의한 산화물 반도체 물질을 포함하는 프린지 필드형 액정 표시장치용 박막 트랜지스터 기판을 나타내는 평면도.
도 5는, 도 4에서 절취선 II-II'선을 따라 자른, 본 발명의 제1 실시 예에 의한 산화물 반도체 물질을 포함하는 프린지 필드형 액정 표시장치용 박막 트랜지스터 기판을 나타내는 단면도.
도 6은, 도 4에서 절취선 II-II'선을 따라 자른, 본 발명의 제2 실시 예에 의한 산화물 반도체 물질을 포함하는 프린지 필드형 액정 표시장치용 박막 트랜지스터 기판을 나타내는 단면도.
도 7은 본 발명의 제3 실시 예에 의한 산화물 반도체 채널 층을 포함하는 프린지 필드형 액정 표시장치용 박막 트랜지스터 기판을 나타내는 평면도.
도 8은 도 7에 도시한 박막 트랜지스터 기판을 절취선 III-III'선을 따라 자른 단면도.
도 9a 내지 도 9k는 본 발명의 제2 실시 예에 의한 산화물 반도체 채널 층을 포함하는 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들로 도 6의 III-III'로 자른 단면도들.
이하, 첨부한 도면들을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 4 내지 5를 참조하여 본 발명의 제1 실시 예를 설명한다. 편의상, 액정표시장치용 박막 트랜지스터 기판으로 설명하지만, 유기발광 다이오드 표시장치와 같은 다른 평판 표시장치에도 적용할 수 있다. 도 4는 본 발명의 제1 실시 예에 의한 산화물 반도체 채널 층을 포함하는 프린지 필드형 액정 표시장치용 박막 트랜지스터 기판을 나타내는 평면도이다. 도 5는, 도 4에서 절취선 II-II'선을 따라 자른, 본 발명의 제1 실시 예에 의한 산화물 반도체 물질을 포함하는 프린지 필드형 액정 표시장치용 박막 트랜지스터 기판을 나타내는 단면도이다.
도 4 및 도 5에 도시된 금속 산화물 반도체 물질을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그 교차 구조에 의해 정의된 각 화소 영역 내에 형성된 박막 트랜지스터(T)를 구비한다.
박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하면서 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 층(A)을 포함한다.
본 발명에서는, 게이트 전극(G)을 덮는 게이트 절연막(GI) 위에 소스 전극(S) 및 드레인 전극(D)을 먼저 형성한다. 소스 전극(S)과 드레인 전극(D)은 게이트 전극(G)과 중첩하면서 일정 간격을 두고 이격하여 서로 대향하는 구조를 갖는다.
소스 전극(S) 및 드레인 전극(D) 위에는 반도체 층(A)이 형성된다. 특히, 반도체 층(A)을 IGZO와 같은 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 반도체 층(A)은 소스 전극(S) 및 드레인 전극(D)의 상면 일부와 접촉하면서, 소스 전극(S)에서 시작하여 게이트 전극(G)의 중앙부와 중첩하고, 드레인 전극(D)까지 연장되도록 형성된다. 소스 전극(S)과 드레인 전극(D) 사이에 이격된 거리가 채널 영역의 길이를 정의한다. 이와 같은 구조에서는 소스-드레인 전극(S-D)을 패턴함으로써 채널 영역이 바로 정의된다. 소스-드레인 전극(S-D)과 반도체 층(A)이 직접 접촉하기 때문에 채널 영역이 정확하게 정의되며, 여러 박막 트랜지스터들 모두가 일정한 채널 영역을 갖도록 형성할 수 있다.
필요에 따라서는, 반도체 층(A) 위에 에치 스토퍼(ES)가 반도체 층(A)과 동일한 형상으로 형성될 수 있다. 이 에치 스토퍼(ES)는 반도체 층(A)을 패턴하는 포토리소그래피 공정에서 사용하는 현상액, 식각액 및 스트리퍼 용액으로부터 반도체 층(A)을 보호하기 위한 것이다. 하지만, 본 발명에서는 에치 스토퍼(ES)와 소스-드레인 전극(S-D)들이 중첩되는 부분이 없다. 따라서, 반도체 층(A)의 채널 영역 특성을 안정화할 수 있다.
이와 같이, 소스-드레인 전극(S-D)이 먼저 형성되고, 금속 산화물을 포함하는 반도체 층(A)이 그 위에 적층됨으로써 박막 트랜지스터(T)가 완성된다. 박막 트랜지스터(T)가 완성된 기판(SUB) 전체 표면 위에 제1 보호막(PA1)이 도포된다.
화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 형성하고, 화소 전극(PXL)을 최상위층에 형성하는 것이 바람직하다.
이를 위해, 데이터 배선(DL) 및 박막 트랜지스터(T)를 덮는 제1 보호막(PA1) 위에 유전율이 낮은 유기물질을 두껍게 형성한 평탄화막(PAC)을 형성한다. 그 후, 평탄화막(PAC) 위에 공통 전극(COM) 형성한다. 공통 전극(COM)은 박막 트랜지스터(T)를 제외한 기판(SUB) 전체를 덮도록 형성할 수 있다. 또는, 드레인 전극(D)을 노출할 콘택홀(CH)을 포함한 일정 영역(COMh)을 제외하고 기판(SUB) 전체를 덮도록 형성할 수 있다.
그리고 공통 전극(COM)을 덮는 제2 보호막(PA2)을 형성 한 후, 공통 전극(COM)과 중첩하는 화소 전극(PXL)을 제2 보호막(PA2) 위에 형성한다. 이러한 구조에서는 화소 전극(PXL)이 데이터 배선(DL)과 제1 보호막(PA1), 평탄화막(PAC), 그리고 제2 보호막(PA2)에 의해 이격되므로 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량을 줄일 수 있다.
제2 보호막(PA2), 평탄화막(PAC) 및 제1 보호막(PA1)을 관통하여 드레인 전극(D)의 일부를 노출하는 콘택홀(CH)이 형성된다. 제2 보호막(PA2) 위에는 콘택홀(CH)을 통해 드레인 전극(D)과 접촉하는 호소 전극(PXL)이 형성된다. 화소 전극(PXL)은 다수 개의 선분 형상으로 형성된다. 특히, 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다.
화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
제1 실시 예의 제1 응용 예에 의한 박막 트랜지스터 기판에서, 산화물 반도체 층(A)은 약 600Å 이하의 얇은 두께로 도포된다. 또한, 소스-드레인 전극(S-D)을 구리(Copper; Cu)와 같은 저저항 금속물질로 형성하는 경우, 구리와 IGZO 사이의 접촉 불량으로 인해 뜯김이 발생할 수 있다. 따라서, 소스-드레인 전극(S-D)과의 사이에서 오믹 접촉에 문제가 발생할 수도 있다.
이러한 제1 실시 예에서 발생할 수 있는, 문제를 해결할 수 있는 방안으로, 도 4 및 도 6을 참조하여 본 발명의 제2 실시 예를 설명한다. 본 발명의 제2 실시 예에 의한 박막 트랜지스터 기판에서, 평면도 상의 구조는 제1 실시 예에 의한 것과 차이가 없다. 따라서, 도 4를 그대로 인용하고, 차이가 나타나는 단면도는 도 6을 이용한다. 도 6은, 도 4에서 절취선 II-II'선을 따라 자른, 본 발명의 제2 실시 예에 의한 산화물 반도체 물질을 포함하는 프린지 필드형 액정 표시장치용 박막 트랜지스터 기판을 나타내는 단면도이다.
제2 실시 예에 의한 박막 트랜지스터의 구조를 나타내는 단면도인 도 6을, 제1 실시 예에 의한 박막 트랜지스터의 구조를 나타내는 도 5와 비교하면, 소스-드레인 전극(S-D)의 구조 및 형상에서 차이가 있다. 여기서는, 이 차이점을 중점으로 설명한다.
소스-드레인 전극(S-D)은 3중층 구조로 형성한다. 즉, 제1 금속층(M1), 제 금속층(M2) 및 제3 금속층(M3)이 적층된 구조로 소스-드레인 전극(S-D)을 형성한다. 예를 들어, 제2 금속층(M2)은 배선으로서 저저항 특성을 확보할 수 있도록 구리나 알루미늄과 같은 금속물질을 포함할 수 있다. 제1 금속층(M1)과 제3 금속층(M3)은 제2 금속층(M2)이 나타낼 수 있는 단점인, 다른 물질층과의 접촉성 그리고 내부식성 및 내화학성을 보완하기 위한 것으로 몰리브덴(Mo) 또는 티타늄(Ti)을 포함하거나 몰리브덴-티타늄(MoTi) 합금을 포함할 수 있다.
특히, 제일 하부에 형성되는 제1 금속층(M1)은 제2 금속층(M2) 보다 약간 더 넓은 형상을 갖도록 형성하는 것이 바람직하다. 이와 같이, 제1 금속층(M1)은 제2 금속층(M2)의 하부에서 측면으로 약간 더 돌출된 확장부(TL)(혹은, 테일(Tail))를 더 포함하는 것을 특징으로 한다.
또한, 제3 금속층(M3)은 제2 금속층(M2) 위에 형성되어, 에치 스토퍼(ES)와 반도체 층(ES)을 패턴할 때, 식각액에 의해 손상되기 쉬운 제2 금속층(M2)을 보호하는 기능을 한다. 이와 더불어, 제3 금속층(M3)은 제2 금속층(M2)에 비해 금속 산화물 반도체 물질과 계면 접촉성이 우수한 특성을 갖는 것이 바람직하다.
이와 같이, 제1 금속층(M1) 및 제3 금속층(M3)으로 인해, 금속 산화물질을 포함하는 반도체 층(A)은 소스-드레인 전극(S-D)과 접촉 면적이 증가하고, 계면에서의 오믹 접촉성을 유지할 수 있다.
특히, 제1 금속층(M1)의 경우 확장부(TL)을 갖도록 형성하기 위해, 소스-드레인 전극(S-D)을 형성하는 식각 공정에서 식각액의 성분을 조절하거나, 식각 시간을 조절하여, 제2 금속층(M2)이 제1 금속층(M1)보다 약간 더 과 식각이 발생하도록 할 수 있다. 다른 방법으로는, 하프-톤 마스크를 사용하고, 포토레지스트를 애슁함으로써, 제1 금속층(M1)이 확장부(TL)를 포함하도록 형성할 수 있다.
이하, 도 7 및 8을 참조하여, 본 발명의 제3 실시 예에 대하여 설명한다. 본 발명의 제3 실시 예에서는, 제2 실시 예에 비해서 좀더 단순한 구조로, 제2 실시 예에서 이루고자하는 목적을 달성할 수 있는 박막 트랜지스터 기판을 설명한다. 도 7은 본 발명의 제3 실시 예에 의한 산화물 반도체 채널 층을 포함하는 프린지 필드형 액정 표시장치용 박막 트랜지스터 기판을 나타내는 평면도이다. 도 8은 도 7에 도시한 박막 트랜지스터 기판을 절취선 III-III'선을 따라 자른 단면도이다.
먼저, 제3 실시 예에 의한 박막 트랜지스터의 구조를 나타내는 단면도인 도 8을, 제1 실시 예에 의한 박막 트랜지스터의 구조를 나타내는 도 5와 비교하면, 소스-드레인 전극(S-D)의 구조 및 형상, 그리고 반도체 층(A) 및 에치 스토퍼(ES)의 구조 및 형상에서 차이가 있다. 따라서, 이들 차이점을 중심으로 설명한다.
소스-드레인 전극(S-D)은 2중층 구조로 형성한다. 즉, 소스-드레인 전극(S-D)은 제1 금속층(M1) 위에 제2 금속층(M2)이 적층된 구조를 갖는다. 예를 들어, 제2 금속층(M2)은 배선으로서 저저항 특성을 확보할 수 있도록 구리나 알루미늄과 같은 금속물질을 포함할 수 있다. 제1 금속층(M1)은 제2 금속층(M2)이 가질 수 있는 단점인, 다른 물질층과의 접촉성 그리고 내부식성 및 내화학성을 보완하기 위한 것으로 몰리브덴(Mo) 또는 티타늄(Ti)을 포함하거나 몰리브덴-티타늄(MoTi) 합금을 포함할 수 있다.
특히,하부에 형성되는 제1 금속층(M1)은 제2 금속층(M2) 보다 약간 더 넓은 형상을 갖도록 형성하는 것이 바람직하다. 이와 같이, 제1 금속층(M1)은 제2 금속층(M2)의 하부에서 측면으로 약간 더 돌출된 확장부(TL)(혹은, 테일(Tail))를 더 포함하는 것을 특징으로 한다. 이로써, 그 위에 적층되는 반도체 층(A)이 확장부(TL)로 인한 소스-드레인 전극(S-D)의 테두리 부분에 나타나는 계단 형상을 따라 도포됨으로써, 양호한 오믹 접촉을 확보할 수 있다.
또한, 제3 실시 예에서는, 반도체 층(A)과 에치 스토퍼(ES)의 전체적인 형상이 소스-드레인 전극(S-D)의 형상과 동일한 모양을 갖는다. 즉, 반도체 층(A)은 소스-드레인 전극(S-D)의 상부 표면 전체를 덮으면서 접촉하는 구조를 갖는다. 따라서, 반도체 층(A)과 소스-드레인 전극(S-D) 사이에서의 계면 접촉력이 향상된 결과를 얻을 수 있다.
이와 같이, 반도체 층(A)이 소스-드레인 전극(S-D)과 동일한 외곽 형상을 갖도록 하기 위해서, 제3 실시 예에서는 동일한 마스크를 사용한다. 특히, 제1 금속층(M1)에 확장부(TL)을 형성하기 위해서는 하프-톤 마스크를 사용하는 것이 바람직하다. 이하, 도 9a 내지 9k를 참조하여, 본 발명의 제3 실시 예에 의한 박막 트랜지스터 기판을 제조하는 방법을 설명한다. 도 9a 내지 도 9k는 본 발명의 제2 실시 예에 의한 산화물 반도체 채널 층을 포함하는 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들로 도 6의 III-III'로 자른 단면도들이다.
유리와 같이 투명한 기판(SUB) 위에 게이트 금속 물질을 도포하고 제1 마스크 공정으로 게이트 요소를 형성한다. 게이트 요소에는 기판(SUB) 위에서 가로 방향으로 진행하는 게이트 배선(GL) 및 게이트 배선(GL)에서 분기하는 게이트 전극(G)을 포함한다. 게이트 요소가 형성된 기판(SUB)의 표면 위에 게이트 절연막을 형성한다. (도 9a)
게이트 절연막(GI) 위에 제1 금속층(M1) 및 제2 금속층(M2)을 연속으로 도포하고, 제2 마스크 공정으로 패턴하여 소스-드레인 요소를 형성한다. 제1 금속층(M1)은 몰리브덴(Mo) 및/또는 티타늄(Ti)을 포함한다. 제2 금속층(M2)은 구리(Cu) 및/또는 알루미늄(Al)과 같은 저저항 금속을 포함한다. 제3 실시 예에서는 소스-드레인 요소를 형성하는 제2 마스크 공정에 발명의 핵심이 있으므로, 이를 자세히 설명한다.
제2 금속층(M2) 위에 포토레지스트(PR)를 도포한다. 하프-톤 마스크(MA)를 사용하여 포토레지스트(PR)를 노광한다. 예를 들어, 하프-톤 마스크(MA)는 빛을 완전히 차단하는 완전 차단부(FT)와 노광의 40~60%만 투과하는 반투과부(HT)를 포함한다. 그리고 나머지 영역은 빛을 완전히 투과하는 노출부에 해당한다. 여기서, 완전 차단부(FT)는 소스-드레인 요소의 형상과 동일한 것이 바람직하다. 그리고 반투과부(HT)는 반도체 층(A) 중에서 채널 영역에 해당하는 것이 바람직하다. 즉, 반투과부(HT)는 소스 전극(S)과 드레인 전극(D) 사이의 영역에 해당한다. (도 9b)
하프-톤 마스크(MA)를 사용하여 노광한 포토레지스트(PR)를 현상한다. 그 결과, 제2 금속층(M2) 위에는 완전 차단부(FT)에 해당하는 영역에는 제1 두께를 갖고, 반투과부(HT)에 해당하는 영역에는 제1 두께보다 얇은 제2 두께를 갖는 형태로 포토레지스트(PR)가 패턴되며, 다른 영역에는 포토레지스트가 제거된다. 이 상태에서 포토레지스트(PR)를 애슁(Ashing) 한다. 즉, 반투과부(HT)에 해당하는 영역에 형성된 제2 두께를 갖는 포토레지스트(PR)들이 모두 제거될 정도로 애슁을 수행한다. 그 결과, 완전 차단부(FT)에 해당하는 영역에만 포토레지스트(PRA)가 남게된다. (도 6c)
애슁 처리한 후에 제2 금속층(M2) 위에 남은 포토레지스트(PRA)를 마스크로 하여, 제2 금속층(M2) 및 제1 금속층(M1)을 연속으로 식각하여 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 기판(SUB) 상에서 세로 방향으로 진행하는 데이터 배선(DL), 데이터 배선(DL)에서 분기하는 소스 전극(S) 그리고 소스 전극(S)과 일정 거리 이격하여 대향하는 드레인 전극(D)을 포함한다. 특히, 소스-드레인 요소들을 구성하는 제1 금속층(M1)은 제2 금속층(M2)보다 외곽 방향으로 약간 더 돌출한 확장부(TL)를 갖는다. 소스 전극(S)과 드레인 전극(D)이 이격된 소스-드레인 간격(GSD)은, 서로 대향하는 제1 금속층(M1)의 이격된 거리에 의해 결정된다. (도 6d)
소스-드레인 요소가 형성된 기판(SUB) 표면 위에 IGZO와 같은 금속 산화물 반도체 물질(OSE)과 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)와 같은 무기 절연 물질(INM)을 연속으로 도포한다. 제3 마스크 공정으로 패턴하여 반도체 층(A) 및 에치 스토퍼(ES)를 형성한다. 반도체 층(A) 및 에치 스토퍼(ES)를 형성하는 제3 마스크 공정에도 제3 실시 예의 핵심이 있으므로, 이를 자세히 설명한다.
무기 절연 물질(INM) 위에 포토레지스트(PR)를 도포한다. 소스-드레인 요소를 형성할 때 사용한 하프-톤 마스크(MA)를 이용하여, 포토레지스트(PR)를 노광한다. 즉, 소스-드레인 요소를 형성하는 마스크 공정과 동일한 마스크를 사용하고, 동일한 공정으로 노광 작업을 수행한다. (도 9e)
그 후, 노광 공정 후 현상하면, 완전 차단부(FT)와 반투과부(HT) 부분에만 포토레지스트(PR)가 남는다. 예를 들어, 무기 절연 물질(INM) 위에는 완전 차단부(FT)에 해당하는 영역에는 제1 두께를 갖고, 반투과부(HT)에 해당하는 영역에는 제1 두께보다 얇은 제2 두께를 갖는 형태로 포토레지스트(PR)가 패턴되며, 다른 영역에는 포토레지스트(PR)가 제거된다. (도 9f)
포토레지스트(PR)의 패턴을 마스크로 하여, 무기 절연 물질(INM)과 금속 산화물 반도체 물질(OSE)을 연속으로 식각하여, 에치 스토퍼(ES)와 반도체 층(A)을 형성한다. 반도체 층(A)은 소스 전극(S)과 드레인 전극(D) 전체의 상부 표면과 접촉하고, 소스 전극(S)과 드레인 전극(D) 사이의 이격 공간의 게이트 전극(G)과 중첩하는 형상으로 형성된다. 그 결과, 소스 전극(S)과 드레인 전극(D)이 이격된 소스-드레인 간격(GSD)이 채널 길이(CHL)를 정의한다. 특히, 소스-드레인 요소를 형성할 때와 에치 스토퍼(ES) 및 반도체 층(A)을 형성할 때 동일한 마스크를 사용하기 때문에, 에치 스토퍼(ES) 및 반도체 층(A)은 모든 소스-드레인 요소 상층부에 적층된 형상을 갖는다. (도 9g)
이로써, 박막 트랜지스터(T)가 완성된다. 박막 트랜지스터(T)가 완성된 기판(SUB) 위에 제1 보호막(PA1) 및 평탄화 막(PAC)을 도포한다. 평탄화 막(PAC) 위에 인듐-주석 산화물(Indium Tin Oxide) 혹은 인듐-아연 산화물(Indium Zinc Oxide)와 같은 투명 도전 물질을 도포하고 제4 마스크 공정으로 패턴하여, 공통 전극(COM)을 형성한다. 가급적 공통 전극(COM)은 기판(SUB) 표면 전체를 덮는 형상을 갖도록 형성할 수 있다. 다만, 화소 전극(PXL)과 드레인 전극(D)을 연결하기 위한 콘택홀(CH)을 포함한 일정 영역(COMh)을 제외하고 기판(SUB) 전체를 덮도록 형성할 수도 있다. (도 9h)
제5 마스크 공정으로 드레인 전극(D)의 상부에 적층되어 있는, 평탄화 막(PAC), 제1 보호막(PA1), 에치 스토퍼(ES) 및 반도체 층(A) 일부를 식각하여, 드레인 전극(D)을 노출하는 제1 콘택홀(CH1)을 형성한다. (도 9i)
공통 전극(COM)이 형성된 기판 (SUB) 전체 표면 위에 무기 절연물질을 도포하여 제2 보호막(PA2)을 형성한다. 제6 마스크 공정으로 제2 보호막(PA2)을 패턴하여, 드레인 전극(D)을 노출하는 제2 콘택홀(CH2)을 형성한다. 제2 콘택 홀(CH2)은 제1 콘택홀(CH1)의 내측에 포함되도록 형성하는 것이 바람직하다. (도 9j)
제2 보호막(PA2) 위에 투명 도전 물질을 도포하고 제7 마스크 공정으로 패턴하여, 화소 전극(PXL)을 형성한다. 프린지 필드형 액정 표시장치용 박막 트랜지스터 기판의 경우, 화소 전극(PXL)은 공통 전극(COM)과 중첩하는 다수 개의 막대 형으로 형성하는 것이 바람직하다. (도 9k)
여기서, 도면으로 도시하지 않았지만, 제5 마스크 공정과 제6 마스크 공정을 단일 마스크 공정으로 줄일 수 있다. 즉, 공통 전극(COM)을 형성한 상태에서 제1 콘택홀(CH1)을 형성하지 않고, 제2 보호막(PA2)을 도포한다. 그 후에, 제5 마스크 공정으로 드레인 전극(D)의 상부에 적층되어 있는, 제2 보호막(PA2), 평탄화 막(PAC), 제1 보호막(PA1), 에치 스토퍼(ES) 및 반도체 층(A) 일부를 식각하여, 드레인 전극(D)을 노출하는 콘택홀(CH)을 형성할 수 있다.
이상 설명한 바와 같이, 본 발명의 제3 실시 예에 의한 금속 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 제조 방법은, 하나의 하프-톤 마스크를 두 번의 마스크 공정에서 공통으로 사용함으로써, 마스크의 갯수를 절감하는 효과를 얻을 수 있다. 또한, 하프-톤 마스크를 사용함으로써, 소스-드레인 요소 위에 반도체 층을 형성하는 구조에서, 소스-드레인 요소에 확장부(TL)를 형성할 수 있으며, 소스-드레인 요소와 반도체 층(A)이 동일한 형상 및 크기로 형성되도록 함으로써, 반도체 층(A)과 소스-드레인 요소 사이에서 오믹 접촉을 원활하게 이룩할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 DL: 데이터 배선
COM: 공통 전극 PXL: 화소 전극
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 반도체 채널 층
GI: 게이트 절연막 PAC: 평탄화 막
PA1: 제1 보호막 PA2: 제2 보호막
CH1: 제1 콘택홀 CH2: 제2 콘택홀
CH: 콘택홀 TL: 확장부(Tail)
ES: 에치 스토퍼 M1: 제1 금속층
M2: 제2 금속층 M3: 제3 금속층

Claims (11)

  1. 기판 위에 형성된 게이트 전극;
    상기 게이트 전극을 덮는 게이트 절연막;
    상기 게이트 절연막 위에서 상기 게이트 전극을 일측부와 중첩하는 소스 전극;
    상기 게이트 절연막 위에서 상기 소스 전극과 일정 거리 이격하고, 상기 게이트 전극의 타측부와 중첩하는 드레인 전극;
    상기 소스 전극과 상기 드레인 전극의 상부면들과 접촉하며, 상기 소스 전극과 상기 드레인 전극을 연결하는 산화물 반도체 층; 그리고
    상기 산화물 반도체 층과 동일한 형상으로 상부면에 접촉 적층된 에치 스토퍼를 포함하며,
    상기 소스 전극 및 상기 드레인 전극은, 몰리브덴, 티타늄, 몰리브덴-티타늄 합금 중 어느 하나로 이루어지는 제1 금속층과 상기 제1 금속층 상에 적층되고 구리 또는 알루미늄으로 이루어지는 제2 금속층을 포함하고,
    상기 제2 금속층의 하부에 배치되는 상기 제1 금속층은 상기 제2 금속층의 크기보다 외측으로 돌출된 확장부를 포함하며, 상기 소스 전극과 상기 드레인 전극 사이에서 상기 산화물 반도체 층은 상기 확장부의 상부면 및 식각된 측면과 접촉하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 산화물 반도체 층은 상기 제2 금속층의 상부면 및 식각된 측면과 더 접촉하는 것을 특징으로 하는 박막 트랜지스터 기판.

  3. 삭제
  4. 제 1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은,
    상기 제2 금속층 위에 적층된 제3 금속층을 더 포함하고,
    상기 산화물 반도체 층은 상기 제3 금속층의 상부면 및 식각된 측면, 상기 제2 금속층의 식각된 측면과 더 접촉하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제 1 항에 있어서,
    상기 산화물 반도체 층은,
    인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide; IGZO)과 같은 금속 산화물 반도체 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제 1 항에 있어서,
    상기 산화물 반도체 층 및 상기 에치 스토퍼는,
    상기 소스 전극 및 상기 드레인 전극을 포함하는 소스-드레인 요소와 동일한 형상 및 크기를 갖고 적층되는 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 기판 위에 게이트 전극을 형성하는 제1 마스크 공정;
    상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에서 상기 게이트 전극의 일측부와 중첩하는 소스 전극 및 상기 소스 전극과 일정 거리 이격하여 상기 게이트 전극의 타측부와 중첩하는 드레인 전극을 형성하는 제2 마스크 공정; 그리고
    상기 소스 전극과 상기 드레인 전극을 연결하는 산화물 반도체 층, 그리고 상기 산화물 반도체 층 위에서 동일한 형상 및 크기로 적층된 에치 스토퍼를 형성하는 제3 마스크 공정을 포함하며,
    상기 제2 마스크 공정은,
    상기 게이트 절연막 상에 몰리브덴, 티타늄, 몰리브덴-티타늄 합금 중 어느 하나로 이루어지는 제1 소스-드레인 금속층과 구리 또는 알루미늄으로 이루어지는 제2 소스-드레인 금속층을 순차 적층하는 단계와;
    상기 제1 소스-드레인 금속층과 제2 소스-드레인 금속층에 대한 패턴 공정을 진행함으로써, 순차 적층된 제1 금속층, 제 2 금속층, 상기 제1 금속층으로부터 상기 제2 금속층 외측으로 돌출된 확장부를 포함하는 소스 전극과 드레인 전극을 형성하는 단계를 포함하며,
    상기 제 2 마스크 공정과 상기 제 3 마스크 공정은 동일한 하프톤-마스크를 이용하여 진행됨으로써 상기 산화물 반도체 층이 상기 소스 전극 및 상기 드레인 전극의 상부면 전체와 접촉하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  8. 제 7 항에 있어서,
    상기 제2 마스크 공정은,
    상기 제2 소스-드레인 금속층 위에 포토레지스트를 도포하는 단계;
    상기 하프-톤 마스크를 이용하여, 상기 소스 전극 및 상기 드레인 전극을 포함하는 소스-드레인 요소에 상응하는 영역에는 제1 두께를 갖고, 상기 소스 전극과 상기 드레인 전극 사이의 공간에 상응하는 영역에는 상기 제1 두께보다 얇은 제2 두께를 갖도록 상기 포토레지스트를 패턴하는 단계;
    상기 포토레지스트를 애슁하여, 상기 제1 두께를 갖는 영역의 상기 포토레지스트는 얇게 만들고, 상기 제2 두께를 갖는 영역의 상기 포토레지스트를 제거하여, 소스-드레인 포토레지스트 패턴을 형성하는 단계;

    상기 제1 소스-드레인 금속층과 제2 소스-드레인 금속층에 대한 패턴 공정 이후 상기 소스-드레인 포토레지스트를 제거하는 단계를 더 포함하고,
    상기 제1 소스-드레인 금속층과 제2 소스-드레인 금속층에 대한 패턴 공정은 상기 소스-드레인 포토레지스트 패턴을 마스크로 하여 진행되는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  9. 제 8 항에 있어서,
    상기 제3 마스크 공정은,
    상기 패턴된 상기 소스-드레인 요소 위에 산화물 반도체 물질을 도포하는 단계;
    상기 산화물 반도체 물질 위에 무기 절연물질을 도포하는 단계;
    상기 무기 절연물질 위에 포토레지스트를 도포하는 단계;
    상기 하프-톤 마스크를 이용하여, 상기 포토레지스트를 패턴하는 단계;
    상기 패턴된 포토레지스트를 마스크로 하여 상기 무기 절연물질과 상기 산화물 반도체 물질을 패턴하는 단계; 그리고
    상기 패턴된 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  10. 제 7 항에 있어서,
    상기 제1 금속층은 몰리브덴, 티타늄, 몰리브덴-티타늄 합금 중 어느 하나로 이루어지고, 상기 제2 금속층은 구리 또는 알루미늄으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  11. 제 6 항에 있어서,
    상기 산화물 반도체 층은 상기 소스 전극 및 상기 드레인 전극의 상부면 전체와 접촉하는 것을 특징으로 하는 박막 트랜지스터 기판.
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