KR102063983B1 - 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 제조 마스크 공정을 단순화하여 산화물 반도체 물질을 활성층, 소스-드레인 전극 및 화소 전극으로 사용하는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판은, 화소 영역을 구비하는 기판; 상기 기판 위에 형성된 게이트 요소; 상기 게이트 요소를 덮는 게이트 절연막; 상기 게이트 절연막 위에 형성된 채널 층, 상기 채널 층의 일측으로 연장된 소스 영역, 상기 채널 층의 타측으로 연장된 드레인 영역, 상기 드레인 영역에서 상기 화소 영역으로 연장 확장된 화소 전극; 상기 채널 층 위에 상기 채널 층과 동일한 크기로 형성된 에치 스토퍼; 상기 에치 스토퍼 위에 형성된 데이터 요소; 상기 에치 스토퍼 및 상기 데이터 요소를 덮는 보호막; 그리고 상기 보호막 위에서 상기 화소 영역에 형성된 공통 전극을 포함한다.

Description

금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 {Thin Film Transistor Substrate Having Metal Oxide Semiconductor and Manufacturing Method Thereof}
본 발명은 금속 산화물 반도체를 포함하는 프린지 필드 방식의 평판 표시장치용 박막 트랜지스터(Thin Film Transistor: TFT) 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 제조 마스크 공정을 단순화하여 산화물 반도체 물질을 활성층, 소스-드레인 전극 및 화소 전극으로 사용하는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.
능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 액정표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.
수직 전계형 액정표시장치는 상 하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nematic) 모드의 액정을 구동한다. 이러한 수직전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.
수평 전계형 액정표시장치는 하부 기판에 평행하게 배치된 화소 전극과 공통전극 사이에 수평 전계를 형성하여 인-플레인 스위치(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 모드의 액정표시장치는 인 플레인 필드(In Plane Field)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상부 기판과 하부 기판의 간격(셀 갭: Cell Gap)보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통전극과 화소 전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 모드의 화소 전극 및 공통전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 일정 너비를 갖는 화소 전극 및 공통전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소 전극 및 공통전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율을 저하하는 요인이 된다.
이러한 IPS 모드의 액정표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정표시장치가 제안되었다. FFS 타입의 액정표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소 전극을 구비하고, 그 공통전극과 화소 전극이 수직 방향으로 서로 중첩되거나, 중첩하지 않더라도 수평 방향으로의 이격 간격이 상부 기판과 하부 기판의 간격보다 좁게 형성하여 공통전극과 화소 전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상 하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.
프린지 필드 방식의 액정표시장치는 공통 전극과 화소 전극이 중첩되거나 상당히 가까운 위치에 배치되기 때문에 공통 전극과 화소 전극 사이에서 보조 용량이 형성된다. 따라서, IPS 모드와 달리 보조 용량을 형성하지 않아도 된다는 장점이 있다. 하지만, 대화면 표시장치를 프린지 필드 방식으로 구현할 경우, 화소의 크기가 커지고 따라서 보조 용량의 크기도 커지므로 이를 구동하기 위해서는 박막 트랜지스터가 커져야 한다는 문제점이 있다.
이러한 문제점을 해결하기 위해, 박막 트랜지스터의 크기를 키우지 않고도 고용량 구동 특성을 갖는 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판이 응용되고 있다. 도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도이다.
도 1 및 도 2에 도시된 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그 교차 구조에 의해 정의된 각 화소 영역 내에 형성된 박막 트랜지스터(T)를 구비한다.
박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하면 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 층(A)을 포함한다.
특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 구체적으로, 소스 전극(S)과 드레인 전극(D) 사이의 분리된 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 보호하도록 에치 스토퍼(ES)를 형성하는 것이 바람직하다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)을 관통하는 제1 게이트 패드 콘택홀(GH1)을 통해 게이트 패드 중간 단자(IGT)와 접촉한다. 게이트 패드 중간 단자(IGT)는 제1 보호막(PA1)과 제2 보호막(PA2)을 관통하는 제2 게이트 패드 콘택홀(GH2)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 제1 보호막(PA1) 및 제2 보호막(PA2)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양하게 형성할 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 형성하고, 화소 전극(PXL)을 최상위층에 형성하는 것이 바람직하다.
즉, 데이터 배선(DL) 및 박막 트랜지스터(T)를 덮는 제1 보호막(PA1) 위에 유전율이 낮은 유기물질을 두껍게 형성한 평탄화막(PAC)을 형성한 후에, 공통 전극(COM) 형성한다. 그리고 공통 전극(COM)을 덮는 제2 보호막(PA2)을 형성 한 후, 공통 전극(COM)과 중첩하는 화소 전극(PXL)을 제2 보호막(PA2) 위에 형성한다. 이러한 구조에서는 화소 전극(PXL)이 데이터 배선(DL)과 제1 보호막(PA1), 평탄화막(PAC), 그리고 제2 보호막(PA2)에 의해 이격되므로 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량을 줄일 수 있다.
공통 전극(COM)은 화소 영역의 형태에 대응하는 장방형으로 형성되고, 화소 전극(PXL)은 다수 개의 선분 형상으로 형성된다. 특히, 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다. 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
이하, 종래 기술에 의한 산화물 반도체를 포함하는 FFS 타입의 박막 트랜지스터 기판을 제조하는 공정을 설명한다. 도 3a 내지 3i는, 도 1의 I-I'로 자른 단면도들로서, 종래 기술에 의한 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 나타낸다.
투명한 하부 기판(SUB) 위에 게이트 금속을 증착한다. 제1 마스크 공정으로 게이트 금속을 패턴하여 게이트 요소를 형성한다. 게이트 요소에는 게이트 배선(GL), 게이트 배선(GL)에서 분기하는 게이트 전극(G), 게이트 배선(GL)의 일측 단부에 형성된 게이트 패드(GP)를 포함한다. (도 3a)
게이트 요소들이 형성된 기판(SUB) 위에, 게이트 절연막(GI)을 전면 도포한다. 이어서, 산화 반도체 물질을 증착한다. 제2 마스크 공정으로, 산화 반도체 물질을 패턴하여, 반도체 층(A)을 형성한다. (도 3b)
반도체 층(A)이 형성된 기판 전면에 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)과 같은 절연 물질을 도포한다. 제3 마스크 공정으로 절연 물질을 패턴하여 에치 스토퍼(ES)를 형성한다. 에치 스토퍼(ES)는 게이트 전극(G) 위에서 형성될 반도체 층(A)의 중심부분에 위치하도록 형성하는 것이 바람직하다. (도 3c)
에치 스토퍼(ES)가 완성된 기판(SUB)의 최상층부인 게이트 절연막(GI)을 제4 마스크 공정을 패턴하여, 게이트 패드(GP)의 일부 혹은 전부를 노출하는 제1 게이트 패드 콘택홀(GH1)을 형성한다. (도 3d)
반도체 층(A) 및 에치 스토퍼(ES)가 형성된 기판(SUB) 위에 소스-드레인 금속을 증착한다. 제5 마스크 공정으로, 소스-드레인 금속을 패턴하여, 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 게이트 배선(GL)과 수직으로 교차하는 데이터 배선(DL), 제1 게이트 패드 콘택홀(GH1)을 통해 게이트 패드(GP)에 접속하는 게이트 패드 중간 단자(IGT), 데이터 배선(DL)의 일측 단부에 형성된 데이터 패드(DP), 데이터 배선(DL)에서 분기하고 반도체 층(A)의 일측변과 접촉하는 소스 전극(S), 그리고 반도체 층(A)의 타측변과 접촉하고 소스 전극(S)과 대향하는 드레인 전극(D)을 포함한다. 특히, 소스 전극(S)과 드레인 전극(D)은 물리적으로 서로 분리되어 있으나, 반도체 층(A)을 통해 연결된 구조를 갖는다.
에치 스토퍼(ES)가 없다면, 소스 전극(S)과 드레인 전극(D)을 패턴하는 과정에서 소스 전극(S)과 드레인 전극(D) 사이를 식각하는 식각액에 의해서 반도체 층(A)이 식각되는 백 에치(Back Etch) 현상이 발생한다. 반도체 층(A)이 아몰퍼스 반도체 물질을 포함하는 경우 백 에치가 발생하여도 소자의 특성에 큰 영향을 주지 않는다. 그러나 반도체 층(A)이 산화 반도체 물질을 포함하는 경우, 백 에치가 발생하면, 소자의 안정성에 문제가 발생할 수 있다. 따라서, 산화 반도체 물질로 채널 층을 형성하는 경우 에치 스토퍼(ES)를 포함하는 것이 바람직하다. (도 3e)
박막 트랜지스터(T)가 완성된 기판(SUB) 전체 면에 제1 보호막(PA1)을 도포한다. 이어서, 유전율이 낮은 유기 물질로 평탄화 막(PAC)을 도포한다. 제6 마스크 공정으로 평탄화 막(PAC)을 패턴하여, 제1 드레인 콘택홀(DH1)을 형성한다. 제1 드레인 콘택홀(DH1)은 드레인 전극(D)을 노출하지는 않는다. 추후에 형성되는 제2 보호막(PA2)에 드레인 전극을 노출하는 제2 드레인 콘택홀(DH2)을 형성하는데, 평탄화막(PAC)의 두께가 상대적으로 두껍기 때문에 제2 드레인 콘택홀(DH2)의 형성을 용이하게 하고, 드레인 전극(D)의 노출 면적을 확보하기 위해 미리 형성한다. 또한, 게이트 패드(GP)와 데이터 패드(DP) 부분에는 평탄화막(PAC)을 제거하여, 제1 보호막(PA1)을 노출 시킨다. (도 3f)
평탄화 막(PAC)이 형성된 기판(SUB) 전면에 ITO(Indium Tin Oxide)와 같은 투명 도전 물질을 증착한다. 제7 마스크 공정으로, 투명 도전물질을 패턴하여 공통 전극(COM)을 형성한다. 공통 전극(COM)은 화소 영역의 모양에 대응하는 대략 장방형의 모양으로 형성하는 것이 바람직하다. (도 3g)
공통 전극(COM)이 형성된 기판(SUB) 전체 면에 제2 보호막(PA2)을 도포한다. 제8 마스크 공정으로, 제1 및 제2 보호막(PA1, PA2)을 패턴하여 게이트 패드 중간 단자(IGT)를 노출하는 제2 게이트 패드 콘택홀(GH2), 데이터 패드(DP) 일부를 노출하는 데이터 패드 콘택홀(DPH), 그리고 드레인 전극(D)을 노출하는 제2 드레인 콘택홀(DH2)을 형성한다. (도 3h)
제2 보호막(PA2) 위에 ITO와 같은 투명 도전물질을 다시 증착한다. 제9 마스크 공정으로, 투명 도전물질을 패턴하여, 화소 전극(PXL), 게이트 패드 단자(GPT), 그리고 데이터 패드 단자(DPT)를 형성한다. 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 중첩하도록 형성한다. 특히, 일정 간격을 두고 평행하게 나열된 막대 모양으로 형성한다. 게이트 패드 단자(GPT)는 제2 게이트 패드 콘택홀(GH2)을 통해 노출된 게이트 패드 중간 단자(IGT)와 접촉한다. 그리고 데이터 패드 단자(DPT)는 데이터 패드 콘택홀(DPH)을 통해 노출된 데이터 패드(GP)와 접촉한다. (도 3i)
이후, 도면으로 도시하지 않았으나, 화소 전극(PXL)과 공통 전극(COM)이 형성된 박막 트랜지스터 기판은 배향막 공정 챔버로 이송하여, 배향막을 도포한다. 그리고 액정층을 도포하고 컬러 필터 기판과 합착하여 액정표시패널을 완성한다.
이와 같이 산화물 반도체를 포함하는 FFS 방식의 액정표시장치용 박막 트랜지스터 기판을 제조하는데 9번의 마스크 공정을 사용한다. 마스크 공정이 많을수록 제조 공정이 복잡해지고, 불량 발생 가능성도 커진다. 따라서, 액정표시장치에서 구성 요소를 가장 많이 포함하고 있는 박막 트랜지스터 기판을 제조하는 공정을 단순화하는 것이 중요한 문제가 되고 있다.
본 발명의 목적은 상기 문제점들을 극복하기 위해 고안된 것으로, 산화물 반도체를 포함하는 박막 트랜지스터 기판을 더 적은 수의 마스크 공정으로 제조하는 방법 및 그 방법에 의한 산화물 반도체를 포함하는 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 다른 목적은, 에치 스토퍼를 마스크로 이용하여 활성층에서 채널 영역을 정의함으로써 채널의 길이를 최소화한 고 집적 및/또는 고 개구율을 구현한 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판은, 화소 영역을 구비하는 기판; 상기 기판 위에 형성된 게이트 요소; 상기 게이트 요소를 덮는 게이트 절연막; 상기 게이트 절연막 위에 형성된 채널 층, 상기 채널 층의 일측으로 연장된 소스 영역, 상기 채널 층의 타측으로 연장된 드레인 영역, 상기 드레인 영역에서 상기 화소 영역으로 연장 확장된 화소 전극; 상기 채널 층 위에 상기 채널 층과 동일한 크기로 형성된 에치 스토퍼; 상기 에치 스토퍼 위에 형성된 데이터 요소; 상기 에치 스토퍼 및 상기 데이터 요소를 덮는 보호막; 그리고 상기 보호막 위에서 상기 화소 영역에 형성된 공통 전극을 포함한다.
상기 게이트 요소는, 상기 기판의 가로 방향으로 진행하는 게이트 배선; 상기 게이트 배선에서 상기 화소 영역으로 분기하는 게이트 전극; 및 상기 게이트 배선의 일측 단부에 배치된 게이트 패드를 포함하고, 상기 데이터 요소는, 상기 에치 스토퍼 위에서 상기 기판의 세로 방향으로 진행하는 데이터 배선; 및 상기 데이터 배선의 일측 단부에 배치된 데이터 패드를 포함하고, 상기 보호막 위에서 상기 데이터 배선과 상기 소스 영역을 연결하는 소스 전극을 더 포함하는 것을 특징으로 한다.
상기 데이터 요소는, 상기 에치 스토퍼 위에서 상기 채널 층과 동일한 형상으로 형성된 공통 연결 배선을 더 포함하고, 상기 공통 연결 배선은 상기 공통 전극에 연결되는 것을 특징으로 한다.
상기 공통 연결 배선은, 상기 에치 스토퍼 위에서 상기 게이트 배선을 가로 지르도록 형성되어, 상기 기판의 세로 방향으로 배열된 서로 이웃하는 상기 공통 전극들을 서로 연결하는 것을 특징으로 한다.
또한, 본 발명에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판의 제조 방법은, 기판 위에 게이트 금속 물질로 게이트 요소를 형성하는 제1 마스크 공정; 상기 게이트 요소 위에 게이트 절연막, 산화물 반도체 물질, 에치 스토퍼 물질, 데이터 금속 물질을 연속으로 도포하고 패턴하여, 소스 영역, 드레인 영역. 채널 층, 화소 전극, 그리고 데이터 요소를 형성하는 제2 마스크 공정; 상기 데이터 요소가 형성된 상기 기판 위에 보호막을 도포하고 패턴하여 상기 소스 영역 및 상기 데이터 요소의 일부를 노출하는 제3 마스크 공정; 그리고 상기 보호막 위에 투명 도전 물질을 도포하고 패턴하여 상기 소스 영역과 상기 데이터 요소를 연결하는 소스 전극과, 상기 보호막을 사이에 두고 상기 화소 전극과 중첩하는 공통 전극을 형성하는 제4 마스크 공정을 포함한다.
상기 제2 마스크 공정은, 순차적으로 적층된 상기 산화물 반도체 물질, 상기 에치 스토퍼 물질 및 상기 데이터 금속 물질을 하프-톤 마스크로 패턴하여, 상기 게이트 전극의 중심 영역과 중첩하는 에치 스토퍼와 상기 게이트 배선과 직교하는 데이터 배선, 그리고 상기 데이터 배선 하부에서 상기 에치 스토퍼의 하부를 지나 상기 화소 전극에 이르기까지 연장하는 반도체 물질층을 형성하는 단계; 그리고 상기 데이터 요소 및 상기 에치 스토퍼를 마스크로 하여 노출된 상기 반도체 물질층을 플라즈마 처리하여, 상기 소스 영역, 상기 드레인 영역 및 상기 화소 전극을 정의하고, 상기 게이트 전극의 중심 영역과 중첩하는 부분에는 상기 에치 스토퍼의 크기에 따라 상기 채널 층을 정의하는 단계를 포함하는 것을 특징으로 한다.
상기 제 2 마스크 공정은, 상기 채널 층과 중첩하는 상기 에치 스토퍼 위에서 상기 에치 스토퍼와 동일한 크기를 갖고 상기 게이트 배선을 가로 지르는 공통 연결 배선을 더 포함하고; 상기 제 3 마스크 공정은, 상기 보호막을 관통하여 상기 공통 연결 배선의 일부를 노출하는 공통 콘택홀을 더 형성하고; 상기 제 4 마스크 공정은, 상기 공통 전극은 상기 공통 콘택홀을 통해 상기 공통 연결 배선과 연결되는 것을 특징으로 한다.
본 발명에 의한 산화물 반도체를 포함하는 박막 트랜지스터 기판은 4개의 마스크 공정으로 제조할 수 있다. 따라서, 제조 공정이 단축되고, 제조 비용이 절감되는 장점이 있다. 본 발명에 의한 산화물 반도체를 포함한 박막 트랜지스터 기판은 에치 스토퍼층을 마스크로 하여 활성층의 채널 영역이 정의된다. 따라서, 채널의 길이를 마진 없이 최소화할 수 있다. 그럼으로써, 박막 트랜지스터의 크기를 최소화할 수 있으며, 집적도를 높이거나 화소 영역을 좀 더 크게 확보한 고 개구율을 구현할 수 있다.
도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I'선을 따라 자른 단면도.
도 3a 내지 3i는 종래 기술에 의한 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 나타내는, 도 1의 I-I'로 자른 단면도들.
도 4는 본 발명에 의한 프린지 필드 방식의 액정표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도.
도 5a 내지 5d는 본 발명에 의한 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 나타내는, 도 4의 절취선 II-II'로 자른 단면도들.
이하, 첨부한 도면들을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 4는 본 발명에 의한 프린지 필드 방식의 액정표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도이다. 도 5a 내지 5d는 본 발명에 의한 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 나타내는, 도 4의 절취선 II-II'로 자른 단면도들이다.
도 4 및 도 5d를 참조하면, 본 발명에 의한 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그 교차 구조에 의해 정의된 각 화소 영역 내에 형성된 박막 트랜지스터(T)를 구비한다.
박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)과 연결된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 영역(DA), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하면 소스 전극(S)과 드레인 영역(DA) 사이에 채널을 형성하는 채널 층(A)을 포함한다. 본 발명에서는, 산화물 반도체 물질층을 에치 스토퍼(ES)를 마스크로 하여 플라즈마 처리와 같은 도체화 공정을 수행함으로써 소스 영역(SA) 및 드레인 영역(DA) 그리고 소스 영역(SA)과 드레인 영역(DA) 사이의 채널 층(A)을 정의한다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI) 및 보호막(PAS)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
화소 영역에는 드레인 영역(DA)이 확장 연장된 화소 전극(PXL)이 형성된다. 즉, 화소 전극(PXL)은 반도체 물질층을 패턴할 때, 화소 영역 내에 같이 형성하고, 도체화 공정으로 드레인 영역(DA)을 정의할 때, 동시에 도체화하여 완성한다.
또한, 화소 영역 에는 보호막(PAS) 위에 형성된 공통 전극(COM)을 더 포함한다. 공통 전극(COM)은 보호막(PAS) 위에서 박막 트랜지스터 영역을 제외한 기판 전체에 걸쳐 도포된 형상을 갖는다. 본 발명에서는, 공통 전극(COM)을 형성할 때, 데이터 배선(DL)과 소스 영역(DA)을 연결하는 소스 전극(S)을 같이 형성한다. 따라서, 소스 전극(S)과 공통 전극(COM)은 물리적 전기적으로 분리되어야 하므로, 박막 트랜지스터(T)가 차지하는 면적을 제외한 기판(SUB) 전체 면적에 걸쳐 공통 전극(COM)을 형성하는 것이 바람직하다. 다만, 화소 전극(PXL)이 형성된 영역에서는 슬릿 형상을 갖도록 패턴하여, 화소 전극(PXL)과 공통 전극(COM) 사이에 프린지 필드가 형성하도록 하는 것이 바람직하다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양하게 형성할 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)과 데이터 배선(DL)의 중첩 영역을 최소화하여 형성하는 것도 고려할 수 있다. 또한, 보호막(PAS)을 유전율이 낮은 유기물질로 두껍게 형성한 평탄화막으로 형성하거나, 보호막(PAS) 위에 추가로 평탄화막을 더 형성할 수도 있다.
또는, 공통 전극(COM)을 단위 화소 영역 내에 하나씩 고립된 형태로 형성하고, 에치 스토퍼(ES) 위에 데이터 배선(DL)과 동일한 물질로 형성한 공통 연결 배선(CC)을 형성하여 세로 방향의 화소 영역들에 형성된 공통 전극(COM)들을 서로 연결할 수도 있다. 이 경우, 매트릭스 배열을 갖는 화소 영역들 중에서 각 화소 열에 해당하는 화소 영역들에 형성된 공통 전극(COM)들은, 에치 스토퍼(ES) 위에서 각 게이트 배선(GL)을 가로 지르도록 형성된 공통 연결 배선(CC)에 의해 서로 전기적으로 연결된다. 그리고 기판(SUB)의 상단 혹은 하단에서 공통 전극들(COM)을 하나로 연결할 수 있다.
본 발명에서는 화소 전극(PXL)은 화소 영역의 형태에 대응하는 장방형으로 형성되고, 공통 전극(COM)은 다수 개의 선분 형상으로 형성된다. 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
이하, 도 5a 내지 5d를 참조하여, 본 발명에 의한 산화물 반도체를 포함하는 FFS 타입의 박막 트랜지스터 기판을 제조하는 공정을 통해 본 발명의 특징을 더 상세히 설명한다.
투명한 유리 및 플라스틱과 같은 기판(SUB) 위에 게이트 금속 물질을 도포한다. 제1 마스크 공정으로 게이트 금속 물질을 패턴하여 게이트 요소를 형성한다. 게이트 요소에는 기판(SUB) 상에서 가로 방향으로 진행하는 게이트 배선(GL), 게이트 배선(GL)에서 화소 영역으로 분기하는 게이트 전극(G), 그리고 게이트 배선(DL)의 일측 단부에 배치된 게이트 패드(GP)를 포함한다. (도 5a)
게이트 요소가 형성된 기판(SUB) 위에 게이트 절연층(GI), 산화물 반도체 물질층, 절연 물질 그리고 소스 금속 물질을 연속으로 도포한다. 제2 마스크 공정으로 소스 금속 물질, 절연 물질 및 산화물 반도체 물질을 동시에 패턴하여, 에치 스토퍼(ES), 반도체 층 및 데이터 요소를 형성한다. 특히, 에치 스토퍼(ES)와 데이터 요소는 동일한 패턴으로 형성되는 반면, 반도체 층은 다른 형태로 패턴된다. 따라서, 제2 마스크 공정에서는 하프-톤(Half Ton) 마스크를 사용하는 것이 바람직하다.
데이터 요소에는 게이트 절연막(GI) 및 에치 스토퍼(ES)를 사이에 두고 게이트 배선(GL)과 직교하는 데이터 배선(DL) 및 데이터 배선(DL)의 일측 단부에 배치된 데이터 패드(DP)를 포함한다. 에치 스토퍼(ES)는 게이트 전극(G)과 중첩하며, 채널 층(A)과 동일한 크기로 형성하는 것이 바람직하다. 소스 금속 물질과 절연 물질은 동일한 형상으로 패턴하므로, 데이터 요소와 에치 스토퍼(ES)는 동일한 적층 구조를 갖는다. 예를 들어, 에치 스토퍼(ES) 위에는, 데이터 배선(DL)과 같은 물질로 형성된 공통 연결 배선(CC)을 포함한다. 공통 연결 배선(CC)은 나중에 형성되는 공통 전극(COM)을 단위 화소 영역 내에서 고립된 형태로 형성할 경우, 세로 방향의 공통 전극(COM)들을 전기적으로 연결하는 기능을 한다. 경우에 따라서는, 공통 연결 배선(CC)을 보호막(PAS)으로 덮어 활용하지 않을 수도 있다. 데이터 배선(DL) 및 데이터 패드(DP) 하부에는 에치 스토퍼 물질(ESM)과 반도체 물질(SEM)이 적층된 상태로 남게 된다.
한편, 데이터 배선(DL)의 하부에서 에치 스토퍼(ES)의 하부를 지나 화소 영역에 이르기까지 산화물 반도체 물질이 패턴된다. 그 후, 에치 스토퍼(ES)와 데이터 요소를 마스크로 하여, 노출된 산화물 반도체 물질을 플라즈마 처리하여 도체화 한다. 그 결과, 데이터 배선(DL)과 에치 스토퍼(ES) 사이에서 노출된 산화물 반도체 물질은 소스 영역(SA)으로 정의된다. 한편, 에치 스토퍼(ES)를 중심으로 소스 영역(SA)에 대향하는 산화물 반도체 물질은 드레인 영역(DA)과 화소 전극(PXL)으로 정의된다. 화소 전극(PXL)은 드레인 영역(DA)에서 화소 영역으로 연장, 확장된 산화물 반도체 물질을 도체화하여 형성한 것이다.
한편, 에치 스토퍼(ES) 하부의 산화물 반도체 물질은 도체화되지 않은 상태로 남아 채널 층(A)으로 정의된다. 본 발명에서는 채널 층(A)이 에치 스토퍼(ES)를 마스크로 하여 반도체 물질을 도체화하는 과정에서 에치 스토퍼(ES)의 크기에 의해 정의된다. 따라서, 채널 층(A)의 크기 특히, 길이를 마스크 공정 상의 마진 오차를 고려하지 않고 정밀하게 정의할 수 있다는 장점이 있다. 예를 들어, 종래 기술에서처럼, 채널 층(A)을 형성하고, 그 위에 별도로 에치 스토퍼(ES)를 형성하는 경우, 각각의 제조 공정 마진을 고려하여야 하므로, 채널 층(A)의 폭/길이 비율을 4/10 이하로 줄이기 어렵다. 반면에, 본 발명에 의하면, 에치 스토퍼(ES)의 크기에 의해 채널 층(A)의 길이가 결정되므로 채널 층(A)의 폭/길이 비율을 4/5인 미세 패턴이 가능하다.
이로써, 기판(SUB) 위에는 게이트 배선(GL)에서 분기하는 게이트 전극(G), 게이트 전극(G) 위에서 게이트 절연막(GI)을 사이에 두고 중첩하는 채널 층(A), 채널 층(A)의 일측과 접촉하는 소스 영역(SA), 채널 층(A)의 타측과 접촉하는 드레인 영역(DA)을 포함하는 박막 트랜지스터(T)가 완성된다. 하지만, 아직, 박막 트랜지스터(T)의 소스 영역(SA)이 데이터 배선(DL)과는 연결되지 않은 상태이다. (도 5b)
박막 트랜지스터(T)가 완성된 기판(SUB) 전체 표면 위에 보호막(PAS)을 도포한다. 제3 마스크 공정으로 보호막(PAS) 및/또는 게이트 절연막(GI)을 패턴하여, 콘택홀들을 형성한다. 콘택홀들에는 보호막(PAS) 및 게이트 절연막(GI)을 관통하여 게이트 패드(GP)를 노출하는 게이트 패드 콘택홀(GPH), 보호막(PAS)을 관통하여 데이터 패드(DP)를 노출하는 데이터 패드 콘택홀(DPH), 보호막(PAS)을 관통하여 데이터 배선(DL)의 일부와 소스 영역(SA)의 일부를 노출하는 소스 콘택홀(SH), 그리고 공통 연결 배선(CC)의 일부를 노출하는 공통 전극 콘택홀(CHC)을 포함한다. (도 5c)
콘택홀들이 형성된 기판(SUB) 전체 표면 위에 투명 도전 물질을 도포한다. 투명 도전 물질은 인듐-주석 산화물(Indium Tin Oxide) 혹은 인듐-아연 산화물(Indium Zinc Oxide)를 포함할 수 있다. 제4 마스크 고정으로 투명 도전 물질을 패턴하여, 소스 전극(S), 게이트 패드 단자(GPT), 데이터 패드 단자(DPT) 및 공통 전극(COM)을 형성한다.
소스 전극(S)은 소스 콘택홀(SH)을 통해 노출된 데이터 배선(DL)과 소스 영역(SA)를 연결한다. 이로써, 박막 트랜지스터(T)는 게이트 배선(GL)과 데이터 배선(DL)에 연결된 구조를 갖는다. 게이트 패드 단자(GPT)는 게이트 패드 콘택홀(GPH)을 통해 노출된 게이트 패드(GP)에 연결된다. 데이터 패드 단자(DPT)는 게이트 패드 콘택솔(DPH)을 통해 노출된 데이터 패드(DP)에 연결된다.
공통 전극(COM)은 화소 영역 내에 형성되며, 일정 간격을 두고 평행하게 배치되는 다수 개의 선분 형상을 가질 수 있다. 공통 전극(COM)은 각 단위 화소 영역에만 국한되어 형성될 경우, 공통 전극 콘택홀(CHC)을 통해 노출된 공통 연결 배선(CC)과 접촉함으로써, 상하 방향으로 배열된 화소 열들의 공통 전극(COM)들을 연결할 수 있다. 또는, 공통 연결 배선(CC)과의 연결 유무에 상관 없이, 공통 전극(COM)은 각 단위 화소 영역을 포함하여 데이터 배선(DL) 및 게이트 배선(GL)과 중첩하도록 확장하여, 모든 공통 전극(COM)들이 연결된 구조를 갖도록 형성할 수도 있다. (도 5d)
이와 같이, 본 발명에서는 데이터 요소와 에치 스토퍼(ES)를 동시에 형성하고, 에치 스토퍼(ES)를 마스크로 하여 채널 층(A)을 정의함으로써, 마스크 공정 수를 4회로 단축, 절감할 수 있다. 따라서, 제조 공정이 단순하게 되고, 제조 시간을 단축할 수 있고, 제조 비용을 절감할 수 있다.
더구나, 에치 스토퍼(ES)의 크기에 의해 채널 층(A)의 길이를 정의할 수 있으므로, 채널 층(A)의 폭/길이 비율을 최소한 미세 패턴이 가능하다. 그 결과, 박막 트랜지스터의 크기를 최소화 할 수 있다. 즉, 화소 영역에서 박막 트랜지스터가 차지하는 영역을 줄여 고 개구율을 구현할 수 있다. 또는, 동일한 기판 면적에서 더 많은 박막 트랜지스터를 구비한 고 집적 표시장치를 제조할 수도 있다.
본 발명에서는, 데이터 배선(DL), 에치 스토퍼(ES) 및 반도체 층을 동시에 형성한다. 특히, 데이터 배선(DL)과 에치 스토퍼(ES)는 동일한 형상으로 패턴된다. 따라서, 데이터 배선(DL) 하부에 에치 스토퍼 물질(ESM)이 잔여물로 남아 있으며, 에치 스토퍼(ES) 상부에는 데이터 금속 물질이 잔여물로 남아 있다.
이 데이터 금속물질의 잔여물은 다양하게 응용할 수 있다. 본 발명의 실시 예에서처럼, 공통 전극(COM)들을 연결하여, 공통 전압을 인가받아 전달하는 공통 연결 배선(CC)으로 활용할 수도 있다. 또는, 공통 전극(COM)과 연결하지 않고, 게이트 전극(G) 혹은 게이트 배선(GL)과 연결하여, 이중 게이트 (Double Gate) 구조의 박막 트랜지스터를 구현할 수도 있다. 아니면, 아무런 연결 없이 단순한 잔여물로 남겨 두어 차광층으로 활용할 수도 있다. 또는, 잔여물이 어떠한 문제를 야기할 수 있다고 판단되는 경우에는, 공통 전극을 형성하는 과정에서 식각법으로 제거할 수도 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 IGT: 게이트 패드 중간 단자
GPH: 게이트 패드 콘택홀 GH1: 제1 게이트 패드 콘택홀
GH2: 제2 게이트 패드 콘택홀 DPH: 데이터 패드 콘택홀
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 채널 층
GI: 게이트 절연막 PAS: 보호막
PA1: 제1 보호막 PA2: 제2 보호막
PAC: 평탄화 막 DH: 드레인 콘택홀
ES: 에치 스토퍼 SEM: 산화물 반도체 물질
ESM: 에치 스토퍼 물질 CC: 공통 연결 배선
SA: 소스 영역 DA: 드레인 영역

Claims (9)

  1. 화소 영역을 구비하는 기판;
    상기 기판 위에 형성된 게이트 요소;
    상기 게이트 요소를 덮는 게이트 절연막;
    상기 게이트 절연막 위에 형성된 채널 층, 상기 채널 층의 일측으로 연장된 소스 영역, 상기 소스 영역으로부터 연장되는 제1 반도체 영역, 상기 채널 층의 타측으로 연장된 드레인 영역, 상기 드레인 영역에서 상기 화소 영역으로 연장 확장된 화소 전극;
    상기 채널 층 위에 상기 채널 층과 동일한 크기로 형성된 제1 에치 스토퍼;
    상기 제1 에치 스토퍼 위에서 상기 채널 층과 동일한 형상으로 형성된 공통 연결 배선;
    상기 제1 반도체 영역 상에서 상기 제1 반도체 영역과 동일한 크기로 형성된 제2 에치 스토퍼:
    상기 제2 에치 스토퍼 위에서 상기 제2 에치 스토퍼와 동일한 크기로 형성된 데이터 배선;
    상기 제2 에치 스토퍼 및 상기 데이터 배선을 덮는 보호막; 그리고
    상기 보호막 위에서 상기 화소 영역에 형성된 공통 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 게이트 요소는,
    상기 기판의 가로 방향으로 진행하는 게이트 배선;
    상기 게이트 배선에서 상기 화소 영역으로 분기하는 게이트 전극; 및
    상기 게이트 배선의 일측 단부에 배치된 게이트 패드를 포함하고,
    상기 화소 영역 외측의 영역은,
    상기 기판 상에 배치되는 제2 반도체 영역;
    상기 제2 반도체 영역 상에서 상기 제2 반도체 영역과 동일한 크기로 형성된 제3 에치 스토퍼; 및
    상기 제3 에치 스토퍼 위에서 상기 제3 에치 스토퍼와 동일한 크기로 형성된 데이터 패드를 포함하고,
    상기 보호막 상에 배치되어 상기 보호막으로부터 노출되는 상기 데이터 배선과 상기 소스 영역을 연결하는 소스 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 공통전극은 상기 보호막으로부터 노출되는 상기 공통 연결 배선에 연결되는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제 2 항에 있어서,
    상기 제1 에치 스토퍼 상에 형성되는 공통 연결 배선은, 상기 제1 에치 스토퍼 위에서 상기 게이트 배선을 가로 지르도록 형성되어, 상기 기판의 세로 방향으로 배열된 서로 이웃하는 상기 공통 전극들을 서로 연결하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 기판 위에 게이트 금속 물질로 게이트 요소를 형성하는 제1 마스크 공정;
    상기 게이트 요소 위에 게이트 절연막, 산화물 반도체 물질, 에치 스토퍼 물질, 데이터 금속 물질을 연속으로 도포하고 하프-톤 마스크를 이용하여, 상기 게이트 절연막 상에 형성되는 채널층, 상기 채널층의 일측으로 연장된 소스 영역, 상기 소스 영역으로부터 연장되는 제1 반도체 영역, 상기 채널 층의 타측으로 연장된 드레인 영역, 상기 드레인 영역에서 화소 영역으로 연장되는 화소 전극, 상기 채널 층 위에 상기 채널 층과 동일한 크기로 형성된 제1 에치 스토퍼, 상기 제1 에치 스토퍼 위에서 상기 채널 층과 동일한 형상으로 형성된 공통 연결 배선, 상기 제1 반도체 영역 상에서 상기 제1 반도체 영역과 동일한 크기로 형성된 제2 에치 스토퍼, 상기 제2 에치 스토퍼 위에서 상기 제2 에치 스토퍼와 동일한 크기로 형성된 데이터 배선을 형성하는 제2 마스크 공정;
    상기 데이터 배선이 형성된 상기 기판 위에 보호막을 도포하고 패턴하여 상기 소스 영역 및 상기 데이터 배선의 일부를 노출하는 제3 마스크 공정; 그리고
    상기 보호막 위에 투명 도전 물질을 도포하고 패턴하여 상기 보호막을 통해 노출되는 상기 소스 영역과 상기 데이터 배선을 연결하는 소스 전극과, 상기 보호막을 사이에 두고 상기 화소 전극과 중첩하는 공통 전극을 형성하는 제4 마스크 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  6. 제 5 항에 있어서,
    상기 소스 영역, 상기 드레인 영역 및 상기 화소전극은 상기 데이터 배선 및 상기 에치 스토퍼를 마스크로 하여 노출된 상기 산화물 반도체 물질을 플라즈마 처리하여, 형성되는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  7. 제 5 항에 있어서,
    상기 제 3 마스크 공정은,
    상기 보호막을 관통하여 상기 공통 연결 배선의 일부를 노출하는 공통 콘택홀을 더 형성하고;
    상기 공통 전극은 상기 공통 콘택홀을 통해 상기 공통 연결 배선과 연결되는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  8. 제 2 항에 있어서,
    상기 보호막 상에 배치되며, 상기 게이트 절연막과 상기 보호막을 관통하는 게이트 패드 콘택홀을 통해 노출된 상기 게이트 패드에 연결되는 게이트 패드 단자; 및
    상기 보호막 상에 배치되며, 상기 보호막을 관통하는 데이터 패드 콘택홀을 통해 노출된 상기 데이터 패드에 연결되는 데이터 패드 단자를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 제 5 항에 있어서,
    상기 제 1 마스크 공정에 의해 형성되는 상기 게이트 요소는 게이트 배선, 게이트 전극, 및 게이트 패드를 포함하고,
    상기 제 2 마스크 공정에서는 상기 산화물 반도체 물질, 상기 에치 스토퍼 물질, 및 상기 데이터 금속 물질을 동시에 패터닝 하여 제2 반도체 영역, 제3 에치 스토퍼 및 데이터 패드를 더 형성하며
    상기 제 3 마스크 공정에서는 상기 게이트 절연막과 상기 보호막을 패터닝하여 상기 게이트 패드를 노출시키는 게이트 패드 콘택홀과, 상기 보호막을 패터닝하여 상기 데이터 패드를 노출시키는 데이터 패드 콘택홀을 더 형성하고,
    상기 제 4 마스크 공정에서는 상기 투명 도전 물질을 패턴하여 상기 게이트 패드 콘택홀을 통해 노출된 상기 게이트 패드에 연결되는 게이트 패드 단자와, 상기 데이터 패드 콘택홀을 통해 노출된 상기 데이터 패드에 연결되는 데이터 패드 단자를 더 형성하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
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