KR101969567B1 - 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 금속 산화물 반도체를 포함하는 프린지 필드 방식의 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판은, 기판; 상기 기판 위에 형성된 게이트 전극; 상기 게이트 전극을 덮는 게이트 절연막; 상기 게이트 절연막 위에서 상기 게이트 전극의 일부와 중첩되도록 형성된 금속 산화 반도체 물질을 포함하는 채널 층; 상기 채널 층과 동일한 외곽 형상을 갖고 상기 채널 층의 중앙부에서 분리되어 대향하는 소스 전극 및 드레인 전극; 상기 게이트 절연막 위에서 상기 소스 전극 및 상기 드레인 전극으로부터 수평 방향으로 이격하여 형성된 공통 전극; 상기 소스 전극, 상기 드레인 전극 및 상기 공통 전극을 덮는 보호막; 그리고 상기 보호막 위에서 상기 공통 전극과 중첩하며 상기 드레인 전극에 연결된 화소 전극을 포함한다.

Description

금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 {Thin Film Transistor Substrate Having Metal Oxide Semiconductor and Manufacturing Method Thereof}
본 발명은 금속 산화물 반도체를 포함하는 프린지 필드 방식의 평판 표시장치용 박막 트랜지스터(Thin Film Transistor: TFT) 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 화소 전극이 공통 전극보다 상부층에 형성하여 화소 전극과 데이터 배선 사이의 기생 용량을 최소화하고, 보조 용량이 상대적으로 큰 구조를 갖는 프린지 필드 방식의 평판 표시장치에 적합한 특성을 갖는 금속 산화물 반도체 채널 층을 갖는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.
능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 액정표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.
수직 전계형 액정표시장치는 상 하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nematic) 모드의 액정을 구동한다. 이러한 수직전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.
수평 전계형 액정표시장치는 하부 기판에 평행하게 배치된 화소 전극과 공통전극 사이에 수평 전계를 형성하여 인-플레인 스위치(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 모드의 액정표시장치는 인 플레인 필드(In Plane Field)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상부 기판과 하부 기판의 간격(셀 갭: Cell Gap)보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통전극과 화소 전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 모드의 화소 전극 및 공통전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 일정 너비를 갖는 화소 전극 및 공통전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소 전극 및 공통전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율을 저하하는 요인이 된다.
이러한 IPS 모드의 액정표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정표시장치가 제안되었다. FFS 타입의 액정표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소 전극을 구비하고, 그 공통전극과 화소 전극이 수직 방향으로 서로 중첩되거나, 중첩하지 않더라도 수평 방향으로의 이격 간격이 상부 기판과 하부 기판의 간격보다 좁게 형성하여 공통전극과 화소 전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상 하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.
프린지 필드 방식의 액정표시장치는 공통 전극과 화소 전극이 중첩되거나 상당히 가까운 위치에 배치되기 때문에 공통 전극과 화소 전극 사이에서 보조 용량이 형성된다. 따라서, IPS 모드와 달리 보조 용량을 형성하지 않아도 된다는 장점이 있다. 하지만, 대화면 표시장치를 프린지 필드 방식으로 구현할 경우, 화소의 크기가 커지고 따라서 보조 용량의 크기도 커지므로 이를 구동하기 위해서는 박막 트랜지스터가 커져야 한다는 문제점이 있다.
이러한 문제점을 해결하기 위해, 박막 트랜지스터의 크기를 키우지 않고도 고용량 구동 특성을 갖는 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판이 응용되고 있다. 도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도이다.
도 1 및 도 2에 도시된 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그 교차 구조에 의해 정의된 각 화소 영역 내에 형성된 박막 트랜지스터(T)를 구비한다.
박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하면 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 층(A)을 포함한다.
특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 구체적으로, 소스 전극(S)과 드레인 전극(D) 사이의 분리된 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 보호하도록 에치 스토퍼(ES)를 형성하는 것이 바람직하다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)을 관통하는 제1 게이트 패드 콘택홀(GH1)을 통해 게이트 패드 중간 단자(IGT)와 접촉한다. 게이트 패드 중간 단자(IGT)는 제1 보호막(PA1)과 제2 보호막(PA2)을 관통하는 제2 게이트 패드 콘택홀(GH2)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 제1 보호막(PA1) 및 제2 보호막(PA2)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양하게 형성할 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 형성하고, 화소 전극(PXL)을 최상위층에 형성하는 것이 바람직하다.
즉, 데이터 배선(DL) 및 박막 트랜지스터(T)를 덮는 제1 보호막(PA1) 위에 유전율이 낮은 유기물질을 두껍게 형성한 평탄화막(PAC)을 형성한 후에, 공통 전극(COM) 형성한다. 그리고 공통 전극(COM)을 덮는 제2 보호막(PA2)을 형성 한 후, 공통 전극(COM)과 중첩하는 화소 전극(PXL)을 제2 보호막(PA2) 위에 형성한다. 이러한 구조에서는 화소 전극(PXL)이 데이터 배선(DL)과 제1 보호막(PA1), 평탄화막(PAC), 그리고 제2 보호막(PA2)에 의해 이격되므로 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량을 줄일 수 있다.
공통 전극(COM)은 화소 영역의 형태에 대응하는 장방형으로 형성되고, 화소 전극(PXL)은 다수 개의 선분 형상으로 형성된다. 특히, 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다. 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
이하, 종래 기술에 의한 산화물 반도체를 포함하는 FFS 타입의 박막 트랜지스터 기판을 제조하는 공정을 설명한다. 도 3a 내지 3i는, 도 1의 I-I'로 자른 단면도들로서, 종래 기술에 의한 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 나타낸다.
투명한 하부 기판(SUB) 위에 게이트 금속을 증착한다. 제1 마스크 공정으로 게이트 금속을 패턴하여 게이트 요소를 형성한다. 게이트 요소에는 게이트 배선(GL), 게이트 배선(GL)에서 분기하는 게이트 전극(G), 게이트 배선(GL)의 일측 단부에 형성된 게이트 패드(GP)를 포함한다. (도 3a)
게이트 요소들이 형성된 기판(SUB) 위에, 게이트 절연막(GI)을 전면 도포한다. 이어서, 산화 반도체 물질을 증착한다. 제2 마스크 공정으로, 산화 반도체 물질을 패턴하여, 반도체 층(A)을 형성한다. (도 3b)
반도체 층(A)이 형성된 기판 전면에 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)과 같은 절연 물질을 도포한다. 제3 마스크 공정으로 절연 물질을 패턴하여 에치 스토퍼(ES)를 형성한다. 에치 스토퍼(ES)는 게이트 전극(G) 위에서 형성될 반도체 층(A)의 중심부분에 위치하도록 형성하는 것이 바람직하다. (도 3c)
에치 스토퍼(ES)가 완성된 기판(SUB)의 최상층부인 게이트 절연막(GI)을 제4 마스크 공정을 패턴하여, 게이트 패드(GP)의 일부 혹은 전부를 노출하는 제1 게이트 패드 콘택홀(GH1)을 형성한다. (도 3d)
반도체 층(A) 및 에치 스토퍼(ES)가 형성된 기판(SUB) 위에 소스-드레인 금속을 증착한다. 제5 마스크 공정으로, 소스-드레인 금속을 패턴하여, 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 게이트 배선(GL)과 수직으로 교차하는 데이터 배선(DL), 제1 게이트 패드 콘택홀(GH1)을 통해 게이트 패드(GP)에 접속하는 게이트 패드 중간 단자(IGT), 데이터 배선(DL)의 일측 단부에 형성된 데이터 패드(DP), 데이터 배선(DL)에서 분기하고 반도체 층(A)의 일측변과 접촉하는 소스 전극(S), 그리고 반도체 층(A)의 타측변과 접촉하고 소스 전극(S)과 대향하는 드레인 전극(D)을 포함한다. 특히, 소스 전극(S)과 드레인 전극(D)은 물리적으로 서로 분리되어 있으나, 반도체 층(A)을 통해 연결된 구조를 갖는다.
에치 스토퍼(ES)가 없다면, 소스 전극(S)과 드레인 전극(D)을 패턴하는 과정에서 소스 전극(S)과 드레인 전극(D) 사이를 식각하는 식각액에 의해서 반도체 층(A)이 식각되는 백 에치(Back Etch) 현상이 발생한다. 반도체 층(A)이 아몰퍼스 반도체 물질을 포함하는 경우 백 에치가 발생하여도 소자의 특성에 큰 영향을 주지 않는다. 그러나 반도체 층(A)이 산화 반도체 물질을 포함하는 경우, 백 에치가 발생하면, 소자의 안정성에 문제가 발생할 수 있다. 따라서, 산화 반도체 물질로 채널 층을 형성하는 경우 에치 스토퍼(ES)를 포함하는 것이 바람직하다. (도 3e)
박막 트랜지스터(T)가 완성된 기판(SUB) 전체 면에 제1 보호막(PA1)을 도포한다. 이어서, 유전율이 낮은 유기 물질로 평탄화 막(PAC)을 도포한다. 제6 마스크 공정으로 평탄화 막(PAC)을 패턴하여, 제1 드레인 콘택홀(DH1)을 형성한다. 제1 드레인 콘택홀(DH1)은 드레인 전극(D)을 노출하지는 않는다. 추후에 형성되는 제2 보호막(PA2)에 드레인 전극을 노출하는 제2 드레인 콘택홀(DH2)을 형성하는데, 평탄화막(PAC)의 두께가 상대적으로 두껍기 때문에 제2 드레인 콘택홀(DH2)의 형성을 용이하게 하고, 드레인 전극(D)의 노출 면적을 확보하기 위해 미리 형성한다. 또한, 게이트 패드(GP)와 데이터 패드(DP) 부분에는 평탄화막(PAC)을 제거하여, 제1 보호막(PA1)을 노출 시킨다. (도 3f)
평탄화 막(PAC)이 형성된 기판(SUB) 전면에 ITO(Indium Tin Oxide)와 같은 투명 도전 물질을 증착한다. 제7 마스크 공정으로, 투명 도전물질을 패턴하여 공통 전극(COM)을 형성한다. 공통 전극(COM)은 화소 영역의 모양에 대응하는 대략 장방형의 모양으로 형성하는 것이 바람직하다. (도 3g)
공통 전극(COM)이 형성된 기판(SUB) 전체 면에 제2 보호막(PA2)을 도포한다. 제8 마스크 공정으로, 제1 및 제2 보호막(PA1, PA2)을 패턴하여 게이트 패드 중간 단자(IGT)를 노출하는 제2 게이트 패드 콘택홀(GH2), 데이터 패드(DP) 일부를 노출하는 데이터 패드 콘택홀(DPH), 그리고 드레인 전극(D)을 노출하는 제2 드레인 콘택홀(DH2)을 형성한다. (도 3h)
제2 보호막(PA2) 위에 ITO와 같은 투명 도전물질을 다시 증착한다. 제9 마스크 공정으로, 투명 도전물질을 패턴하여, 화소 전극(PXL), 게이트 패드 단자(GPT), 그리고 데이터 패드 단자(DPT)를 형성한다. 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 중첩하도록 형성한다. 특히, 일정 간격을 두고 평행하게 나열된 막대 모양으로 형성한다. 게이트 패드 단자(GPT)는 제2 게이트 패드 콘택홀(GH2)을 통해 노출된 게이트 패드 중간 단자(IGT)와 접촉한다. 그리고 데이터 패드 단자(DPT)는 데이터 패드 콘택홀(DPH)을 통해 노출된 데이터 패드(GP)와 접촉한다. (도 3i)
이후, 도면으로 도시하지 않았으나, 화소 전극(PXL)과 공통 전극(COM)이 형성된 박막 트랜지스터 기판은 배향막 공정 챔버로 이송하여, 배향막을 도포한다. 그리고 액정층을 도포하고 컬러 필터 기판과 합착하여 액정표시패널을 완성한다.
이와 같이 산화물 반도체를 포함하는 FFS 방식의 액정표시장치용 박막 트랜지스터 기판을 제조하는데 9번의 마스크 공정을 사용한다. 마스크 공정이 많을수록 제조 공정이 복잡해지고, 불량 발생 가능성도 커진다. 따라서, 액정표시장치에서 구성 요소를 가장 많이 포함하고 있는 박막 트랜지스터 기판을 제조하는 공정을 단순화하는 것이 중요한 문제가 되고 있다.
본 발명의 목적은 상기 문제점들을 극복하기 위해 고안된 것으로, 산화물 반도체를 포함하는 박막 트랜지스터 기판을 더 적은 수의 마스크 공정으로 제조하는 방법 및 그 방법에 의한 산화물 반도체를 포함하는 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 다른 목적은, 공통 전극을 데이터 배선과 동일한 층에 형성하고, 화소 전극은 공통 전극을 덮는 보호막 위에 형성함으로써, 화소 전극과 데이터 배선 사이에서 기생 용량의 발생을 줄인 산화물 반도체를 포함하는 프린지 필드 스위칭 방식의 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판은, 기판; 상기 기판 위에 형성된 게이트 전극; 상기 게이트 전극을 덮는 게이트 절연막; 상기 게이트 절연막 위에서 상기 게이트 전극의 일부와 중첩되도록 형성된 금속 산화 반도체 물질을 포함하는 채널 층; 상기 채널 층과 동일한 외곽 형상을 갖고 상기 채널 층의 중앙부에서 분리되어 대향하는 소스 전극 및 드레인 전극; 상기 게이트 절연막 위에서 상기 소스 전극 및 상기 드레인 전극으로부터 수평 방향으로 이격하여 형성된 공통 전극; 상기 소스 전극, 상기 드레인 전극 및 상기 공통 전극을 덮는 보호막; 그리고 상기 보호막 위에서 상기 공통 전극과 중첩하며 상기 드레인 전극에 연결된 화소 전극을 포함한다.
상기 채널 층 상부 표면 중앙부에 형성되고, 상기 소스 전극 및 상기 드레인 전극을 양분하도록 배치된 에치 스토퍼를 더 포함하고; 상기 소스 전극은 상기 에치 스토퍼를 중심으로 상기 채널 층의 일측부와 동일한 형상을 갖고 상기 채널 층과 접촉하며; 상기 드레인 전극은 상기 에치 스토퍼를 중심으로 상기 채널 층의 타측부와 동일한 형상을 갖고 상기 채널 층과 접촉하는 것을 특징으로 한다.
상기 소스 전극 및 상기 드레인 전극은, 상기 채널 층 위에 적층된 투명 도전층; 그리고 상기 투명 도전층 위에 적층된 금속층을 포함하며; 상기 공통 전극은, 상기 채널 층으로부터 수평 방향으로 이격하여 형성된 상기 금속 산화 반도체 물질을 포함하는 잔여층과 상기 잔여층 위에 적층된 상기 투명 도전층을 포함하는 것을 특징으로 한다.
상기 금속 산화 반도체물질은, IGZO(Indium Galium Zinc Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.
또한, 본 발명에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판의 제조 방법은, 기판 위에 제1 마스크 공정으로 게이트 전극을 형성하는 단계; 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 금속 산화 반도체 물질을 도포하는 단계; 상기 금속 산화물 반도체 물질 위에 제2 마스크 공정으로 상기 게이트 전극의 일부와 중첩하는 에치 스토퍼를 형성하는 단계; 그리고 상기 에치 스토퍼가 형성된 상기 기판 위에 제3 마스크 공정으로 소스-드레인 전극 및 공통 전극을 형성하는 단계를 포함한다.
상기 제3 마스크 공정은, 상기 에치 스토퍼가 형성된 상기 기판 위에 투명 도전 물질을 도포하는 단계; 상기 투명 도전 물질 위에 금속 물질을 도포하는 단계; 하프-톤 마스크를 이용하여 상기 금속 물질과 상기 투명 도전 물질을 패턴하여 상기 투명 도전 물질과 상기 금속 물질이 적층된 상기 소스-드레인 전극 및 상기 투명 도전 물질만을 포함하는 상기 공통 전극을 형성하는 단계; 그리고 상기 소스-드레인 전극 및 상기 공통 전극을 마스크로 하여, 상기 금속 산화 반도체 물질을 패턴하여, 채널 층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 소스-드레인 전극 및 상기 공통 전극을 덮는 보호막을 도포하는 단계; 제4 마스크 공정으로 상기 보호막을 패턴하여 상기 드레인 전극을 노출하는 드레인 콘택홀을 형성하는 단계; 그리고 제5 마스크 공정으로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접속하며 상기 보호막 위에서 상기 공통 전극과 중첩하는 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 금속 산화 반도체물질은, IGZO(Indium Galium Zinc Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.
본 발명에 의한 산화물 반도체를 포함하는 박막 트랜지스터 기판은 소스-드레인 전극을 형성하는 단계에서 공통 전극을 동시에 형성함으로써 5 내지 6개의 마스크 공정으로 이루어진다. 종래의 기술에 비해서 마스크 공정의 수가 줄어들어 제조 비용이 저렴하고, 제조 시간이 단축된다. 또한, 그리고 화소의 크기가 커질수록 이에 비례하여 보조 스토리지 용량이 커지는 구조를 갖는 프린지 필드 방식의 박막 트랜지스터 기판에서, 작은 크기로 대용량 보조 스토리지를 구동할 수 있는 산화물 반도체를 사용함으로써 대면적을 갖는 고화질의 평판 표시장치를 제공할 수 있는 장점이 있다.
도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I'선을 따라 자른 단면도.
도 3a 내지 3i는 종래 기술에 의한 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 나타내는, 도 1의 I-I'로 자른 단면도들.
도 4는 본 발명에 의한 산화물 반도체 채널 층을 포함하는 프린지 필드 방식의 액정 표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도.
도 5는 도 4에 도시한 박막 트랜지스터 기판을 절취선 V-V'선을 따라 자른 단면도.
도 6a 내지 도 6f는 본 발명에 의한 산화물 반도체 채널 층을 포함하는 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들로 도 4의 V-V'로 자른 단면도들.
이하, 첨부한 도면 도 4, 도 5 그리고, 도 6a 내지 6g를 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 4는 본 발명에 의한 산화물 반도체 채널 층을 포함하는 프린지 필드 방식의 액정 표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도이다. 도 5는 도 4에 도시한 박막 트랜지스터 기판을 절취선 V-V'선을 따라 자른 단면도이다.
도 4 및 5를 참조하면, 본 발명에 의한 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그리고 그 교차 구조에 의해 정의된 각 화소 영역 내에 형성된 박막 트랜지스터(T)를 구비한다.
박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하면 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 층(A)을 포함한다.
특히, 반도체 층(A)을 산화물 반도체 물질로 형성하므로, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 구체적으로, 소스 전극(S)과 드레인 전극(D) 사이의 분리된 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 보호하도록 에치 스토퍼(ES)를 형성하는 것이 바람직하다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI) 및 보호막(PAS)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다. 보호막(PAS)은, 종래 기술에 의한 경우와 같이, 제1 보호막, 평탄화 막, 그리고 제2 보호막을 포함할 수 있다. 본 발명에서는 공통 전극(COM)이 소스-드레인 전극(S-D) 및 반도체 층(A)과 동시에 형성되므로 단일막으로 이루어진 보호막(PAS)의 경우로 설명한다.
화소 영역에는 프린지 필드를 형성하도록 보호막(PAS)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양하게 형성할 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 형성하고, 화소 전극(PXL)을 최상위층에 형성하는 것이 바람직하다.
즉, 박막 트랜지스터(T)의 게이트 전극(G)을 덮는 게이트 절연막(GI) 위에, 공통 전극(COM) 형성한다. 그리고 공통 전극(COM)을 덮는 보호막(PAS)을 형성 한 후, 공통 전극(COM)과 중첩하는 화소 전극(PXL)을 보호막(PAS) 위에 형성한다. 이러한 구조에서는 화소 전극(PXL)이 데이터 배선(DL)과 보호막(PAS)에 의해 이격되므로 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량을 줄일 수 있다. 특히, 보호막(PAS)을 유전율이 낮은 유기물질로 이루어진 평탄화 막으로 사용하거나, 보호막과 평탄화 막이 적층된 2층 구조를 사용하면, 화소 전극(PXL)과 데이터 배선(DL) 사이에 형성되는 기생 용량을 더욱 줄일 수 있다.
공통 전극(COM)은 화소 영역의 형태에 대응하는 장방형으로 형성되고, 화소 전극(PXL)은 다수 개의 선분 형상으로 형성된다. 특히, 화소 전극(PXL)은 보호막(PAS)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다. 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
본 발명에서는 공통 전극(COM)이 소스-드레인 전극(S-D) 및 데이터 배선(DL)과 동일한 평면상인 게이트 절연막(GI) 바로 위에 형성된다. 따라서, 공통 전극(COM)들에 기준 전압을 인가하기 위한 공통 배선(CL)을 게이트 배선(GL)과 나란하게 배치할 경우, 데이터 배선(DL)과 단락되는 구조를 갖는다. 일례로, 본 발명에서는, 공통 전극(COM)을 화소 영역별로 개별적으로 구성하지 않고, 매트릭스 구조를 갖는 화소 배열에서 세로 열 방향의 화소 영역을 한 단위로 하도록 공통 전극(COM)을 형성한다. 그리고 데이터 패드(DP)가 배열되는 반대 측변에서 공통 전극(COM)들을 서로 연결하는 공통 배선(CL)을 게이트 배선(GL)과 평행하게 배치한다.
이하, 본 발명에 의한 산화물 반도체를 포함하는 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 설명한다. 도 6a 내지 도 6f는 본 발명에 의한 산화물 반도체 채널 층을 포함하는 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들로 도 4의 V-V'로 자른 단면도들이다.
투명한 기판(SUB) 위에 게이트 금속을 증착한다. 게이트 금속은 구리(Copper: Cu) 혹은 알루미늄(Aluminum: Al)과 같은 저 저항성 금속 물질과 티타늄(Titanium: Ti), 니켈(Nickel: Ni) 혹은 몰리브덴(Molibdenium: Mo)과 같은 내 부식성이 강한 금속 물질을 포함한다. 다른 예로, 구리층과 티타늄-몰리브덴 합금층이 적층된, 몰리브덴층과 알루미늄-네오듐 합금층이 적층된, 혹은 구리층과 몰리브덴층이 적층된 이중층 구조를 가질 수도 있다. 또 다른 예로, 니켈층과, 구리층, 그리고 티타늄-몰리브덴 합금층이 적층된 삼중층 구조를 가질 수도 있다. 제1 마스크 공정으로 게이트 금속을 패턴하여 게이트 요소를 형성한다. 게이트 요소는 기판(SUB) 상에서 가로 방향으로 진행하는 게이트 배선(GL), 게이트 배선(GL)에서 화소 영역으로 분기하는 게이트 전극(G), 그리고 게이트 배선(GL)의 일측 단부에 형성된 게이트 패드(GP)를 포함한다. (도 6a)
게이트 요소가 형성된 기판(SUB) 위에, 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)과 같은 절연물질을 전체 면에 도포하여 게이트 절연막(GI)을 형성한다. 이어서 게이트 절연막(GI) 위에 전면에 금속 산화 반도체 층(MO)을 도포한다. 금속 산화 반도체 층(MO)은 IGZO(Indium Galium Zinc Oxide), IZO(Indium Zinc Oxide) 혹은 ITZO(Indium Tin Zinc Oxide)와 같은 물질을 포함할 수 있다. 이어서, 산화 실리콘(SiOx)과 같은 절연 물질을 금속 산화 반도체 층(MO) 위에 도포하고, 제2 마스크로 패턴하여 게이트 전극(G)의 중앙부 일부와 중첩하는 에치 스토퍼(ES)를 형성한다. (도 6b)
에치 스토퍼(ES)가 형성된 기판(SUB) 전체 면에 투명 도전물질과 소스-드레인 금속 물질을 연속으로 도포한다. 투명 도전물질은 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)를 포함할 수 있다. 소스-드레인 금속 물질은 구리 혹은 알루미늄을 포함하는 단일 금속층일 수 있고, 몰리브덴 층을 더 포함하는 이중층 혹은 삼중층 구조를 가질 수 있다. 소스-드레인 금속 물질 위에 포토레지스트를 도포하고, 제3 마스크로 패턴하여 소스-드레인 요소와 공통 전극(COM)을 형성한다.
여기에서, 소스-드레인 요소는 소스-드레인 금속 물질과 투명 도전물질이 적층된 구조를 갖는다. 반면에 공통 전극(COM)은 투명 도전물질만 포함한 구조를 갖는 것이 바람직하다. 이와 같이, 제3 마스크로 패턴하는 공정에서 기판(SUB) 전체 면에 걸쳐 식각되는 정도가 서로 다르므로, 제3 마스크는 하프-톤 마스크를 사용하는 것이 바람직하다.
좀 더 구체적으로 설명하면, 기판(SUB) 전체 면에 걸쳐, 소스-드레인 금속 물질과 투명 도전 물질이 모두 식각되고 금속 산화 반도체 층(MO)이 노출되는 영역(ⓛ), 소스-드레인 금속 물질만 선택적으로 식각되어 투명 도전 물질이 노출되는 영역(②), 그리고 아무 물질도 식각되지 않아 소스-드레인 금속 물질이 패턴된 영역(③)으로 서로 다르게 식각된 영역들로 나누어진다. 즉, 영역 ③에는 소스-드레인 요소들이 형성되고, 영역 ②에는 공통 전극(COM)이 형성된다. 소스-드레인 요소에는, 게이트 절연막(GI)을 사이에 두고 게이트 배선(GL)과 수직으로 교차하는 데이터 배선(DL), 데이터 배선(DL)의 일측 단부에 형성된 데이터 패드(DP), 데이터 배선(DL)에서 분기하는 소스 전극(S) 그리고 소스 전극(S)과 대향하는 드레인 전극(D)을 포함한다. 한편, 소스 전극(S)과 드레인 전극(D)의 사이는 영역 ⓛ에 해당하지만, 에치 스토퍼(ES)에 의해 금속 산화 반도체 층(MO)이 노출되지 않는다. 즉, 소스 전극(S)과 드레인 전극(D)을 형성하는 식각액에 의해 금속 산화 반도체 층(MO)이 보호된다. (도 6c)
소스-드레인 요소와 공통 전극(COM)이 패턴된 형태 그대로 금속 산화 반도체 층(MO)을 식각하여, 반도체 채널 층(A)을 형성함으로써, 박막 트랜지스터(T)를 완성한다. 금속 산화 반도체 층(MO)을 계속 식각하는 동안에도 소스 전극(S)과 드레인 전극(D) 사이에는 에치 스토퍼(ES)에 의해 금속 산화 반도체 층(MO)이 보호된다. 그 결과, 소스 전극(S) 및 드레인 전극(D)은 반도체 채널 층(A)과 동일한 외곽 형상을 갖되 반도체 채널 층(A)의 중앙부에 형성된 에치 스토퍼(ES)를 중심으로 양분되어 대향하는 형상을 갖는다. 즉, 소스 전극(S)과 드레인 전극(D)은 물리적으로 서로 분리되지만, 그 하부에서 게이트 절연막(GI)을 사이에 두고 게이트 전극(G)과 중첩하는 반도체 채널 층(A)을 통해 연결된 구조를 갖는다. 소스 전극(S)은 에치 스토퍼(ES)에 의해 노출된 상기 반도체 채널 층(A)의 일측변과 실질적으로 동일한 형상으로 면접촉하는 구조를 갖는다. 또한, 드레인 전극(D)은 소스 전극(S)과 대향하며, 에치 스토퍼(ES)에 의해 노출된 상기 반도체 채널 층(A)의 타측변과 실질적으로 동일한 형상으로 면접촉하는 구조를 갖는다. 소스 전극(S)과 드레인 전극(D)을 완벽한 대치 구조로 형성할 수 있으므로 게이트 전극(G)과 소스 전극(S) 사이의 기생 용량(Cgs), 그리고 게이트 전극(G)과 드레인 전극(D) 사이의 기생 용량(Cgd)을 동일한 크기가 되도록 형성할 수 있다.
한편, 공통 전극(COM) 아래에도 금속 산화물 반도체 층(MO)이 잔류하는 구조를 갖는다. 본 발명에서는, 공통 전극(COM)은 ITO와 같은 물질을 약 500Å 두께로 도포하여 형성하고, IGZO를 포함하는 금속 산화물 반도체 층(MO)도 약 500Å 두께로 도포하였다. 이 경우, 화소 영역에서 공통 전극(COM)과 금속 산화물 반도체 층(MO)의 이중층 부분의 투과도는 단일 ITO인 공통 전극(COM)인 경우와 비교하여 크게 차이가 발생하지 않는다. 따라서, 투과형 표시 장치로서의 투명도를 유지하는 데 큰 문제가 발생하지 않는다.
또한, 공통 전극(COM)은 매트릭스 배열을 갖는 화소 배열 구조에서 세로 열 방향의 화소들을 한 단위로 하도록 형성할 수 있다. 도 4를 다시 참조하면, 세로 방향의 화소들에 걸쳐 공통 전극(COM)이 하나로 연결된 구조를 가질 수 있다. 본 발명에서는 공통 전극(COM)이 소스-드레인 전극(S-D)과 동일한 평면에 형성되므로, 공통 전극(COM)을 서로 연결하는 공통 배선을 형성할 경우 데이터 배선(DL)과 단락하는 문제가 발생할 수 있다. 이 경우, 이웃하는 공통 전극(COM)을 모두 연결하기 위해서 데이터 패드(DPH)가 배열되는 반대 측면에서 모든 공통 전극(COM)들을 연결하는 공통 배선(CL)을 형성하면, 데이터 배선(DL)과 단락하지 않고 배치할 수 있다. (도 6d)
박막 트랜지스터(T)와 공통 전극(COM)이 형성된 기판(SUB) 전면에 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)과 같은 물질로 보호막(PAS)을 증착한다. 제4 마스크 공정으로 보호막(PAS)을 패턴하여, 드레인 전극(D)의 일부를 노출하는 드레인 콘택홀(DH), 그리고 데이터 패드(DP)를 노출하는 데이터 패드 콘택홀(DPH)을 형성한다. 그리고 계속해서 보호막(PAS) 아래에 있는 게이트 절연막(GI)을 패턴하여 게이트 패드(GP)를 노출하는 게이트 패드 콘택홀(GPH)을 형성한다. (도 6e)
콘택홀들(DH, GPH, DPH)이 형성된 기판(SUB) 위에, ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전 물질을 증착한다. 제5 마스크 공정으로, 투명 도전물질을 패턴하여, 드레인 콘택홀(DH)을 통해 드레인 전극(D)과 접촉하는 화소 전극(PXL)을 형성한다. 화소 전극(PXL)은 게이트 배선(GL)과 데이터 배선(DL)이 교차하여 형성한 화소 영역 내에서 서로 평행한 여러 개의 막대 모양의 전극들이 일정 간격으로 배열된 형상을 갖도록 형성하는 것이 바람직하다. 이와 동시에, 게이트 패드 콘택홀(GPH)을 통해 게이트 패드(GP)와 접촉하는 게이트 패드 단자(GPT), 그리고 데이터 패드 콘택홀(DPH)을 통해 데이터 패드(DP)와 접촉하는 데이터 패드 단자(DPT)를 형성한다. (도 6f)
이상, 본 발명에 의한 제조 방법에서는, 하프-톤 마스크를 사용하여 공통 전극(COM)을 소스-드레인 전극(S-D) 및 반도체 층(A)을 형성하는 단계에서 동시에 형성한다. 따라서, 종래 기술에 의한 제조 방법에 비해서, 적어도 마스크 공정 수를 2회 이상 줄일 수 있다. 제조 공정의 안정성을 위해, 공통 전극(COM)과 소스-드레인 전극(S-D)을 서로 다른 마스크 공정으로 제조하더라도, 반도체 층(A)을 형성하는 공정에서 별도의 마스크 공정을 사용하지 않기 때문에, 종래 기술에 의한 제조 방법에 비해서, 적어도 마스크 공정 수를 1회 이상 줄일 수 있다.
본 발명에서는 공통 전극(COM)을 소스-드레인 전극(S-D)과 동일한 층에 형성하기 때문에, 박막 트랜지스터(T)를 덮는 보호막(PAS) 위에 공통 전극(COM)을 형성하지 않고, 게이트 절연막(GI) 위에 형성하는 구조를 갖는다. 즉, 공통 전극(COM)은 게이트 절연막 위에서 소스 전극(S) 및 드레인 전극(D)으로부터 수평 방향으로 이격하여 화소 영역 내에 형성된다.
따라서, 보호막(PAS)을 단일층으로 형성하고, 화소 전극(PXL)을 드레인 전극(D)과 연결하기 위한 드레인 콘택홀(DH)을 한 번의 마스크 공정으로 형성할 수 있어, 마스크 공정수를 줄일 수 있다. 화소 전극(COM)과 데이터 배선(DL) 사이의 기생 용량을 효과적으로 제어하기 위해서, 보호막(PAS)을 유전율이 낮은 유기물질인 평탄화 막(PAC)을 포함할 수도 있고, 평탄화 막(PAC)과 보호막(PAS)이 적층된 이중층 구조를 가질 수도 있다. 이러한 경우에도, 드레인 콘택홀(DH)을 형성하기 위한 마스크 공정수는 종래 기술에 비해서 1회 이상 줄일 수 있다.
이와 같이, 본 발명에서는 공통 전극(COM)을 소스-드레인 전극(S-D)과 동시에 형성하기 때문에, 공통 전극(COM) 하부에 금속 산화물 반도체 물질(MO)이 잔류하는 구조를 갖는다. 금속 산화물 반도체 물질(MO)은 공통 전극(COM)을 구성하는 IGZO, ITZO 또는 IZO와 같은 박막으로 형성하는 경우 투명도가 높은 물질을 사용하며, 그 두께도 500Å 정도로 도포함으로써, 화소 영역에서 투과도가 저하되는 문제는 발생하지 않는다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 IGT: 게이트 패드 중간 단자
GPH: 게이트 패드 콘택홀 GH1: 제1 게이트 패드 콘택홀
GH2: 제2 게이트 패드 콘택홀 DPH: 데이터 패드 콘택홀
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 반도체 채널 층
GI: 게이트 절연막 PAS: 보호막
PA1: 제1 보호막 PA2: 제2 보호막
PAC: 평탄화 막 DH: 드레인 콘택홀
ES: 에치 스토퍼 MO: 금속 산화물

Claims (8)

  1. 기판;
    상기 기판 위에 형성된 게이트 전극;
    상기 게이트 전극의 상면에 형성되는 부분과 상기 기판의 상면에 형성된 부분을 포함하는 게이트 절연막;
    상기 게이트 절연막의 상면에 형성되고, 상기 게이트 전극의 일부와 중첩되도록 형성된 금속 산화 반도체 물질을 포함하는 채널 층;
    상기 채널 층의 상면에 형성되고, 상기 채널 층과 동일한 외곽 형상을 가지며, 상기 채널 층의 중앙부에서 분리되어 대향하는 소스 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극으로부터 수평 방향으로 이격하여 형성된 공통 전극;
    상기 소스 전극의 상면에 형성되는 부분과, 상기 드레인 전극의 상면에 형성되는 부분 및 상기 공통 전극의 상면에 형성되는 부분을 포함하는 보호막; 그리고
    상기 보호막 중 상기 공통 전극의 상면에 형성되는 부분의 상면에 형성되고, 상기 공통 전극과 중첩하며 상기 드레인 전극에 연결된 화소 전극을 포함하며,
    상기 소스 전극 및 상기 드레인 전극은,
    상기 채널 층 위에 적층된 투명 도전층; 그리고
    상기 투명 도전층 위에 적층된 금속층을 포함하며;
    상기 공통 전극은,
    상기 채널 층으로부터 수평 방향으로 이격하여 형성된 상기 금속 산화 반도체 물질을 포함하는 잔여층과 상기 잔여층 위에 적층된 상기 투명 도전층을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.

  2. 제 1 항에 있어서,
    상기 채널 층 상부 표면 중앙부에 형성되고, 상기 소스 전극 및 상기 드레인 전극을 양분하도록 배치된 에치 스토퍼를 더 포함하고;
    상기 소스 전극은 상기 에치 스토퍼를 중심으로 상기 채널 층의 일측부와 동일한 형상을 갖고 상기 채널 층과 접촉하며;
    상기 드레인 전극은 상기 에치 스토퍼를 중심으로 상기 채널 층의 타측부와 동일한 형상을 갖고 상기 채널 층과 접촉하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 금속 산화 반도체물질은, IGZO(Indium Galium Zinc Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 기판 위에 제1 마스크 공정으로 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 상면과 상기 기판의 상면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막의 상면에 금속 산화 반도체 물질을 도포하여 금속 산화 반도체 층을 형성하는 단계;
    상기 금속 산화 반도체 층의 상면에 제2 마스크 공정으로 상기 게이트 전극의 일부와 중첩하는 에치 스토퍼를 형성하는 단계;
    상기 에치 스토퍼가 형성된 상기 기판 위에 투명 도전 물질을 도포하는 단계;
    상기 투명 도전 물질 위에 금속 물질을 도포하는 단계;
    제3 마스크 공정으로 하프-톤 마스크를 이용하여, 상기 금속 산화 반도체 층 및 상기 에치 스토퍼 상에 상기 투명 도전 물질과 상기 금속 물질을 패턴하여 투명 도전층과 금속층이 적층된 소스-드레인 전극을 형성하고, 상기 소스-드레인 전극과 이격된 영역에서 상기 투명 도전 물질을 패턴하여 투명 도전층을 형성하는 단계; 및
    상기 소스-드레인 전극을 마스크로 하여 상기 금속 산화 반도체층을 패턴하여 채널 층을 형성하고, 상기 패턴된 투명 도전층을 마스크로 하여 상기 금속 산화 반도체층을 패턴하여 잔여층을 형성함으로써 상기 잔여층 및 상기 패턴된 투명 도전층이 적층된 공통 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 소스-드레인 전극 및 상기 공통 전극을 덮는 보호막을 도포하는 단계;
    제4 마스크 공정으로 상기 보호막을 패턴하여 상기 드레인 전극을 노출하는 드레인 콘택홀을 형성하는 단계; 그리고
    제5 마스크 공정으로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접속하며 상기 보호막 위에서 상기 공통 전극과 중첩하는 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  8. 제 5 항에 있어서,
    상기 금속 산화 반도체물질은, IGZO(Indium Galium Zinc Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
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