WO2013171989A1 - アレイ基板及びそれを備えた液晶表示パネル - Google Patents

アレイ基板及びそれを備えた液晶表示パネル Download PDF

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WO2013171989A1
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array substrate
electrode
insulating film
substrate
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安弘 小原
聖 中原
森永　潤一
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シャープ株式会社
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    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode

Definitions

  • the present invention relates to an array substrate and a liquid crystal display panel including the same, and more particularly to an array substrate provided with a transparent auxiliary capacitor for each subpixel and a liquid crystal display panel including the same.
  • An active drive type liquid crystal display panel includes an array substrate provided with a switching element such as a thin film transistor (hereinafter referred to as “TFT”) for each sub-pixel which is the minimum unit of an image, and an array A counter substrate provided to face the substrate and a liquid crystal layer provided between the two substrates are provided.
  • TFT thin film transistor
  • an auxiliary capacitor is provided for each subpixel in order to stably hold the charge charged in the liquid crystal layer of each subpixel, that is, the liquid crystal capacitor.
  • one pixel includes a sub-pixel for performing red gradation display, a sub-pixel for performing green gradation display, and a sub-pixel for performing blue gradation display. Is configured.
  • the ratio of the area through which light from the backlight can be transmitted in each subpixel that is, a high aperture ratio that improves the aperture ratio is always desired.
  • An array substrate provided with a transparent auxiliary capacitor is attracting attention.
  • Patent Document 1 discloses a counter electrode made of a transparent conductive film provided on an interlayer insulating film and an organic insulating film sequentially stacked on a TFT, an interlayer insulating film provided to cover the counter electrode, There is disclosed a liquid crystal display device in which a storage capacitor corresponding to the auxiliary capacitor is configured by a pixel electrode made of a transparent conductive film provided on an interlayer insulating film.
  • Patent Document 2 discloses a counter electrode made of a transparent conductor provided in each unit pixel corresponding to each of the sub-pixels and in contact with a common bus line extending between a pair of adjacent gate bus lines.
  • an auxiliary capacitor is configured by a pixel electrode made of a transparent conductor provided in each unit pixel and a gate insulating film provided therebetween.
  • Patent Document 3 an upper electrode made of a transparent conductive material connected to a common line extending between a pair of adjacent scanning lines via a relay terminal, and a transparent conductive connected to the drain electrode of the TFT.
  • an auxiliary capacitor is configured by a lower electrode made of a material and an interelectrode insulating film provided therebetween.
  • JP 2007-328210 A (FIG. 2) JP 2002-14363 A (FIG. 2) Japanese Patent Laying-Open No. 2011-53443 (FIGS. 7-8)
  • a common light-shielding bus line is provided between the sub-pixels, and in the liquid crystal display panel disclosed in Patent Document 3 described above. Since a common line made of an opaque metal is provided at a substantially central portion of each subpixel, there is a concern that the aperture ratio of each subpixel is lowered. Further, in the liquid crystal display device disclosed in Patent Document 1, the counter electrode provided so as to extend widely between a pair of adjacent scanning signal lines functions as the common bus line and the common line. However, the parasitic capacitance generated between the counter electrode and the video signal line may increase the power consumption or the display quality.
  • the present invention has been made in view of such a point, and an object of the present invention is to suppress a reduction in the aperture ratio caused by the auxiliary capacitance and to reduce the parasitic capacitance caused by the auxiliary capacitance.
  • the transparent electrode constituting the auxiliary capacitor is provided with a cutout portion so as to overlap the source line.
  • the array substrate according to the present invention is provided on the substrate, a plurality of switching elements provided on the substrate, each having a gate electrode, a semiconductor layer, a source electrode, and a drain electrode.
  • the transparent electrode is provided with a notch so as to overlap the source line.
  • the auxiliary capacitor covers the transparent electrode provided on the first interlayer insulating film covering at least one of the plurality of switching elements and at least one of the plurality of source lines, and the transparent electrode.
  • a pixel electrode provided on the second interlayer insulating film and connected to at least one drain electrode of the plurality of switching elements, and includes a light-shielding conductive layer. Therefore, a decrease in the aperture ratio due to the auxiliary capacity is suppressed.
  • the transparent electrode constituting the storage capacitor is provided with a notch so as to overlap at least one of the plurality of source lines, the area of the overlapping portion between the source line and the transparent electrode is reduced.
  • the parasitic capacitance generated between the source line and the transparent electrode constituting the auxiliary capacitance is reduced. Therefore, a decrease in the aperture ratio due to the auxiliary capacitance is suppressed, and the parasitic capacitance due to the auxiliary capacitance is reduced.
  • a plurality of gate lines provided in parallel to each other in a direction intersecting with the source lines, and connected to the gate electrodes of the switching elements; and the cutout portion includes the plurality of gate lines of the source lines. You may provide continuously from the outermost one part to the outermost other part among the some parts which cross
  • the notch portion of the transparent electrode extends from the outermost one portion to the outermost other portion of the plurality of portions intersecting at least one of the plurality of source lines. That is, since it is provided continuously over a plurality of sub-pixels along the source line, there is almost no overlap between the source line and the transparent electrode, so that there is no gap between the source line and the transparent electrode constituting the auxiliary capacitor. The generated parasitic capacitance is reduced to a maximum.
  • a plurality of gate lines provided in parallel to each other in a direction intersecting with the source lines, and connected to the gate electrodes of the switching elements; and the cutout portion includes the plurality of gate lines of the source lines. It may be provided intermittently from the outermost one part to the outermost other part among the plurality of intersecting parts.
  • the notch portion of the transparent electrode extends from the outermost one portion to the outermost other portion of the plurality of portions intersecting at least one of the plurality of source lines. That is, since it is intermittently provided over a plurality of subpixels along the source line, the intermittent capacitance provided between the source line and the transparent electrode is reduced by the intermittently provided cutout portion. By virtue of the connected portions between the cutout portions provided intermittently, the entire transparent electrode is surely at the same potential.
  • the source line may be provided in a U shape at the switching element portion.
  • the switching element channel is provided in a U shape so that switching is performed. Even if the area occupied by the element is small, the channel width of the switching element is ensured.
  • the semiconductor layer of the switching element may be composed of an oxide semiconductor.
  • At least one semiconductor layer of the plurality of switching elements is formed of an oxide semiconductor having electron mobility significantly higher than that of amorphous silicon and small variation in characteristics.
  • the area occupied by the switching element is reduced in the sub-pixel, so that the aperture ratio can be improved.
  • a switching element is provided in the frame area outside the display area, for example, as a circuit such as a gate driver, the frame area can be narrowed.
  • a switching element (TFT) using an oxide semiconductor can operate at a higher speed than a switching element (TFT) using amorphous silicon, so that a drive frequency is increased and a higher-definition image display is performed. Is possible.
  • the oxide semiconductor film is formed by a simpler manufacturing process than the polycrystalline silicon film, it can be easily applied to a manufacturing apparatus that requires a large area.
  • a liquid crystal display panel according to the present invention is provided between any one of the array substrate described above, a counter substrate provided to face the array substrate, and the array substrate and the counter substrate. Liquid crystal layer.
  • the present invention is applied to the liquid crystal display panel including the array substrate. The effect of is specifically demonstrated.
  • a common electrode may be provided on the counter substrate.
  • the common electrode is provided on the counter substrate, for example, in the vertical electric field type liquid crystal display panel of TN (Twisted Nematic) type, VA (Vertical Alignment) type, etc. Is specifically played.
  • TN Transmission Nematic
  • VA Very Alignment
  • the pixel electrode may be provided in a comb shape.
  • the operation of the present invention since at least one of the plurality of pixel electrodes is provided in a comb shape, for example, in an IPS (In-plane Switching) type liquid crystal display panel of a horizontal electric field type, the operation of the present invention. The effect is specifically demonstrated.
  • IPS In-plane Switching
  • the notched portion is provided so as to overlap the source line on the transparent electrode constituting the auxiliary capacitor, the decrease in the aperture ratio caused by the auxiliary capacitor is suppressed, and the parasitic capacitance caused by the auxiliary capacitor is suppressed.
  • the capacity can be reduced.
  • FIG. 1 is a cross-sectional view of the liquid crystal display panel according to the first embodiment.
  • FIG. 2 is a plan view of the array substrate constituting the liquid crystal display panel according to the first embodiment.
  • FIG. 3 is a cross-sectional view of the array substrate along the line III-III in FIG.
  • FIG. 4 is a cross-sectional view of the array substrate along the line IV-IV in FIG.
  • FIG. 5 is a cross-sectional view of the liquid crystal display panel according to the second embodiment.
  • FIG. 6 is a plan view of an array substrate constituting the liquid crystal display panel according to the second embodiment.
  • FIG. 7 is a cross-sectional view of the array substrate along the line VII-VII in FIG.
  • FIG. 8 is a cross-sectional view of the array substrate along the line VIII-VIII in FIG.
  • FIG. 9 is a plan view of an array substrate constituting the liquid crystal display panel according to the third embodiment.
  • Embodiment 1 of the Invention 1 to 4 show Embodiment 1 of an array substrate and a liquid crystal display panel including the same according to the present invention.
  • FIG. 1 is a cross-sectional view of the liquid crystal display panel 50a of the present embodiment.
  • FIG. 2 is a plan view of the array substrate 20a constituting the liquid crystal display panel 50a.
  • FIG. 3 is a cross-sectional view of the array substrate 20a taken along line III-III in FIG. 4 is a cross-sectional view of the array substrate 20a taken along line IV-IV in FIG.
  • the liquid crystal display panel 50a includes an array substrate 20a provided as an electrode substrate, a counter substrate 30a provided as an electrodeless substrate so as to face the array substrate 20a, an array substrate 20a, and a counter substrate.
  • the liquid crystal layer 40a provided between the array substrate 20a, the array substrate 20a and the counter substrate 30a are bonded to each other, and a seal provided in a frame shape to enclose the liquid crystal layer 40a between the array substrate 20a and the counter substrate 30a
  • the material 45 is provided.
  • a display area D for displaying an image is defined inside the sealing material 45.
  • a plurality of sub-pixels P see FIG.
  • the sub-pixel P for performing red (R) gradation display the sub-pixel P for performing green (G) gradation display, and the blue (B) gradation display.
  • the sub-pixels P for performing the above are provided so as to be adjacent to each other, and one pixel is constituted by the three sub-pixels P of RGB.
  • the array substrate 20a includes a transparent substrate 10 and a plurality of gate lines 11 provided on the transparent substrate 10 so as to extend in parallel (parallel) to each other in the horizontal direction in FIG.
  • the gate insulating film 12 provided so as to cover each gate line 11 and provided on the gate insulating film 12 so as to extend in parallel to each other in a direction orthogonal to each gate line 11 (vertical direction in FIG. 2).
  • the TFT 5 includes a gate electrode 11a provided on the transparent substrate 10, a gate insulating film 12 provided so as to cover the gate electrode 11a, and a gate electrode on the gate insulating film 12.
  • the semiconductor layer 13 is provided in an island shape so as to overlap with 11a, and the source electrode (14a) and the drain electrode 14b are provided on the semiconductor layer 13 so as to be separated from each other.
  • the gate electrode 11 a is a portion protruding laterally for each subpixel P of each gate line 11.
  • the source electrode (14a) is a part of each source line 14a, and is a portion bent into a U shape (U shape) for each sub-pixel P of each source line 14a.
  • the drain electrode 14b is connected to the pixel electrode 18a through a contact hole H formed in the first interlayer insulating film 15 for each subpixel P.
  • the semiconductor layer 13 has a channel region C in a U-shaped (U-shaped) portion (see FIG. 2) exposed from the source electrode (14a) and the drain electrode 14b.
  • the semiconductor layer 13 is provided on the intrinsic amorphous silicon layer so that the intrinsic amorphous silicon layer provided on the gate insulating film 12 side and the channel region C of the intrinsic amorphous silicon layer are exposed, and the source electrode ( 14a) and n + amorphous silicon layers respectively connected to the drain electrode 14b.
  • the semiconductor layer 13 including an intrinsic amorphous silicon layer is illustrated, but the semiconductor layer 13 may be, for example, polycrystalline silicon, continuous grain silicon (CGS), In—Ga—.
  • It may be formed of an oxide semiconductor such as a Zn—O (IGZO) system.
  • the oxide semiconductor when the semiconductor layer 13 is composed of an oxide semiconductor, the oxide semiconductor has a much higher electron mobility than that of amorphous silicon and has less variation in characteristics. Get smaller. Thereby, in each sub-pixel P, the area occupied by each TFT 5 becomes small, so that the aperture ratio can be improved.
  • a TFT using an oxide semiconductor is provided as a circuit such as a gate driver in the frame region outside the display region D, the frame region can be narrowed.
  • a TFT using an oxide semiconductor can operate at a higher speed than a TFT using amorphous silicon, so that a driving frequency is increased and higher-definition image display can be performed.
  • the oxide semiconductor film is formed by a simpler manufacturing process than the polycrystalline silicon film, the oxide semiconductor film can be easily applied to a manufacturing apparatus that requires a large area.
  • the first interlayer insulating film 15 includes an inorganic insulating film 15a provided on the gate insulating film 12 so as to cover the TFT 5, and an organic insulating film provided on the inorganic insulating film 15a. 15b.
  • the first interlayer insulating film 15 having a two-layer structure in which the inorganic insulating film 15a and the organic insulating film 15b are stacked is illustrated.
  • the first interlayer insulating film 15 is, for example, the organic insulating film 15b. May have a one-layer structure in which is omitted.
  • the transparent electrode 16a is integrally formed across all the subpixels P, and each subpixel P has a cutout portion provided in a rectangular shape so as to overlap the source line 14a. Has Na. As shown in FIGS. 3 and 4, the transparent electrode 16 a overlaps the pixel electrode 18 a via the second interlayer insulating film 17 in each sub-pixel P, thereby forming an auxiliary capacitor 6 a.
  • the pixel electrode 18 a is provided in a comb shape (fork shape) so as to be branched into a plurality of portions and the branched portions extend in parallel with each other.
  • the counter substrate 30a includes, for example, a transparent substrate, a black matrix provided in a lattice shape on the transparent substrate, and a plurality of colored layers such as a red layer, a green layer, and a blue layer provided between the lattices of the black matrix. And a plurality of photo spacers provided in a columnar shape on the black matrix, and an alignment film provided so as to cover each colored layer, the black matrix, and each photo spacer.
  • the liquid crystal layer 40a is made of a nematic liquid crystal material having electro-optical characteristics.
  • the liquid crystal display panel 50a having the above configuration applies a predetermined voltage for each sub-pixel P to the liquid crystal layer 40a disposed between each pixel electrode 18a and the transparent electrode 16a on the array substrate 20a, so that the horizontal direction, that is, The transmittance of light transmitted through the panel to each subpixel P is adjusted by changing the alignment state of the liquid crystal layer 40a by the electric field generated in the direction along the mutually opposing surfaces of the array substrate 20a and the counter substrate 30a.
  • the image display is configured.
  • the manufacturing method of the liquid crystal display panel 50a of this embodiment includes an array substrate manufacturing process, a counter substrate manufacturing process, and a liquid crystal injection process.
  • ⁇ Array substrate manufacturing process> First, after a metal film (thickness of about 200 nm) such as molybdenum, aluminum, titanium, tungsten, tantalum, copper, or an alloy thereof is formed on the entire substrate of the transparent substrate 10 such as a glass substrate by sputtering, for example.
  • the gate line 11 including the gate electrode 11a is formed by performing photolithography, etching, and resist peeling cleaning on the metal film.
  • an inorganic insulating film such as a silicon nitride film or a silicon oxide film
  • an intrinsic amorphous silicon film is formed on the entire substrate on which the gate line 11 is formed by, for example, a CVD (Chemical Vapor Deposition) method.
  • an n + amorphous silicon film doped with phosphorus is subjected to photolithography, etching and
  • the gate insulating film 12 and the semiconductor layer forming layer (13) are formed by removing and cleaning the resist.
  • a metal film such as molybdenum, aluminum, titanium, tungsten, tantalum, copper, or an alloy thereof is formed on the entire substrate on which the gate insulating film 12 and the semiconductor layer forming layer (13) are formed by, for example, sputtering.
  • the source line 14a including the source electrode 14a and the drain electrode 14b are formed by performing photolithography, etching, and resist peeling cleaning on the metal film.
  • the n + amorphous silicon film of the semiconductor layer forming layer (13) is removed by etching to form a channel region C, thereby forming the semiconductor layer 13 and the semiconductor layer 13
  • the TFT 5 provided with is formed.
  • the inorganic insulating film 15a is formed on the entire substrate on which the TFT 5 is formed by forming a silicon nitride film, a silicon oxide film, or the like with a thickness of about 200 nm by, for example, the CVD method.
  • a resin film such as an acrylic resin with a thickness of about 2 ⁇ m by a coating method or a slit coating method
  • the organic insulating film 15b is formed by baking the resin film, thereby forming the inorganic insulating film 15a and A first interlayer insulating film 15 made of the organic insulating film 15b is formed.
  • a transparent conductive film such as an ITO (Indium Tin Oxide) film or an IZO (Indium Zinc Oxide) film is formed on the entire substrate on which the first interlayer insulating film 15 has been formed, for example, by sputtering.
  • the transparent conductive film 16a is formed by performing photolithography, etching, and resist peeling cleaning on the transparent conductive film.
  • the second interlayer insulating film 17 is formed by performing photolithography, etching, and resist peeling cleaning, and the contact hole H is formed in the first interlayer insulating film 15.
  • the pixel electrode 18a is formed by performing photolithography, etching, and resist peeling cleaning.
  • the alignment film is formed by baking and rubbing the resin film.
  • the array substrate 20a can be manufactured.
  • the manufacturing method of forming the semiconductor layer 13 using amorphous silicon is exemplified, but the semiconductor layer 13 is formed using, for example, an In—Ga—Zn—O-based oxide semiconductor. May be.
  • a photosensitive resin colored black is applied to the entire transparent substrate such as a glass substrate by, for example, spin coating or slit coating, and then the photosensitive resin film is exposed, developed and developed. By baking, a black matrix is formed to a thickness of about 2.0 ⁇ m.
  • a photosensitive resin colored, for example, red, green, or blue is applied to the entire substrate on which the black matrix is formed by, for example, spin coating or slit coating, and then the photosensitive resin film is applied to the photosensitive resin film.
  • a colored layer for example, a red layer
  • a selected color is formed to a thickness of about 2.0 ⁇ m by performing exposure, development, and baking.
  • the same process is repeated for the other two colors to form other two colored layers (for example, a green layer and a blue layer) with a thickness of about 2.0 ⁇ m.
  • the photosensitive resin film made of a photosensitive acrylic resin, for example, by spin coating or slit coating on the entire substrate on which each colored layer is formed, the photosensitive resin film is applied to the photosensitive resin film. Then, exposure, development, and baking are performed to form a photo spacer with a thickness of about 4.0 ⁇ m.
  • an alignment film is formed by baking and rubbing the resin film.
  • the counter substrate 30a can be manufactured.
  • ⁇ Liquid crystal injection process First, for example, after a seal material made of UV (ultraviolet) curing and thermosetting resin or the like is printed in a frame shape on the surface of the counter substrate 30a manufactured in the counter substrate manufacturing step, the inside of the seal material A liquid crystal material is dropped on the substrate.
  • a seal material made of UV (ultraviolet) curing and thermosetting resin or the like is printed in a frame shape on the surface of the counter substrate 30a manufactured in the counter substrate manufacturing step, the inside of the seal material A liquid crystal material is dropped on the substrate.
  • the counter substrate 30a onto which the liquid crystal material has been dropped and the array substrate 20a manufactured in the array substrate manufacturing step are bonded together under reduced pressure, and then the bonded bonded body is released to atmospheric pressure. By pressing, the surface and the back surface of the bonded body are pressurized.
  • the sealing material is cured by heating the bonded body.
  • the unnecessary part is removed by dividing the bonding body which hardened the above-mentioned sealing material, for example by dicing.
  • the liquid crystal display panel 50a can be manufactured as described above.
  • the auxiliary capacitors 6a of the sub-pixels P provided in a matrix form the TFTs 5 and the source lines 14a.
  • the transparent electrode 16a constituting the auxiliary capacitor 6a is provided with the notch Na so as to overlap each source line 14a, the area of the overlapping portion between each source line 14a and the transparent electrode 16a is reduced. As a result, the parasitic capacitance generated between each source line 14a and the transparent electrode 16a constituting the auxiliary capacitor 6a can be reduced. Therefore, it is possible to suppress the decrease in the aperture ratio caused by the auxiliary capacitor 6a and reduce the parasitic capacitance caused by the auxiliary capacitor 6a.
  • the notch Na of the transparent electrode 16a intersects the gate lines 11 of the source lines 14a. Since it is provided intermittently from one outermost part to the other outermost part, that is, across a plurality of sub-pixels P along each source line 14a, the notch Na provided intermittently The parasitic capacitance generated between each source line 14a and the transparent electrode 16a can be reduced, and the entire transparent electrode 16a can be surely secured by the connected portion between the cutout portions Na provided intermittently. The same potential can be obtained.
  • each source line 14a is provided in a U-shape at each TFT 5, so that the channel region C of each TFT 5 is defined as U.
  • the channel width of each TFT 5 can be secured even if the area occupied by each TFT 5 is small.
  • the parasitic capacitance caused by the auxiliary capacitance 6a can be reduced, so that the power required for driving each source line 14a is suppressed.
  • the power consumption of the entire panel can be reduced, and the delay of the source signal in each source line 14a can be suppressed, so that the deterioration of display quality can be suppressed.
  • FIG. 5 is a cross-sectional view of the liquid crystal display panel 50b of the present embodiment.
  • FIG. 6 is a plan view of the array substrate 20b constituting the liquid crystal display panel 50b.
  • FIG. 7 is a cross-sectional view of the array substrate 20b taken along line VII-VII in FIG.
  • FIG. 8 is a cross-sectional view of the array substrate 20b taken along line VIII-VIII in FIG.
  • the same portions as those in FIGS. 1 to 4 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the horizontal electric field type liquid crystal display panel 50a is exemplified, but in the present embodiment, the vertical electric field type liquid crystal display panel 50b is exemplified.
  • the liquid crystal display panel 50b includes an array substrate 20b and a counter substrate 30b provided to face each other, a liquid crystal layer 40b provided between the array substrate 20b and the counter substrate 30b, and an array substrate. 20b and the counter substrate 30b are bonded to each other, and a sealing material 45 provided in a frame shape is provided between the array substrate 20b and the counter substrate 30b to enclose the liquid crystal layer 40b.
  • the array substrate 20b includes a transparent substrate 10, a plurality of gate lines 11 provided on the transparent substrate 10 so as to extend in parallel to each other in the horizontal direction in FIG.
  • a gate insulating film 12 provided so as to cover the line 11, and a plurality of sources provided on the gate insulating film 12 so as to extend in parallel to each other in a direction orthogonal to each gate line 11 (vertical direction in FIG. 6)
  • a plurality of TFTs 5 provided for each intersection of the line 14a, each gate line 11 and each source line 14a, that is, for each sub-pixel P, and a TFT provided so as to cover each TFT 5 and each source line 14a.
  • a first interlayer insulating film 15, a transparent electrode 16b provided on the first interlayer insulating film 15, a second interlayer insulating film 17 provided so as to cover the transparent electrode 16b, and a matrix on the second interlayer insulating film 17 Provided in the shape It includes a plurality of pixel electrodes 18b which are connected to each TFT 5, an alignment film provided so as to cover the pixel electrode 18b (not shown).
  • the transparent electrode 16b is integrally formed across all the subpixels P, and for each subpixel P, a pair of cutouts provided in a rectangular shape so as to overlap the source lines 14a. It has a notch Nb. As shown in FIGS. 7 and 8, the transparent electrode 16b overlaps the pixel electrode 18b via the second interlayer insulating film 17 in each sub-pixel P, thereby forming an auxiliary capacitor 6b.
  • the counter substrate 30b includes, for example, a transparent substrate, a black matrix provided in a lattice shape on the transparent substrate, and a plurality of colored layers such as a red layer, a green layer, and a blue layer provided between the lattices of the black matrix.
  • a common electrode 29 (see FIG. 5) provided so as to cover the black matrix and each colored layer, a plurality of columnar photo spacers provided on the common electrode 29, and the common electrode 29 and each photo spacer.
  • the alignment film is provided.
  • the liquid crystal layer 40b is made of a nematic liquid crystal material having electro-optical characteristics.
  • the liquid crystal material includes liquid crystal molecules having negative dielectric anisotropy in the case of the vertical alignment mode, and liquid crystal molecules having positive dielectric anisotropy in the case of the horizontal alignment mode. ing.
  • the liquid crystal display panel 50b configured as described above applies a predetermined voltage for each subpixel P to the liquid crystal layer 40b disposed between each pixel electrode 18b on the array substrate 20b and the common electrode 29 on the counter substrate 30b.
  • the transmittance of light transmitted through the panel to each sub-pixel P is adjusted by changing the alignment state of the liquid crystal layer 40b by the electric field generated in the vertical direction, that is, the substrate thickness direction of the array substrate 20b and the counter substrate 30b. Thus, an image display is performed.
  • the pattern shape and the pixel electrode 18a when the transparent conductive film for forming the transparent electrode 16a is etched in the array substrate manufacturing process of the first embodiment are formed.
  • the step of forming each colored layer and the photo spacer in the counter substrate manufacturing step of the first embodiment are performed.
  • the substrate 30b can be manufactured and manufactured by performing a liquid crystal injection step in the same manner as in the first embodiment.
  • the transparent electrode 16b constituting the auxiliary capacitor 6b overlaps each source line 14a, as in the first embodiment. Since the cutout portion Nb is provided as described above, it is possible to suppress a decrease in the aperture ratio caused by the auxiliary capacitor 6b and reduce the parasitic capacitance caused by the auxiliary capacitor 6b.
  • FIG. 9 is a plan view of the array substrate 20c constituting the liquid crystal display panel of the present embodiment.
  • the liquid crystal display panels 50a and 50b including the array substrate in which the notch portions of the transparent electrode are intermittently provided over the plurality of subpixels P along the source lines 14a are illustrated.
  • a liquid crystal display panel including an array substrate 20c in which notches of transparent electrodes are continuously provided over a plurality of subpixels P along each source line 14a is illustrated.
  • the liquid crystal display panel of this embodiment includes an array substrate 20c (see FIG. 9) provided as an electrode substrate, a counter substrate 30a (see FIG. 1) provided as an electrodeless substrate so as to face the array substrate 20c,
  • the liquid crystal layer 40a (see FIG. 1) provided between the array substrate 20c and the counter substrate 30a is bonded to the array substrate 20c and the counter substrate 30a, and the liquid crystal layer 40a is formed between the array substrate 20c and the counter substrate 30a.
  • a sealing material 45 (see FIG. 1) provided in a frame shape for sealing is provided.
  • the array substrate 20c includes a transparent substrate 10 (see FIG. 3), a plurality of gate lines 11 provided on the transparent substrate 10 so as to extend parallel to each other in the horizontal direction in the figure, A gate insulating film 12 provided so as to cover the gate line 11, and a plurality of sources provided on the gate insulating film 12 so as to extend in parallel to each other in a direction orthogonal to each gate line 11 (vertical direction in the drawing) Provided so as to cover each TFT 5 and each source line 14a, a plurality of TFTs 5 provided as switching elements for each line 14a, each intersection of each gate line 11 and each source line 14a, that is, each subpixel P
  • the first interlayer insulating film 15 (see FIG. 3), a plurality of gate lines 11 provided on the transparent substrate 10 so as to extend parallel to each other in the horizontal direction in the figure, A gate insulating film 12 provided so as to cover the gate line 11, and a plurality of sources provided on the gate insulating film 12 so as to extend in parallel to each other in
  • the transparent electrode 16 c is integrally formed in a comb shape over all the sub-pixels P, and is linear so as to continuously overlap the source lines 14 a over the sub-pixels P along the source lines 14 a. Has a cutout portion Nc.
  • the transparent electrode 16c forms an auxiliary capacitance by overlapping the pixel electrode 18a via the second interlayer insulating film 17 in each subpixel P.
  • the transparent electrodes 16 c arranged in the sub-pixels P are illustrated as being independent from each other, but the transparent electrodes 16 c are connected outside the display area D.
  • the liquid crystal display panel of the present embodiment applies a predetermined voltage for each subpixel P to the liquid crystal layer 40a disposed between each pixel electrode 18a and the transparent electrode 16c on the array substrate 20c, so that the horizontal direction, that is, The transmittance of light transmitted through the panel to each subpixel P is adjusted by changing the alignment state of the liquid crystal layer 40a by the electric field generated in the direction along the mutually opposing surfaces of the array substrate 20c and the counter substrate 30a.
  • the image display is configured.
  • the liquid crystal display panel of the present embodiment can be obtained by changing the pattern shape when etching the transparent conductive film for forming the transparent electrode 16a in the array substrate manufacturing process of the first embodiment.
  • the substrate 20c is manufactured, and can be manufactured by performing the counter substrate manufacturing step and the liquid crystal injection step in the same manner as in the first embodiment.
  • the transparent electrode 16c constituting the auxiliary capacitor overlaps each source line 14a. Since the cutout portion Nc is provided as described above, it is possible to suppress a reduction in the aperture ratio due to the auxiliary capacitance and reduce the parasitic capacitance due to the auxiliary capacitance.
  • the cutout portion Nc of the transparent electrode 16c is the outermost portion among the plurality of portions intersecting with the plurality of gate lines 11 of each source line 14a. Since it is provided continuously from one outer part to the other outermost part, that is, across a plurality of subpixels P along each source line 14a, the part where each source line 14a and the transparent electrode 16c overlap. As a result, the parasitic capacitance generated between each source line 14a and the transparent electrode 16c constituting the auxiliary capacitance can be reduced to the maximum.
  • the configuration in which the transparent electrode 16c provided with the notch Nc is applied to the horizontal electric field type liquid crystal display panel 50a of the first embodiment is exemplified.
  • the vertical electric field type liquid crystal display panel 50a of the second embodiment is exemplified.
  • the transparent electrode 16c provided with the notch Nc may be applied to the liquid crystal display panel 50b.
  • an array substrate provided with a TFT type switching element for each sub-pixel P and a liquid crystal display panel including the same are exemplified.
  • the present invention provides a MOS-FET for each sub-pixel P.
  • the present invention can also be applied to an array substrate provided with other three-terminal switching elements such as a method and a liquid crystal display panel including the same.
  • an array substrate provided with a bottom-gate TFT for each subpixel P and a liquid crystal display panel including the same are illustrated.
  • the present invention provides a topgate type for each subpixel P.
  • the present invention can also be applied to an array substrate provided with TFTs and a liquid crystal display panel including the same.
  • an array substrate in which a plurality of subpixels P are provided in a matrix and a liquid crystal display panel including the same are illustrated.
  • a plurality of subpixels P are provided in a delta arrangement.
  • the present invention can also be applied to an array substrate and a liquid crystal display panel including the array substrate.
  • liquid crystal display panel in which a transparent auxiliary capacitor is provided for each sub-pixel P is illustrated.
  • present invention is also applicable to other display panels such as an organic EL (Electro-Luminescence) panel. can do.
  • the TFT substrate using the TFT electrode connected to the pixel electrode as the drain electrode has been exemplified.
  • the present invention is applied to the TFT substrate called the source electrode. Can also be applied.
  • the liquid crystal display panel and the array substrate constituting the liquid crystal display panel are provided. Useful.

Landscapes

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Abstract

　基板に設けられた複数のスイッチング素子（５）と、互いに並行に延びるように設けられ、スイッチング素子（５）のソース電極に接続された複数のソース線（１４ａ）と、ソース線（１４ａ）を覆う第１層間絶縁膜と、第１層間絶縁膜上に設けられた透明電極（１６ａ）と、透明電極（１６ａ）を覆う第２層間絶縁膜と、第２層間絶縁膜上に設けられ、透明電極（１６ａ）と重なって補助容量を構成し、スイッチング素子（５）のドレイン電極（１４ｂ）に接続された複数の画素電極（１８ａ）とを備え、透明電極（１６ａ）には、ソース線（１４ａ）に重なるように切り欠き部（Ｎａ）が設けられている。

Description

アレイ基板及びそれを備えた液晶表示パネル
　本発明は、アレイ基板及びそれを備えた液晶表示パネルに関し、特に、各副画素毎に透明な補助容量が設けられたアレイ基板及びそれを備えた液晶表示パネルに関するものである。
　アクティブ駆動方式の液晶表示パネルは、画像の最小単位である各副画素毎に、例えば、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）などのスイッチング素子が設けられたアレイ基板と、アレイ基板に対向するように設けられた対向基板と、それらの両基板の間に設けられた液晶層とを備えている。ここで、アレイ基板では、各副画素の液晶層、すなわち、液晶容量に充電された電荷を安定に保持するために、各副画素毎に補助容量が設けられている。なお、液晶表示パネルでは、例えば、赤色の階調表示を行うための副画素、緑色の階調表示を行うための副画素、及び青色の階調表示を行うための副画素により、１つの画素が構成されている。
　ところで、液晶表示パネルでは、各副画素において、バックライトからの光を透過させることができる面積の割合、すなわち、開口率を向上させる高開口率化が常に要望されているので、各副画素毎に透明な補助容量が設けられたアレイ基板が注目されている。
　例えば、特許文献１には、ＴＦＴ上に順に積層された層間絶縁膜及び有機絶縁膜上に設けられた透明導電膜からなる対向電極と、対向電極を覆うように設けられた層間絶縁膜と、層間絶縁膜上に設けられた透明導電膜からなる画素電極とにより、上記補助容量に相当する保持容量が構成された液晶表示装置が開示されている。
　また、特許文献２には、上記各副画素に相当する各単位画素内に設けられ、隣り合う一対のゲートバスラインの間に延びる共通バスラインにコンタクトされた透明導電体からなるカウンター電極と、各単位画素内に設けられた透明導電体からなる画素電極と、それらの間に設けられたゲート絶縁膜とにより、補助容量が構成された液晶表示装置が開示されている。
　また、特許文献３には、隣り合う一対の走査線の間に延びるコモン線に中継端子を介して接続された透明導電性材料からなる上電極と、ＴＦＴのドレイン電極に接続された透明導電性材料からなる下電極と、それらの間に設けられた電極間絶縁膜とにより、補助容量が構成された液晶表示パネルが開示されている。
特開２００７－３２８２１０号公報（第２図） 特開２００２－１４３６３号公報（第２図） 特開２０１１－５３４４３号公報（第７－８図）
　しかしながら、上記特許文献２に開示された液晶表示装置では、各副画素の間に（遮光性の）共通バスラインが延びるように設けられ、また、上記特許文献３に開示された液晶表示パネルでは、各副画素の略中央部に不透明な金属からなるコモン線が延びるように設けられているので、各副画素の開口率の低下が懸念される。また、上記特許文献１に開示された液晶表示装置では、隣り合う一対の走査信号線の間に幅広に延びるように設けられた対向電極が上記共通バスライン及びコモン線として機能するので、開口率の低下が抑制されるものの、対向電極と映像信号線との間に発生する寄生容量により、消費電力が増大したり、表示品位が低下したりするおそれがある。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、補助容量に起因する開口率の低下を抑制して、補助容量に起因する寄生容量を低減することにある。
　上記目的を達成するために、本発明は、補助容量を構成する透明電極にソース線に重なるように切り欠き部を設けるようにしたものである。
　具体的に本発明に係るアレイ基板は、基板と、上記基板に設けられ、ゲート電極、半導体層、ソース電極及びドレイン電極を有する複数のスイッチング素子と、互いに並行に延びるように設けられ、上記スイッチング素子のソース電極に接続された複数のソース線と、上記スイッチング素子及びソース線を覆うように設けられた第１層間絶縁膜と、上記第１層間絶縁膜上に設けられた透明電極と、上記透明電極を覆うように設けられた第２層間絶縁膜と、上記第２層間絶縁膜上に設けられ、上記透明電極と重なって補助容量を構成すると共に、上記スイッチング素子のドレイン電極に接続された複数の画素電極とを備え、上記透明電極には、上記ソース線に重なるように切り欠き部が設けられている。
　上記の構成によれば、補助容量が、複数のスイッチング素子の少なくも１つ及び複数のソース線の少なくとも１つを覆う第１層間絶縁膜上に設けられた透明電極と、透明電極を覆うように設けられた第２層間絶縁膜と、第２層間絶縁膜上に設けられ、複数のスイッチング素子の少なくとも１つのドレイン電極に接続された画素電極とにより構成され、遮光性の導電層を備えていないので、補助容量に起因する開口率の低下が抑制される。また、補助容量を構成する透明電極には、複数のソース線の少なくとも１つに重なるように切り欠き部が設けられているので、ソース線と透明電極との重なる部分の面積が小さくなることにより、ソース線と補助容量を構成する透明電極との間で発生する寄生容量が低減される。したがって、補助容量に起因する開口率の低下を抑制して、補助容量に起因する寄生容量が低減される。
　上記ソース線と交差する方向に互いに並行に延びるように設けられ、上記スイッチング素子のゲート電極に接続された複数のゲート線を備え、上記切り欠き部は、上記ソース線の上記複数のゲート線と交差する複数の部分のうち最外の一方の部分から最外の他方の部分にわたって連続的に設けられていてもよい。
　上記の構成によれば、透明電極の切り欠き部が、複数のソース線の少なくとも１つの複数のゲート線と交差する複数の部分のうち最外の一方の部分から最外の他方の部分にわたって、すなわち、ソース線に沿う複数の副画素にわたって、連続的に設けられているので、ソース線と透明電極との重なる部分がほとんどなくなることにより、ソース線と補助容量を構成する透明電極との間で発生する寄生容量がほぼ最大限で低減される。
　上記ソース線と交差する方向に互いに並行に延びるように設けられ、上記スイッチング素子のゲート電極に接続された複数のゲート線を備え、上記切り欠き部は、上記ソース線の上記複数のゲート線と交差する複数の部分のうち最外の一方の部分から最外の他方の部分にわたって断続的に設けられていてもよい。
　上記の構成によれば、透明電極の切り欠き部が、複数のソース線の少なくとも１つの複数のゲート線と交差する複数の部分のうち最外の一方の部分から最外の他方の部分にわたって、すなわち、ソース線に沿う複数の副画素にわたって、断続的に設けられているので、断続的に設けられた切り欠き部によって、ソース線と透明電極との間で発生する寄生容量が低減されると共に、断続的に設けられた切り欠き部の間の連結した部分によって、透明電極全体が確実に同電位になる。
　上記ソース線は、上記スイッチング素子の部分でＵ字状に設けられていてもよい。
　上記の構成によれば、複数のソース線の少なくとも１つが複数のスイッチング素子の少なくとも１つの部分でＵ字状に設けられているので、そのスイッチング素子のチャネルをＵ字状に設けることにより、スイッチング素子の占有面積が小さくても、スイッチング素子のチャネル幅が確保される。
　上記スイッチング素子の半導体層は、酸化物半導体により構成されていてもよい。
　上記の構成によれば、複数のスイッチング素子の少なくとも１つの半導体層が、アモルファスシリコンよりも格段に高い電子移動度を有し、特性のばらつきが小さい酸化物半導体により構成されているので、スイッチング素子のサイズが小さくなる。これにより、副画素において、スイッチング素子の占有する面積が小さくなるので、開口率を向上させることが可能になる。また、表示領域の外側の額縁領域に、例えば、ゲートドライバなどの回路として、スイッチング素子を設けた場合には、額縁領域を狭くすることが可能になる。さらに、酸化物半導体を用いたスイッチング素子（ＴＦＴ）は、アモルファスシリコンを用いたスイッチング素子（ＴＦＴ）よりも高速で動作可能であるので、駆動周波数が高くなり、より高精細な画像表示を行うことが可能になる。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便な製造プロセスで形成されるので、大面積が必要な製造装置にも適用され易い。
　また、本発明に係る液晶表示パネルは、上述した何れか１つに記載されたアレイ基板と、上記アレイ基板に対向するように設けられた対向基板と、上記アレイ基板及び対向基板の間に設けられた液晶層とを備えている。
　上記の構成によれば、アレイ基板において、補助容量に起因する開口率の低下を抑制して、補助容量に起因する寄生容量が低減されるので、アレイ基板を備えた液晶表示パネルにおいて、本発明の作用効果が具体的に奏される。
　上記対向基板には、共通電極が設けられていてもよい。
　上記の構成によれば、対向基板に共通電極が設けられているので、例えば、ＴＮ（Twisted Nematic）型、ＶＡ（Vertical Alignment）型などの縦電界方式の液晶表示パネルにおいて、本発明の作用効果が具体的に奏される。
　上記画素電極は、櫛歯状に設けられていてもよい。
　上記の構成によれば、複数の画素電極の少なくとも１つが櫛歯状に設けられているので、例えば、ＩＰＳ（In-plane Switching）型などの横電界方式の液晶表示パネルにおいて、本発明の作用効果が具体的に奏される。
　本発明によれば、補助容量を構成する透明電極にソース線に重なるように切り欠き部が設けられているので、補助容量に起因する開口率の低下を抑制して、補助容量に起因する寄生容量を低減することができる。
図１は、実施形態１に係る液晶表示パネルの断面図である。 図２は、実施形態１に係る液晶表示パネルを構成するアレイ基板の平面図である。 図３は、図２中のIII－III線に沿ったアレイ基板の断面図である。 図４は、図２中のIV－IV線に沿ったアレイ基板の断面図である。 図５は、実施形態２に係る液晶表示パネルの断面図である。 図６は、実施形態２に係る液晶表示パネルを構成するアレイ基板の平面図である。 図７は、図６中のVII－VII線に沿ったアレイ基板の断面図である。 図８は、図６中のVIII－VIII線に沿ったアレイ基板の断面図である。 図９は、実施形態３に係る液晶表示パネルを構成するアレイ基板の平面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《発明の実施形態１》
　図１～図４は、本発明に係るアレイ基板及びそれを備えた液晶表示パネルの実施形態１を示している。ここで、図１は、本実施形態の液晶表示パネル５０ａの断面図である。また、図２は、液晶表示パネル５０ａを構成するアレイ基板２０ａの平面図である。さらに、図３は、図２中のIII－III線に沿ったアレイ基板２０ａの断面図である。また、図４は、図２中のIV－IV線に沿ったアレイ基板２０ａの断面図である。
　液晶表示パネル５０ａは、図１に示すように、電極基板として設けられたアレイ基板２０ａと、アレイ基板２０ａに対向するように無電極基板として設けられた対向基板３０ａと、アレイ基板２０ａ及び対向基板３０ａの間に設けられた液晶層４０ａと、アレイ基板２０ａ及び対向基板３０ａを互いに接着すると共に、アレイ基板２０ａ及び対向基板３０ａの間に液晶層４０ａを封入するために枠状に設けられたシール材４５とを備えている。ここで、液晶表示パネル５０ａでは、図１に示すように、シール材４５の内側に画像表示を行う表示領域Ｄが規定されている。そして、表示領域Ｄには、各々、画像の最小単位である複数の副画素Ｐ（図２参照）がマトリクス状に配置されている。また、表示領域Ｄでは、例えば、赤色（Ｒ）の階調表示を行うための副画素Ｐ、緑色（Ｇ）の階調表示を行うための副画素Ｐ、及び青色（Ｂ）の階調表示を行うための副画素Ｐが互いに隣り合うように設けられ、それらのＲＧＢの３つの副画素Ｐにより１つの画素が構成されている。
　アレイ基板２０ａは、図２～図４に示すように、透明基板１０と、透明基板１０上に図２中の横方向に互いに平行（並行）に延びるように設けられた複数のゲート線１１と、各ゲート線１１を覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に各ゲート線１１と直交する方向（図２中の縦方向）に互いに並行に延びるように設けられた複数のソース線１４ａと、各ゲート線１１及び各ソース線１４ａの交差部分毎、すなわち、各副画素Ｐ毎にスイッチング素子としてそれぞれ設けられた複数のＴＦＴ５と、各ＴＦＴ５及び各ソース線１４ａを覆うように設けられた第１層間絶縁膜１５と、第１層間絶縁膜１５上に設けられた透明電極１６ａと、透明電極１６ａを覆うように設けられた第２層間絶縁膜１７と、第２層間絶縁膜１７上にマトリクス状に設けられ、各ＴＦＴ５にそれぞれ接続された複数の画素電極１８ａと、各画素電極１８ａを覆うように設けられた配向膜（不図示）とを備えている。
　ＴＦＴ５は、図２及び図３に示すように、透明基板１０上に設けられたゲート電極１１ａと、ゲート電極１１ａを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上にゲート電極１１ａに重なるように島状に設けられた半導体層１３と、半導体層１３上に互いに離間するように設けられたソース電極（１４ａ）及びドレイン電極１４ｂとを備えている。
　ゲート電極１１ａは、図２に示すように、各ゲート線１１の副画素Ｐ毎に側方に突出した部分である。
　ソース電極（１４ａ）は、図２に示すように、各ソース線１４ａの一部分であり、各ソース線１４ａの各副画素Ｐ毎にＵ字状（コ字状）に屈曲した部分である。
　ドレイン電極１４ｂは、図２及び図３に示すように、第１層間絶縁膜１５に各副画素Ｐ毎に形成されたコンタクトホールＨを介して、画素電極１８ａに接続されている。
　半導体層１３は、図３に示すように、ソース電極（１４ａ）及びドレイン電極１４ｂから露出するＵ字状（コ字状）の部分（図２参照）にチャネル領域Ｃを有している。ここで、半導体層１３は、例えば、ゲート絶縁膜１２側に設けられた真性アモルファスシリコン層と、真性アモルファスシリコン層のチャネル領域Ｃが露出するように真性アモルファスシリコン層上に設けられ、ソース電極（１４ａ）及びドレイン電極１４ｂにそれぞれ接続されたｎ＋アモルファスシリコン層とを備えている。なお、本実施形態では、真性アモルファスシリコン層を備えた半導体層１３を例示したが、半導体層１３は、例えば、多結晶シリコン、連続粒界結晶シリコン（ＣＧＳ：Continuous Grain Silicon）、Ｉｎ－Ｇａ－Ｚｎ－Ｏ（ＩＧＺＯ）系などの酸化物半導体により構成されていてもよい。ここで、半導体層１３が酸化物半導体により構成されている場合には、酸化物半導体が、アモルファスシリコンよりも格段に高い電子移動度を有し、特性のばらつきが小さいので、各ＴＦＴ５のサイズが小さくなる。これにより、各副画素Ｐにおいて、各ＴＦＴ５の占有する面積が小さくなるので、開口率を向上させることができる。また、表示領域Ｄの外側の額縁領域に、例えば、ゲートドライバなどの回路として、酸化物半導体を用いたＴＦＴを設けた場合には、額縁領域を狭くすることができる。さらに、酸化物半導体を用いたＴＦＴは、アモルファスシリコンを用いたＴＦＴよりも高速で動作可能であるので、駆動周波数が高くなり、より高精細な画像表示を行うことができる。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便な製造プロセスで形成されるので、大面積が必要な製造装置にも容易に適用することができる。
　第１層間絶縁膜１５は、図３及び図４に示すように、ＴＦＴ５を覆うようにゲート絶縁膜１２上に設けられた無機絶縁膜１５ａと、無機絶縁膜１５ａ上に設けられた有機絶縁膜１５ｂとを備えている。なお、本実施形態では、無機絶縁膜１５ａ及び有機絶縁膜１５ｂが積層された２層構造を有する第１層間絶縁膜１５を例示したが、第１層間絶縁膜１５は、例えば、有機絶縁膜１５ｂが省略された１層構造を有していてもよい。
　透明電極１６ａは、図１～図４に示すように、全ての副画素Ｐにわたって一体に形成され、各副画素Ｐ毎に、各ソース線１４ａに重なるように長方形状に設けられた切り欠き部Ｎａを有している。そして、透明電極１６ａは、図３及び図４に示すように、各副画素Ｐにおいて、第２層間絶縁膜１７を介して、画素電極１８ａに重なることにより、補助容量６ａを構成している。
　画素電極１８ａは、図２及び図４に示すように、複数に枝分かれし、枝分かれした部分同士が互いに平行に延びるように、櫛歯状（フォーク状）に設けられている。
　対向基板３０ａは、例えば、透明基板と、透明基板上に格子状に設けられたブラックマトリクスと、ブラックマトリクスの各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの複数の着色層と、ブラックマトリクス上に柱状に設けられた複数のフォトスペーサと、各着色層、ブラックマトリクス及び各フォトスペーサを覆うように設けられた配向膜とを備えている。
　液晶層４０ａは、電気光学特性を有するネマチックの液晶材料などにより構成されている。
　上記構成の液晶表示パネル５０ａは、アレイ基板２０ａ上の各画素電極１８ａと透明電極１６ａとの間に配置する液晶層４０ａに各副画素Ｐ毎に所定の電圧を印加して、横方向、すなわち、アレイ基板２０ａ及び対向基板３０ａの互いに対向する面に沿う方向に生じる電界によって、液晶層４０ａの配向状態を変えることにより、各副画素Ｐにパネル内を透過する光の透過率を調整して、画像表示を行うように構成されている。
　次に、本実施形態の液晶表示パネル５０ａの製造方法について説明する。ここで、本実施形態の液晶表示パネル５０ａの製造方法は、アレイ基板作製工程、対向基板作製工程及び液晶注入工程を備える。
　＜アレイ基板作製工程＞
　まず、ガラス基板などの透明基板１０の基板全体に、例えば、スパッタリング法により、モリブデン、アルミニウム、チタン、タングステン、タンタル、銅、それらの合金などの金属膜（厚さ２００ｎｍ程度）を成膜した後に、その金属膜に対して、フォトリソグラフィ、エッチング及びレジストの剥離洗浄を行うことにより、ゲート電極１１ａを含むゲート線１１を形成する。
　続いて、ゲート線１１が形成された基板全体に、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜、酸化シリコン膜などの無機絶縁膜（厚さ３００ｎｍ程度）、真性アモルファスシリコン膜（厚さ１００ｎｍ程度）及びリンがドープされたｎ＋アモルファスシリコン膜（厚さ５０ｎｍ程度）を順に成膜した後に、真性アモルファスシリコン膜及びｎ＋アモルファスシリコン膜の積層膜に対して、フォトリソグラフィ、エッチング及びレジストの剥離洗浄を行うことにより、ゲート絶縁膜１２及び半導体層形成層（１３）を形成する。
　そして、ゲート絶縁膜１２及び半導体層形成層（１３）が形成された基板全体に、例えば、スパッタリング法により、モリブデン、アルミニウム、チタン、タングステン、タンタル、銅、それらの合金などの金属膜（厚さ２００ｎｍ程度）を成膜した後に、その金属膜に対して、フォトリソグラフィ、エッチング及びレジストの剥離洗浄を行うことにより、ソース電極（１４ａ）を含むソース線１４ａ、及びドレイン電極１４ｂを形成する。
　その後、ソース電極（１４ａ）及びドレイン電極１４ｂをマスクとして、上記半導体層形成層（１３）のｎ＋アモルファスシリコン膜をエッチングにより除去することにより、チャネル領域Ｃを形成して、半導体層１３及びそれを備えたＴＦＴ５を形成する。
　続いて、ＴＦＴ５が形成された基板全体に、例えば、ＣＶＤ法により、窒化シリコン膜、酸化シリコン膜などを厚さ２００ｎｍ程度で成膜することにより、無機絶縁膜１５ａを形成した後に、例えば、スピンコート法又はスリットコート法により、アクリル樹脂などの樹脂膜を厚さ２μｍ程度で塗布した後に、その樹脂膜に対してベーキングを行うことにより、有機絶縁膜１５ｂを形成して、無機絶縁膜１５ａ及び有機絶縁膜１５ｂからなる第１層間絶縁膜１５を形成する。
　さらに、第１層間絶縁膜１５が形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ（Indium Tin Oxide）膜、ＩＺＯ（Indium Zinc Oxide）膜などの透明導電膜（厚さ５０ｎｍ程度）を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、エッチング及びレジストの剥離洗浄を行うことにより、透明電極１６ａを形成する。
　そして、透明電極１６ａが形成された基板全体に、例えば、ＣＶＤ法により、窒化シリコン膜、酸化シリコン膜などの無機絶縁膜（厚さ３００ｎｍ程度）を成膜した後に、その無機絶縁膜に対して、フォトリソグラフィ、エッチング及びレジストの剥離洗浄を行うことにより、第２層間絶縁膜１７を形成すると共に、第１層間絶縁膜１５にコンタクトホールＨを形成する。
　さらに、第２層間絶縁膜１７が形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜、ＩＺＯ膜などの透明導電膜（厚さ５０ｎｍ程度）を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、エッチング及びレジストの剥離洗浄を行うことにより、画素電極１８ａを形成する。
　最後に、画素電極１８ａが形成された基板全体に、例えば、印刷法によりポリイミドの樹脂膜を塗布した後に、その樹脂膜に対して、ベーキング及びラビング処理を行うことにより、配向膜を形成する。
　以上のようにして、アレイ基板２０ａを作製することができる。
　なお、本実施形態では、アモルファスシリコンを用いて、半導体層１３を形成する製造方法を例示したが、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体を用いて、半導体層１３を形成してもよい。
　＜対向基板作製工程＞
　まず、ガラス基板などの透明基板の基板全体に、例えば、スピンコート法又はスリットコート法により、黒色に着色された感光性樹脂を塗布した後に、その感光性樹脂膜に対して、露光、現像及びベーキングを行うことにより、ブラックマトリクスを厚さ２．０μｍ程度に形成する。
　続いて、上記ブラックマトリクスが形成された基板全体に、例えば、スピンコート法又はスリットコート法により、例えば、赤色、緑色又は青色に着色された感光性樹脂を塗布した後に、その感光性樹脂膜に対して、露光、現像及びベーキングを行うことにより、選択した色の着色層（例えば、赤色層）を厚さ２．０μｍ程度に形成する。そして、他の２色についても同様な工程を繰り返して、他の２色の着色層（例えば、緑色層及び青色層）を厚さ２．０μｍ程度に形成する。
　さらに、上記各着色層が形成された基板全体に、例えば、スピンコート法又はスリットコート法により、感光性のアクリル樹脂などからなる感光性樹脂膜を塗布した後に、その感光性樹脂膜に対して、露光、現像及びベーキングを行うことにより、フォトスペーサを厚さ４．０μｍ程度に形成する。
　最後に、上記フォトスペーサが形成された基板全体に、例えば、印刷法によりポリイミドの樹脂膜を塗布した後に、その樹脂膜に対して、ベーキング及びラビング処理を行うことにより、配向膜を形成する。
　以上のようにして、対向基板３０ａを作製することができる。
　＜液晶注入工程＞
　まず、例えば、上記対向基板作製工程で作製された対向基板３０ａの表面に、ＵＶ（ultraviolet）硬化及び熱硬化の併用型樹脂などからなるシール材を枠状に印刷した後に、そのシール材の内側に液晶材料を滴下する。
　続いて、上記液晶材料が滴下された対向基板３０ａと、上記アレイ基板作製工程で作製されたアレイ基板２０ａとを、減圧下で貼り合わせた後に、その貼り合わせた貼合体を大気圧に開放することにより、その貼合体の表面及び裏面を加圧する。
　さらに、上記貼合体に挟持されたシール材にＵＶ光を照射した後に、その貼合体を加熱することによりシール材を硬化させる。
　最後に、上記シール材を硬化させた貼合体を、例えば、ダイシングにより分断することにより、その不要な部分を除去する。
　以上のようにして、液晶表示パネル５０ａを製造することができる。
　以上説明したように、本実施形態のアレイ基板２０ａ及びそれを備えた液晶表示パネル５０ａによれば、マトリクス状に設けられた各副画素Ｐの補助容量６ａが、各ＴＦＴ５及び各ソース線１４ａを覆う第１層間絶縁膜１５上に設けられた透明電極１６ａと、透明電極１６ａを覆うように設けられた第２層間絶縁膜１７と、第２層間絶縁膜１７上に設けられ、各ＴＦＴのドレイン電極１４ｂに接続された各画素電極１８ａとにより構成され、遮光性の導電層を備えていないので、補助容量６ａに起因する開口率の低下を抑制することができる。また、補助容量６ａを構成する透明電極１６ａには、各ソース線１４ａに重なるように切り欠き部Ｎａが設けられているので、各ソース線１４ａと透明電極１６ａとの重なる部分の面積が小さくなることにより、各ソース線１４ａと補助容量６ａを構成する透明電極１６ａとの間で発生する寄生容量を低減することができる。したがって、補助容量６ａに起因する開口率の低下を抑制して、補助容量６ａに起因する寄生容量を低減することができる。
　また、本実施形態のアレイ基板２０ａ及びそれを備えた液晶表示パネル５０ａによれば、透明電極１６ａの切り欠き部Ｎａが、各ソース線１４ａの複数のゲート線１１と交差する複数の部分のうち最外の一方の部分から最外の他方の部分にわたって、すなわち、各ソース線１４ａに沿う複数の副画素Ｐにわたって、断続的に設けられているので、断続的に設けられた切り欠き部Ｎａによって、各ソース線１４ａと透明電極１６ａとの間で発生する寄生容量を低減することができると共に、断続的に設けられた切り欠き部Ｎａの間の連結した部分によって、透明電極１６ａ全体を確実に同電位にすることができる。
　また、本実施形態のアレイ基板２０ａ及びそれを備えた液晶表示パネル５０ａによれば、各ソース線１４ａが各ＴＦＴ５の部分でＵ字状に設けられているので、各ＴＦＴ５のチャネル領域ＣをＵ字状に設けることにより、各ＴＦＴ５の占有面積が小さくても、各ＴＦＴ５のチャネル幅を確保することができる。
　また、本実施形態のアレイ基板２０ａ及びそれを備えた液晶表示パネル５０ａによれば、補助容量６ａに起因する寄生容量を低減することができるので、各ソース線１４ａの駆動に必要な電力が抑制されることにより、パネル全体の消費電力を低減することができると共に、各ソース線１４ａにおけるソース信号の遅延が抑制されることにより、表示品位の低下を抑制することができる。
　《発明の実施形態２》
　図５～図８は、本発明に係るアレイ基板及びそれを備えた液晶表示パネルの実施形態２を示している。ここで、図５は、本実施形態の液晶表示パネル５０ｂの断面図である。また、図６は、液晶表示パネル５０ｂを構成するアレイ基板２０ｂの平面図である。さらに、図７は、図６中のVII－VII線に沿ったアレイ基板２０ｂの断面図である。また、図８は、図６中のVIII－VIII線に沿ったアレイ基板２０ｂの断面図である。なお、以下の各実施形態において、図１～図４と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記実施形態１では、横電界方式の液晶表示パネル５０ａを例示したが、本実施形態では、縦電界方式の液晶表示パネル５０ｂを例示する。
　液晶表示パネル５０ｂは、図５に示すように、互いに対向するように設けられたアレイ基板２０ｂ及び対向基板３０ｂと、アレイ基板２０ｂ及び対向基板３０ｂの間に設けられた液晶層４０ｂと、アレイ基板２０ｂ及び対向基板３０ｂを互いに接着すると共に、アレイ基板２０ｂ及び対向基板３０ｂの間に液晶層４０ｂを封入するために枠状に設けられたシール材４５とを備えている。
　アレイ基板２０ｂは、図６～図８に示すように、透明基板１０と、透明基板１０上に図６中の横方向に互いに平行に延びるように設けられた複数のゲート線１１と、各ゲート線１１を覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に各ゲート線１１と直交する方向（図６中の縦方向）に互いに並行に延びるように設けられた複数のソース線１４ａと、各ゲート線１１及び各ソース線１４ａの交差部分毎、すなわち、各副画素Ｐ毎にそれぞれ設けられた複数のＴＦＴ５と、各ＴＦＴ５及び各ソース線１４ａを覆うように設けられた第１層間絶縁膜１５と、第１層間絶縁膜１５上に設けられた透明電極１６ｂと、透明電極１６ｂを覆うように設けられた第２層間絶縁膜１７と、第２層間絶縁膜１７上にマトリクス状に設けられ、各ＴＦＴ５にそれぞれ接続された複数の画素電極１８ｂと、各画素電極１８ｂを覆うように設けられた配向膜（不図示）とを備えている。
　透明電極１６ｂは、図６～図８に示すように、全ての副画素Ｐにわたって一体に形成され、各副画素Ｐ毎に、各ソース線１４ａに重なるように長方形状に設けられた一対の切り欠き部Ｎｂを有している。そして、透明電極１６ｂは、図７及び図８に示すように、各副画素Ｐにおいて、第２層間絶縁膜１７を介して、画素電極１８ｂに重なることにより、補助容量６ｂを構成している。
　対向基板３０ｂは、例えば、透明基板と、透明基板上に格子状に設けられたブラックマトリクスと、ブラックマトリクスの各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの複数の着色層と、ブラックマトリクス及び各着色層を覆うように設けられた共通電極２９（図５参照）と、共通電極２９上に柱状に設けられた複数のフォトスペーサと、共通電極２９及び各フォトスペーサを覆うように設けられた配向膜とを備えている。
　液晶層４０ｂは、電気光学特性を有するネマチックの液晶材料などにより構成されている。ここで、上記液晶材料には、垂直配向モードの場合、負の誘電率異方性を有する液晶分子が含まれ、水平配向モードの場合、正の誘電率異方性を有する液晶分子が含まれている。
　上記構成の液晶表示パネル５０ｂは、アレイ基板２０ｂ上の各画素電極１８ｂと対向基板３０ｂ上の共通電極２９との間に配置する液晶層４０ｂに各副画素Ｐ毎に所定の電圧を印加して、縦方向、すなわち、アレイ基板２０ｂ及び対向基板３０ｂの基板厚さ方向に生じる電界によって、液晶層４０ｂの配向状態を変えることにより、各副画素Ｐにパネル内を透過する光の透過率を調整して、画像表示を行うように構成されている。
　本実施形態の液晶表示パネル５０ｂは、上記実施形態１のアレイ基板作製工程において、透明電極１６ａを形成するための透明導電膜に対してエッチングを行う際のパターン形状、及び画素電極１８ａを形成するための透明導電膜に対してエッチングを行う際のパターン形状を変更することにより、アレイ基板２０ｂを作製し、上記実施形態１の対向基板作製工程において、各着色層を形成する工程とフォトスペーサを形成する工程との間に、例えば、スパッタリング法により、ＩＴＯ膜、ＩＺＯ膜などの透明導電膜（厚さ５０ｎｍ程度）を成膜して、共通電極２９を形成する工程を追加することにより、対向基板３０ｂを作製し、上記実施形態１と同様に、液晶注入工程を行うことにより、製造することができる。
　以上説明したように、本実施形態のアレイ基板２０ｂ及びそれを備えた液晶表示パネル５０ｂによれば、上記実施形態１と同様に、補助容量６ｂを構成する透明電極１６ｂに各ソース線１４ａに重なるように切り欠き部Ｎｂが設けられているので、補助容量６ｂに起因する開口率の低下を抑制して、補助容量６ｂに起因する寄生容量を低減することができる。
　《発明の実施形態３》
　図９は、本実施形態の液晶表示パネルを構成するアレイ基板２０ｃの平面図である。
　上記実施形態１及び２では、透明電極の切り欠き部が各ソース線１４ａに沿う複数の副画素Ｐにわたって断続的に設けられたアレイ基板を備えた液晶表示パネル５０ａ及び５０ｂをそれぞれ例示したが、本実施形態では、透明電極の切り欠き部が各ソース線１４ａに沿う複数の副画素Ｐにわたって連続的に設けられたアレイ基板２０ｃを備えた液晶表示パネルを例示する。
　本実施形態の液晶表示パネルは、電極基板として設けられたアレイ基板２０ｃ（図９参照）と、アレイ基板２０ｃに対向するように無電極基板として設けられた対向基板３０ａ（図１参照）と、アレイ基板２０ｃ及び対向基板３０ａの間に設けられた液晶層４０ａ（図１参照）と、アレイ基板２０ｃ及び対向基板３０ａを互いに接着すると共に、アレイ基板２０ｃ及び対向基板３０ａの間に液晶層４０ａを封入するために枠状に設けられたシール材４５（図１参照）とを備えている。
　アレイ基板２０ｃは、図９に示すように、透明基板１０（図３参照）と、透明基板１０上に図中の横方向に互いに平行に延びるように設けられた複数のゲート線１１と、各ゲート線１１を覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に各ゲート線１１と直交する方向（図中の縦方向）に互いに並行に延びるように設けられた複数のソース線１４ａと、各ゲート線１１及び各ソース線１４ａの交差部分毎、すなわち、各副画素Ｐ毎にスイッチング素子としてそれぞれ設けられた複数のＴＦＴ５と、各ＴＦＴ５及び各ソース線１４ａを覆うように設けられた第１層間絶縁膜１５（図３参照）と、第１層間絶縁膜１５上に設けられた透明電極１６ｃと、透明電極１６ｃを覆うように設けられた第２層間絶縁膜１７（図３参照）と、第２層間絶縁膜１７上にマトリクス状に設けられ、各ＴＦＴ５にそれぞれ接続された複数の画素電極１８ａと、各画素電極１８ａを覆うように設けられた配向膜（不図示）とを備えている。
　透明電極１６ｃは、図９に示すように、全ての副画素Ｐにわたって櫛歯状に一体に形成され、各ソース線１４ａに沿う副画素Ｐにわたって連続的に各ソース線１４ａに重なるように線状に設けられた切り欠き部Ｎｃを有している。そして、透明電極１６ｃは、各副画素Ｐにおいて、第２層間絶縁膜１７を介して、画素電極１８ａに重なることにより、補助容量を構成している。なお、図９では、各副画素Ｐに配置する透明電極１６ｃが互いに独立しているように図示されているが、この各透明電極１６ｃは、表示領域Ｄの外側で連結されている。
　本実施形態の液晶表示パネルは、アレイ基板２０ｃ上の各画素電極１８ａと透明電極１６ｃとの間に配置する液晶層４０ａに各副画素Ｐ毎に所定の電圧を印加して、横方向、すなわち、アレイ基板２０ｃ及び対向基板３０ａの互いに対向する面に沿う方向に生じる電界によって、液晶層４０ａの配向状態を変えることにより、各副画素Ｐにパネル内を透過する光の透過率を調整して、画像表示を行うように構成されている。
　また、本実施形態の液晶表示パネルは、上記実施形態１のアレイ基板作製工程において、透明電極１６ａを形成するための透明導電膜に対してエッチングを行う際のパターン形状を変更することにより、アレイ基板２０ｃを作製し、上記実施形態１と同様に、対向基板作製工程及び液晶注入工程を行うことにより、製造することができる。
　以上説明したように、本実施形態のアレイ基板２０ｃ及びそれを備えた液晶表示パネルによれば、上記実施形態１及び２と同様に、補助容量を構成する透明電極１６ｃに各ソース線１４ａに重なるように切り欠き部Ｎｃが設けられているので、補助容量に起因する開口率の低下を抑制して、補助容量に起因する寄生容量を低減することができる。
　また、本実施形態のアレイ基板２０ｃ及びそれを備えた液晶表示パネルによれば、透明電極１６ｃの切り欠き部Ｎｃが、各ソース線１４ａの複数のゲート線１１と交差する複数の部分のうち最外の一方の部分から最外の他方の部分にわたって、すなわち、各ソース線１４ａに沿う複数の副画素Ｐにわたって、連続的に設けられているので、各ソース線１４ａと透明電極１６ｃとの重なる部分がほとんどなくなることにより、各ソース線１４ａと補助容量を構成する透明電極１６ｃとの間で発生する寄生容量をほぼ最大限で低減することができる。
　なお、本実施形態では、上記実施形態１の横電界方式の液晶表示パネル５０ａに切り欠き部Ｎｃが設けられた透明電極１６ｃを適用する構成を例示したが、上記実施形態２の縦電界方式の液晶表示パネル５０ｂに切り欠き部Ｎｃが設けられた透明電極１６ｃを適用してもよい。
　また、上記各実施形態では、各副画素Ｐ毎にＴＦＴ方式のスイッチング素子が設けられたアレイ基板及びそれを備えた液晶表示パネルを例示したが、本発明は、各副画素ＰにＭＯＳ-ＦＥＴ方式などの他の３端子のスイッチング素子が設けられたアレイ基板及びそれを備えた液晶表示パネルにも適用することができる。
　また、上記各実施形態では、各副画素Ｐ毎にボトムゲート型のＴＦＴが設けられたアレイ基板及びそれを備えた液晶表示パネルを例示したが、本発明は、各副画素Ｐにトップゲート型のＴＦＴが設けられたアレイ基板及びそれを備えた液晶表示パネルにも適用することができる。
　また、上記各実施形態では、複数の副画素Ｐがマトリクス状に設けられたアレイ基板及びそれを備えた液晶表示パネルを例示したが、本発明は、複数の副画素Ｐがデルタ配列に設けられたアレイ基板及びそれを備えた液晶表示パネルにも適用することができる。
　また、上記各実施形態では、各副画素Ｐ毎に透明な補助容量が設けられた液晶表示パネルを例示したが、本発明は、有機ＥＬ（Electro Luminescence）パネルなどの他の表示パネルにも適用することができる。
　また、上記各実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたＴＦＴ基板を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶＴＦＴ基板にも適用することができる。
　以上説明したように、本発明は、補助容量に起因する開口率の低下を抑制して、補助容量に起因する寄生容量を低減することができるので、液晶表示パネル及びそれを構成するアレイ基板について有用である。
Ｎａ～Ｎｃ　　　　切り欠き部
５　　　　ＴＦＴ（スイッチング素子）
６ａ，６ｂ　　　　補助容量
１１　　　ゲート線
１１ａ　　ゲート電極
１３　　　半導体層
１４ａ　　ソース線、ソース電極
１４ｂ　　ドレイン電極
１５　　　第１層間絶縁膜
１６ａ～１６ｃ　　透明電極
１８ａ，１８ｂ　　画素電極
２０ａ～２０ｃ　　アレイ基板
２９　　　共通電極
３０ａ，３０ｂ　　対向基板
４０　　　液晶層
５０ａ，５０ｂ　　液晶表示パネル

Claims (8)

  1. 　基板と、
    　上記基板に設けられ、ゲート電極、半導体層、ソース電極及びドレイン電極を有する複数のスイッチング素子と、
    　互いに並行に延びるように設けられ、上記スイッチング素子のソース電極に接続された複数のソース線と、
    　上記スイッチング素子及びソース線を覆うように設けられた第１層間絶縁膜と、
    　上記第１層間絶縁膜上に設けられた透明電極と、
    　上記透明電極を覆うように設けられた第２層間絶縁膜と、
    　上記第２層間絶縁膜上に設けられ、上記透明電極と重なって補助容量を構成すると共に、上記スイッチング素子のドレイン電極に接続された複数の画素電極とを備え、
    　上記透明電極には、上記ソース線に重なるように切り欠き部が設けられている、アレイ基板。
  2. 　上記ソース線と交差する方向に互いに並行に延びるように設けられ、上記スイッチング素子のゲート電極に接続された複数のゲート線を備え、
    　上記切り欠き部は、上記ソース線の上記複数のゲート線と交差する複数の部分のうち最外の一方の部分から最外の他方の部分にわたって連続的に設けられている、請求項１に記載のアレイ基板。
  3. 　上記ソース線と交差する方向に互いに並行に延びるように設けられ、上記スイッチング素子のゲート電極に接続された複数のゲート線を備え、
    　上記切り欠き部は、上記ソース線の上記複数のゲート線と交差する複数の部分のうち最外の一方の部分から最外の他方の部分にわたって断続的に設けられている、請求項１に記載のアレイ基板。
  4. 　上記ソース線は、上記スイッチング素子の部分でＵ字状に設けられている、請求項１乃至３の何れか１つに記載のアレイ基板。
  5. 　上記スイッチング素子の半導体層は、酸化物半導体により構成されている、請求項１乃至４の何れか１つに記載のアレイ基板。
  6. 　請求項１乃至５の何れか１つに記載されたアレイ基板と、
    　上記アレイ基板に対向するように設けられた対向基板と、
    　上記アレイ基板及び対向基板の間に設けられた液晶層とを備えている、液晶表示パネル。
  7. 　上記対向基板には、共通電極が設けられている、請求項６に記載の液晶表示パネル。
  8. 　上記画素電極は、櫛歯状に設けられている、請求項６に記載の液晶表示パネル。
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