KR20150072654A - 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치 및 그 제조방법을 개시한다. 개시된 본 발명의 액정표시장치는, 기판; 상기 기판 상에 화소 영역을 정의하기 위해 교차배열된 게이트 라인과 데이터 라인; 상기 게이트 라인과 데이터 라인의 교차 영역에 배치되어 있는 스위칭 소자; 상기 데이터 라인과 화소 영역을 사이에 두고 좌우측에 각각 배치되며, 상기 게이트 라인과 교차되면서 상기 데이터 라인과 평행한 제1 및 제 2 공통 라인; 상기 화소 영역의 기판 상에 형성된 화소 전극; 및 상기 화소 전극과 중첩되면서 보호막을 사이에 두고 형성된 공통 전극을 포함하고, 상기 박막 트랜지스터의 게이트 전극과, 상기 게이트 라인과 데이터 라인이 교차 영역의 게이트 라인 상에는 게이트 절연막이 형성된 것을 특징으로 한다.
본 발명의 액정표시장치 및 그 제조방법은, 화소 영역에서 상하 중첩되도록 배치되어 있는 화소 전극과 공통 전극 사이에 게이트 절연막을 제거하여 소비 전력을 감소시킨 효과가 있다.

Description

액정표시장치 및 그 제조방법{Liquid Crystal Display Device and Method for Fabricating the same}
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 화소 영역에 게이트 절연막을 제거하여, 소비전력을 줄이고 화소 투과율을 개선한 액정표시장치 및 그 제조방법에 관한 것이다.
통상적으로 액정표시장치(Liquid Crystal Display)는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 액정표시장치는 주로 컬러필터 어레이가 형성되는 컬러필터 기판과 박막 트랜지스터(TFT: Thin Film Transistor) 어레이가 형성되는 박막 트랜지스터 어레이 기판이 액정을 사이에 두고 합착되어 형성된다.
최근에는 액정표시장치의 협소한 시야각 문제를 해결하기 위해 여러가지 새로운 방식을 채용한 액정표시장치가 개발되고 있다. 광시야각 특성을 갖는 액정표시장치는 횡전계 방식(IPS:in-plane switching mode), OCB 방식(optically compensated birefrigence mode) 및 FFS(Fringe Field Swithching) 방식 등이 있다.
이중 상기 횡전계 방식 액정표시장치는 화소 전극과 공통 전극을 동일한 기판 상에 배치하여 전극들 간에 수평 전계가 발생하도록 한다. 이로 인하여 액정 분자들의 장축이 기판에 대해서 수평 방향으로 배열되어 종래 TN(Twisted Nematic) 방식 액정표시장치에 비해 광시야각 특성이 있다.
또한, 액정표시장치는 다수의 화소들이 매트릭스 형태로 배열된 액정표시패널과, 액정표시패널의 게이트 라인을 구동하는 게이트 드라이버와, 액정표시패널의 데이터 라인을 구동하는 데이터 드라이버 등을 포함한다.
액정표시패널의 각 화소는 데이터 신호에 따라 광투과율을 조절하는 적, 녹, 청 서브 화소의 조합으로 원하는 색을 구현한다. 각 서브 화소는 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터, 박막 트랜지스터와 접속된 액정 커패시터를 구비한다. 액정 커패시터는 박막 트랜지스터를 통해 화소 전극에 공급된 데이터 신호와, 공통전극에 공급된 공통 전압과의 차전압을 충전하고 충전된 전압에 따라 액정을 구동하여 광투과율을 조절한다.
상기 게이트 드라이버는 액정 패널의 게이트 라인들을 순차적으로 구동하는 다수의 게이트 집적 회로(Integrated Circuit; 이하, IC)를 포함한다. 데이터 드라이버는 게이트 라인들 각각이 구동될 때마다 디지털 데이터 신호를 아날로그 데이터 신호로 변환하여 액정표시패널의 데이터 라인들로 공급하는 다수의 데이터 IC를 포함한다.
종래 횡전계 방식 액정표시장치는 기판 상에 박막 트랜지스터, 공통 전극 및 화소 전극들을 마스크 공정에 따라 형성하는데, 보통 6~7마스크 공정이 진행되어 공정이 복잡한 단점이 있다.
또한, 종래 횡전계 방식 액정표시장치는 화소 영역에 다수의 절연막이 적층되어 있어, 화소 전극과 공통 전극을 기판과 상부 절연층 상에 형성할 경우, 화소 전극과 공통 전극 간의 거리가 넓어져 소비전력이 증가하는 문제가 있다.
본 발명은, 게이트 전극과 화소 전극을 동일 마스크 공정으로 형성하여 공정 수를 줄이고, 화소 영역에 게이트 절연막을 제거하여 투과율을 개선한 액정표시장치 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은, 화소 영역에서 상하 중첩되도록 배치되어 있는 화소 전극과 공통 전극 사이에 게이트 절연막을 제거하여 소비 전력을 감소시킨 액정표시장치 및 그 제조방법을 제공하는데 다른 목적이 있다.
상기와 같은 종래 기술의 과제를 해결하기 위한 본 발명의 액정표시장치는, 기판; 상기 기판 상에 화소 영역을 정의하기 위해 교차배열된 게이트 라인과 데이터 라인; 상기 게이트 라인과 데이터 라인의 교차 영역에 배치되어 있는 스위칭 소자; 상기 데이터 라인과 화소 영역을 사이에 두고 좌우측에 각각 배치되며, 상기 게이트 라인과 교차되면서 상기 데이터 라인과 평행한 제1 및 제 2 공통 라인; 상기 화소 영역의 기판 상에 형성된 화소 전극; 및 상기 화소 전극과 중첩되면서 보호막을 사이에 두고 형성된 공통 전극을 포함하고, 상기 박막 트랜지스터의 게이트 전극과, 상기 게이트 라인과 데이터 라인이 교차 영역의 게이트 라인 상에는 게이트 절연막이 형성된 것을 특징으로 한다.
또한, 본 발명의 액정표시장치 제조방법은, 기판을 제공하는 단계; 상기 기판 상에 제1 및 제2 금속막을 순차적으로 형성한 다음, 하프톤 마스크 또는 회절 마스크 공정에 따라, 제1 및 제2 감광막 패턴을 형성하는 단계; 상기 제1 및 제2 감광막패턴을 마스크로 식각 공정을 진행하여, 게이트 전극, 화소 전극 및 상기 화소 전극 상에 금속패턴을 형성하는 단계; 상기 제1 및 제2 감광막패턴이 형성된 기판 상에 식각 공정을 진행하여, 상기 금속패턴 상에 존재하는 제2 감광막패턴을 제거하고, 상기 게이트 전극 상에 제3 감광막패턴을 형성하는 단계; 상기 제3 감광막패턴이 상기 게이트 전극을 감싸도록 게이트 절연막을 형성하는 단계; 상기 게이트 전극 상부의 게이트 절연막 상에 채널층, 소스 전극 및 드레인 전극을 형성하는 단계; 상기 소스 전극과 드레인 전극이 형성된 기판 상에 보호막을 형성하는 단계; 및 상기 보호막 상에 상기 화소 전극과 중첩되도록 공통 전극을 형성하는 단계를 포함한다.
본 발명의 액정표시장치 및 그 제조방법은, 게이트 전극과 화소 전극을 동일 마스크 공정으로 형성하여 공정 수를 줄이고, 화소 영역에 게이트 절연막을 제거하여 투과율을 개선한 효과가 있다.
또한, 본 발명의 액정표시장치 및 그 제조방법은, 화소 영역에서 상하 중첩되도록 배치되어 있는 화소 전극과 공통 전극 사이에 게이트 절연막을 제거하여 소비 전력을 감소시킨 효과가 있다.
도 1은 본 발명에 따른 횡전계 방식 액정표시장치의 화소 구조를 도시한 도면이다.
도 2는 상기 도 1의 Ⅰ-Ⅰ'선과 Ⅱ-Ⅱ'선을 절단한 단면도이다.
도 3a 내지 도 3f는 본 발명에 따른 횡전계 방식 액정표시장치의 제조방법을 도시한 도면이다.
이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명에 따른 횡전계 방식 액정표시장치의 화소 구조를 도시한 도면이고, 도 2는 상기 도 1의 Ⅰ-Ⅰ'선과 Ⅱ-Ⅱ'선을 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 횡전계 방식 액정표시장치는, 다수개의 게이트 라인(101)과 데이터 라인(103)이 교차 배열되어 다수의 화소 영역들을 정의하고, 상기 게이트 라인(101)과 데이터 라인(103)이 교차되는 영역에 스위칭 소자인 박막 트랜지스터(TFT: Thin Film Transistor)를 배치하였다.
본 발명에서는 Z-인버젼 구동 방식 또는 2-dot 인버젼 구동 방식에 의해 구동될 수 있도록 게이트 라인(101)들이 각각의 화소 영역들의 행단위로 한쌍씩 배치되어 있고, 상기 데이터 라인(103)과 각각 연결되는 박막 트랜지스터는 한쌍의 게이트 라인(101)을 기준으로 각각 좌우측 화소 영역에 배치된다.
즉, 도면에 도시된 바와 같이, 한쌍의 게이트 라인(101)들이 서로 인접하게 배치되어 있고, 좌측(기수번째) 화소 영역은 화소 영역의 상단 게이트 라인에 형성된 박막트랜지스터에 의해 구동하고, 우측(우수번째) 화소 영역은 화소 영역의 하단 게이트 라인(101)에 형성된 박막 트랜지스터에 의해 구동된다.
또한, 본 발명에서는 화소 영역의 개구율을 향상시키기 위해 데이터 라인(103)을 중심으로 좌측(기수번째) 화소 영역과 인접하면서 상기 게이트 라인(101)과 교차되는 제1 공통라인(106a)을 배치하고, 상기 데이터 라인(103)을 중심으로 우측(우수번째) 화소 영역과 인접하면서 상기 게이트 라인(101)과 교차되는 제2 공통라인(106b)을 배치하였다.
즉, 본 발명에서는 제1 공통라인(106a), 데이터 라인(103) 및 제2 공통라인(106b)이 화소 영역을 사이에 두고 교대로 배치된다. 따라서, 제1 및 제2 공통 라인(106a, 106b)들은 상기 데이터 라인(103)과 평행하게 배치된다.
또한, 상기 데이터 라인(103)을 중심으로 좌측 화소 영역과 우측 화소 영역에는 각각 제1 화소전극(109a), 제1 공통 전극(105a), 제2 화소 전극(109b) 및 제 2 공통 전극(105a)들이 배치되어 있다.
또한, 상기 데이터 라인(103) 상부에는 상기 제1 및 제2 공통 전극(105a, 105b)과 일체로 형성되며, 상기 데이터 라인(103)과 중첩되는 제1 커버전극(133)이 배치된다. 상기 제1 및 제2 공통라인(106a, 106b) 상부에도 상기 제1 및 제2 공통 전극(105a, 105b)과 일체로 형성되며, 상기 제1 및 제2 공통라인(106a, 106b)과 각각 중첩되는 제2 커버전극(134)이 배치된다.
도면에 도시된 바와 같이, 제1 화소 전극(109a) 및 제 2 화소 전극(109b)은 각각 기판(100)의 좌우측(기수/우수번째) 화소 영역에 사각형 플레이트(plate) 구조로 형성된다. 상기 제 1 및 제 2 공통 전극(105a, 105b)은 상기 제 1 화소 전극(109a)과 제 2 화소 전극(109b)과 각각 중첩되도록 형성된다. 상기 제1 및 제2 공통 전극(105a, 105b)은 다수개의 슬릿 구조로 형성될 수 있다.
상기 제 1 및 제 2 공통 전극(105a, 105b)들의 슬릿 구조는 상기 게이트 라인(101)과 평행한 화소 영역의 중앙선을 기준으로 상하 데이터 라인(103) 방향을 따라 서로 대칭되게 소정의 경사각을 갖는다.
또한, 각각의 화소 영역에 형성된 박막 트랜지스터는 기판(100) 상에 형성된 제1 및 제 2 화소 전극(109a, 109b)들과 전기적으로 연결된다. 도 2에 도시된 바와 같이, 박막 트랜지스터의 드레인 전극(117b)과 제 2 화소 전극(109b)은 각각 제1 콘택부(201) 영역에서 콘택전극(250)에 의해 전기적으로 연결된다.
동일한 방식으로 제 1 화소 전극(109a)도 인접한 화소 영역의 박막 트랜지스터의 드레인 전극과 전기적으로 연결된다.(미도시) 상기 제1 및 제2 화소 전극들(109a, 109b)은 상기 박막 트랜지스터의 게이트 전극(111)과 동일층에 형성되는데, 모두 기판(100)과 접촉한다.
또한, 액정표시장치의 화소 영역들에 형성되는 제1 및 제2 공통전극(105a, 105b)은 서로 전기적으로 연결되어 있고, 제2 공통전극(105b)은 제2 커버전극(134)과 일체로 형성되어 있다. 상기 제2 커버전극(134)은 제2 공통라인(106b)과 제 2 콘택부(202)를 통해 전기적으로 연결된다.
동일한 방식으로 제2 커버전극(134)과 제1 공통라인(106b)도 콘택부에 의해 전기적으로 연결된다.
따라서, 상기 제1 및 제2 공통 라인(106a, 106b)들은 제1 및 제2 공통전극들(105a, 105b)과 전기적으로 연결되어, 제 1 및 제 2 공통 전극(105a, 105b)에 공통전압을 공급한다.
또한, 도 2를 참조하면, 본 발명의 횡전계 방식 액정표시장치는, 기판(100) 상에 투명성 도전물질층과 불투명 도전물질층의 이중층 구조를 갖는 게이트 전극(111)에 게이트 절연막(112)이 덮는 구조로 형성된다. 따라서, 상기 게이트 절연막(112)의 양측 가장자리는 상기 게이트 전극(111)을 덮으면서 상기 기판(100)과 직접 접촉한다.
즉, 본 발명에서는 게이트 절연막(112)이 박막 트랜지스터의 게이트 전극(111)과 도면에는 도시하지 않았지만, 데이터 라인과 교차하는 게이트 라인 영역에만 게이트 절연막이 형성된다. 상기와 같은 게이트 절연막은 게이트 전극(111)과 화소 전극들을 형성하기 위해 사용하는 감광막패턴을 이용하여 형성한다.
상기 게이트 전극(111) 상에는 게이트 절연막(112)과 일부가 접촉되고, 기판(100) 및 제2 화소 전극(109b) 일부와 접촉되는 채널층(114)이 형성되고, 상기 체널층(114) 상에는 소스 전극(117a) 및 드레인 전극(117b)이 형성된다.
또한, 상기 데이터 라인(103) 영역에는 데이터 라인(103)과 상기 데이터 라인(103) 하측에 형성된 채널층패턴(114a)이 기판(100) 상에 형성되고, 상기 데이터 라인(103)의 좌우측의 기판(100) 상에는 제1 및 제2 화소 전극(109a, 109b)이 형성된다.
상기 박막 트랜지스터와 제1 및 제2 화소 전극들(109a, 109b)이 형성된 기판(100) 상에는 보호막(119)이 형성되어 있다. 상기 보호막(119) 상에는 투명성 절연물질로 형성된 제1 및 제2 공통 전극(105a, 105b)이 형성되어 있고, 상기 데이터 라인(103)과 중첩되는 영역에는 보호막(119) 상에 제1 커버전극(133)이 형성되어 있다.
따라서, 상기 제1 화소 전극(109a)과 제1 공통 전극(105a) 사이에는 보호막(119) 만 존재하여, 두 전극들 사이의 거리(D1)는 3000~6000Å 값을 갖는다. 즉, 종래 기술에서 사용하던 게이트 절연막의 두께인 2000~4000Å이 제거되어, 상기 제1 화소 전극(109a)과 제1 공통 전극(105a)의 동작 전압을 낮출 수 있다.
또한, 상기 박막 트랜지스터의 드레인 전극(117b)이 노출된 제1 콘택부(201) 영역에서는 투명성 도전물질로 형성된 콘택전극(250)에 의해 드레인 전극(117b)과 제1 화소 전극(109b)이 전기적으로 연결되어 있다.
이와 같이, 본 발명에서는 화소 전극을 게이트 전극 형성시 기판 상에 동시에 형성함으로써, 마스크 공정 수를 줄일 수 있다.
또한, 상기 화소 전극이 형성되는 화소 영역에서는 화소 전극과 공통 전극 사이에 보호막 이외에 게이트 절연막이 형성되지 않아 소비 전력을 줄일 수 있는 효과가 있다.
도 3a 내지 도 3f는 본 발명에 따른 횡전계 방식 액정표시장치의 제조방법을 도시한 도면이다.
도 1 및 도 3a 내지 도 3f를 참조하면, 본 발명의 횡전계 방식 액정표시장치의 제조방법은, 투명성 절연물질로 된 기판(100) 상에 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 또는 ITZO(indium tin zinc oxide)와 같은 투명성 도전물질로된 제1 금속막(11a)과 불투명 도전물질로 된 제2 금속막(11b)을 스퍼터링 방식으로 순차적으로 적층 형성한다.
상기 제2 금속막(11b)은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금으로 형성될 수 있다.
그런 다음, 상기 기판(100) 상에 유기막, 예를 들어 포토아크릴계 절연물질을 형성한 다음, 회절 마스크 또는 하프톤 마스크를 이용하여 상기 기판(100) 상에 두께가 서로 다른 제1 및 제2 감광막패턴들(300a, 300b)을 형성한다.
상기와 같이, 제1 및 제2 감광막패턴(300a, 300b)이 완성되면, 이를 마스크로 하여 식각 공정을 진행하여 제1 및 제2 화소 전극(109a, 109b)과 게이트 전극(111)을 형성한다.
그런 다음, 건식각 공정을 진행하여 상기 제1 및 제2 화소 전극(109a, 109b) 상부에 형성된 제2 감광막패턴(300b)을 제거하고, 상기 게이트 전극(111) 상에는 제3 감광막패턴(310)을 형성한다.
상기와 같이, 제3 감광막패턴(310)이 기판(100) 상에 형성되면, 리플루우(Reflow) 공정을 진행하여, 상기 제3 감광막패턴(310)이 상기 게이트 전극(111)을 완전히 덮도록 게이트 절연막(112)을 형성한다.
이와 같이, 본 발명에서는 화소 전극이 형성된 화소 영역에 게이트 절연막이 형성되지 않고, 상기 게이트 전극(111)에만 게이트 절연막이 형성된다. 또한, 도면에는 도시하지 않았지만, 게이트 전극(111) 형성시, 기판(100) 상에는 게이트 라인(101)도 형성되는데, 이후 형성될 데이터 라인(103)과 교차하는 영역에도 리플루우(Reflow) 공정에 의해 게이트 라인의 일부(데이터 라인과 교차되는 영역)를 덮도록 게이트 절연막을 형성한다.
상기와 같이, 게이트 전극(111)을 덮는 게이트 절연막(112)이 형성되면, 이후, 습식각 공정을 진행하여, 상기 제2 화소 전극(109b) 상에 형성된 금속패턴(21)을 제거한다.
그런 다음, 상기 제1 및 제2 화소 전극(109a, 109b)과 게이트 절연막(112)이 기판(100) 상에 형성되면, 도 3e에 도시한 바와 같이, 기판(100)의 전면에 비정질 실리콘막 및 도핑된 비정질 실리콘막(n+ 또는 p+)으로 구성된 반도체층과 소스/드레인 금속막을 순차적으로 형성한다.
그런 다음, 하프톤 마스크 또는 회절 마스크 공정을 진행하여 상기 게이트 전극(111) 상에 채널층(113) 및 소스/드레인 전극(117a, 117b)을 형성하여 박막 트랜지스터를 완성한다. 상기 채널층(113)은 도핑된 비정질 실리콘막으로 형성된 오믹콘택층을 포함한다.
또한, 상기 데이터 라인(103) 영역에는 상기 제1 화소 전극(109a)과 제2 화소 전극(109b) 사이에는 기판(100)과 직접 접촉하는 채널층패턴(114a)과 상기 채널층패턴(114a) 상에 형성된 데이터 라인(103)이 형성된다. 상기 데이터 라인(103)의 구조는 상기 하프톤 마스크 또는 회절 마스크 공정에 따라 연속적인 습식각 공정과 건식각 공정으로 이루어진다.
상기 소스/드레인 금속막은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 중 어느 하나를 이용할 수 있다. 또한, ITO(Indium Tin Oxide)와 같은 투명성 도전물질을 사용할 수 있다. 또한, 도면에서는 단일 금속막으로 형성되어 있지만 경우에 따라서는 적어도 2개 이상의 금속막들을 적층하여 형성할 수 있다.
또한, 상기 데이터 라인(103)이 형성될 때, 제1 및 제2 공통 라인(106a, 106b)도 동시에 형성된다.
상기와 같이, 소스/드레인 전극(117a, 117b)이 기판(100) 상에 형성되면, 도 3f에 도시한 바와 같이, 상기 기판(100) 전면에 유기물질로된 보호막(119)을 형성하고, 마스크 공정을 진행하여 상기 박막 트랜지스터의 드레인 전극(117b) 일부를 노출하는 제1 콘택부(201)를 형성한다. 상기 보호막(119)은 3000~6000Å의 두께로 형성될 수 있다.
이때, 상기 제1 및 제 2 공통라인(106a, 106b)의 일부를 노출하는 제2 콘택부(202: 도 1 참조)도 함께 형성된다.
상기와 같이, 보호막(119) 상에 콘택부들이 형성되면, 기판(100)의 전면에 투명성 도전물질을 형성한 다음, 마스크 공정을 진행하여 상기 제1 및 제 2 화소 전극(109a, 109b)과 중첩되면서 다수개의 슬릿 구조를 갖는 제1 및 제 2 공통전극(105a, 105b)을 형성한다. 투명성 도전물질은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 일 수 있다.
이때, 상기 제 1 콘택부(201) 영역에는 콘택전극(250)이 형성되어, 노출된 드레인 전극(117b)과 제 2 화소 전극(109b)을 전기적으로 연결한다. 상기 제1 및 제2 공통 전극(105a, 105b)이 형성될 때, 상기 데이터 라인(103)과 중첩되도록 제1 커버전극(133)이 형성되고, 상기 제1 및 제2 공통 라인(106a, 106b)과 중첩되도록 제2 커버전극(134)이 형성된다.
상기 제2 커버전극(134)은 제2 콘택부(202)를 통하여, 제2 공통라인(106b)과 전기적으로 연결된다. 제 1 화소 전극(109a)과 박막 트랜지스터의 드레인 전극의 연결관계 역시 제 2 화소 전극(109b)과 동일하다.
본 발명의 액정표시장치 및 그 제조방법은, 게이트 전극과 화소 전극을 동일 마스크 공정으로 형성하여 공정 수를 줄이고, 화소 영역에 게이트 절연막을 제거하여 투과율을 개선한 효과가 있다.
또한, 본 발명의 액정표시장치 및 그 제조방법은, 화소 영역에서 상하 중첩되도록 배치되어 있는 화소 전극과 공통 전극 사이에 게이트 절연막을 제거하여 소비 전력을 감소시킨 효과가 있다.
100: 기판 112: 게이트 절연막
114: 채널층 133: 제1 커버전극
134: 제2 커버전극 105a: 제1 공통전극
105b: 제2 공통전극 106a: 제1 공통라인
106b: 제2 공통라인 109a: 제1 화소 전극
109b: 제2 화소 전극

Claims (9)

  1. 기판;
    상기 기판 상에 화소 영역을 정의하기 위해 교차배열된 게이트 라인과 데이터 라인;
    상기 게이트 라인과 데이터 라인의 교차 영역에 배치되어 있는 스위칭 소자;
    상기 데이터 라인과 화소 영역을 사이에 두고 좌우측에 각각 배치되며, 상기 게이트 라인과 교차되면서 상기 데이터 라인과 평행한 제1 및 제 2 공통 라인;
    상기 화소 영역의 기판 상에 형성된 화소 전극; 및
    상기 화소 전극과 중첩되면서 보호막을 사이에 두고 형성된 공통 전극을 포함하고,
    상기 박막 트랜지스터의 게이트 전극과, 상기 게이트 라인과 데이터 라인이 교차 영역의 게이트 라인 상에는 게이트 절연막이 형성된 것을 특징으로 하는 액정표시장치.
  2. 제1항에 있어서, 상기 보호막 상에는 상기 데이터 라인과 중첩되면서, 상기 공통 전극과 일체로 형성된 제1 커버 전극을 더 포함하는 액정표시장치.
  3. 제1항에 있어서, 상기 보호막 상에는 상기 제1 및 제2 공통 라인과 각각 중첩되면서, 상기 공통 전극과 일체로 형성된 제2 커버 전극을 더 포함하는 액정표시장치.
  4. 제1항에 있어서, 상기 화소 전극과 공통 전극 사이의 거리는 3000~6000Å인 것을 특징으로 하는 액정표시장치.
  5. 제1항에 있어서, 상기 화소 전극은 기판과 직접 접촉하는 것을 특징으로 하는 액정표시장치.
  6. 기판을 제공하는 단계;
    상기 기판 상에 제1 및 제2 금속막을 순차적으로 형성한 다음, 하프톤 마스크 또는 회절 마스크 공정에 따라, 제1 및 제2 감광막 패턴을 형성하는 단계;
    상기 제1 및 제2 감광막패턴을 마스크로 식각 공정을 진행하여, 게이트 전극, 화소 전극 및 상기 화소 전극 상에 금속패턴을 형성하는 단계;
    상기 제1 및 제2 감광막패턴이 형성된 기판 상에 식각 공정을 진행하여, 상기 금속패턴 상에 존재하는 제2 감광막패턴을 제거하고, 상기 게이트 전극 상에 제3 감광막패턴을 형성하는 단계;
    상기 제3 감광막패턴이 상기 게이트 전극을 감싸도록 게이트 절연막을 형성하는 단계;
    상기 게이트 전극 상부의 게이트 절연막 상에 채널층, 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극과 드레인 전극이 형성된 기판 상에 보호막을 형성하는 단계; 및
    상기 보호막 상에 상기 화소 전극과 중첩되도록 공통 전극을 형성하는 단계를 포함하는 액정표시장치 제조방법.
  7. 제6항에 있어서, 상기 게이트 절연막은 상기 게이트 전극을 감싸면서 일부가 기판과 접촉하는 것을 특징으로 하는 액정표시장치 제조방법.
  8. 제6항에 있어서, 상기 화소 전극과 공통 전극 사이의 거리는 3000~6000Å인 것을 특징으로 하는 액정표시장치 제조방법.
  9. 제6항에 있어서, 상기 화소 전극은 기판과 직접 접촉하는 것을 특징으로 하는 액정표시장치 제조방법.
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