KR102058981B1 - 박막 트랜지스터 기판 및 그를 이용한 액정표시장치 - Google Patents
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Abstract
본 발명은, 기판 상에 제1 방향으로 차례로 배열된 제1 게이트 배선, 제2 게이트 배선, 제3 게이트 배선 및 제4 게이트 배선을 포함하는 게이트 배선; 기판 상에 제2 방향으로 차례로 배열된 제1 데이터 배선, 제2 데이터 배선, 제3 데이터 배선 및 제4 데이터 배선을 포함하는 데이터 배선; 상기 게이트 배선 및 데이터 배선과 각각 오버랩되도록 형성되며 상기 데이터 배선과 연결되는 반도체층; 및 상기 반도체층과 연결되는 화소 전극을 포함하여 이루어지고, 상기 제1 데이터 배선과 상기 제2 데이터 배선 사이의 간격 및 상기 제3 데이터 배선과 상기 제4 데이터 배선 사이의 간격은 상기 제2 데이터 배선과 제3 데이터 배선 사이의 간격보다 작은 것을 특징으로 하는 박막 트랜지스터 기판 및 그를 이용한 액정표시장치에 관한 것으로서,
본 발명에 따르면 고해상도에서 개구율이 향상될 수 있다.
본 발명에 따르면 고해상도에서 개구율이 향상될 수 있다.
Description
본 발명은 박막 트랜지스터 기판에 관한 것으로서, 보다 구체적으로는 고해상도의 박막 트랜지스터 기판에 관한 것이다.
박막 트랜지스터는 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광 표시장치(Organic Light Emitting Display Device) 등과 같은 디스플레이 장치의 스위칭 소자로서 널리 이용되고 있다.
상기 박막 트랜지스터는 게이트 전극, 반도체층, 소스 전극, 및 드레인 전극을 포함하여 이루어지는데, 이하, 도면을 참조로 종래의 박막 트랜지스터 기판에 대해서 설명하기로 한다.
도 1은 종래의 박막 트랜지스터 기판의 개략적인 평면도이다.
도 1에서 알 수 있듯이, 종래의 박막 트랜지스터 기판은 게이트 배선(10), 게이트 전극(12), 데이터 배선(20), 소스 전극(22), 드레인 전극(24), 반도체층(30), 및 화소 전극(40)을 포함하여 이루어진다.
상기 게이트 배선(10)은 가로 방향으로 배열되어 있고, 상기 게이트 전극(12)은 상기 게이트 배선(10)에서 돌출되어 있다.
상기 데이터 배선(20)은 상기 게이트 배선(10)과 교차하면서 세로 방향으로 배열되어 있다. 상기 게이트 배선(10)과 데이터 배선(20)이 교차하여 화소 영역이 정의된다.
상기 소스 전극(22)은 상기 데이터 배선(20)에서 돌출되어 있고, 상기 드레인 전극(24)은 상기 소스 전극(22)과 마주하면서 상기 소스 전극(22)과 이격되어 있다.
상기 반도체층(30)은 상기 게이트 전극(12), 소스 전극(22) 및 드레인 전극(24)과 오버랩되도록 형성되어 있다.
상기 화소 전극(40)은 상기 게이트 배선(10)과 데이터 배선(20)에 의해서 정의된 화소 영역 내에 형성되어 있다. 상기 화소 전극(40)은 소정의 콘택홀을 통해서 상기 드레인 전극(24)과 연결되어 있다.
이와 같은 종래의 박막 트랜지스터 기판은 액정표시장치 등과 같은 디스플레이 장치에 이용되는데, 최근의 고해상도 디스플레이 장치에 적용하기에는 한계가 있다.
고해상도의 디스플레이 장치의 경우 화소의 개수가 증가하면서 박막 트랜지스터의 개수도 증가하게 되는데, 종래의 박막 트랜지스터의 구조를 고해상도의 디스플레이 장치에 적용하게 되면 개구율이 줄어드는 문제점이 있다.
본 발명은 전술한 종래의 문제를 해결하기 위해 고안된 것으로서, 본 발명은 개구율이 향상되어 고해상도의 디스플레이 장치에 적용할 수 있는 박막 트랜지스터 기판 및 그를 이용한 액정표시장치를 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해서, 기판 상에 제1 방향으로 차례로 배열된 제1 게이트 배선, 제2 게이트 배선, 제3 게이트 배선 및 제4 게이트 배선을 포함하는 게이트 배선; 기판 상에 제2 방향으로 차례로 배열된 제1 데이터 배선, 제2 데이터 배선, 제3 데이터 배선 및 제4 데이터 배선을 포함하는 데이터 배선; 상기 게이트 배선 및 데이터 배선과 각각 오버랩되도록 형성되며 상기 데이터 배선과 연결되는 반도체층; 및 상기 반도체층과 연결되는 화소 전극을 포함하여 이루어지고, 상기 제1 데이터 배선과 상기 제2 데이터 배선 사이의 간격 및 상기 제3 데이터 배선과 상기 제4 데이터 배선 사이의 간격은 상기 제2 데이터 배선과 제3 데이터 배선 사이의 간격보다 작은 것을 특징으로 하는 박막 트랜지스터 기판을 제공한다.
본 발명은 또한 박막 트랜지스터 기판; 대향 기판; 및 상기 양 기판 사이에 형성된 액정층을 포함하여 이루어지고, 상기 박막 트랜지스터 기판은 전술한 박막 트랜지스터 기판으로 이루어진 것을 특징으로 하는 액정표시장치를 제공한다.
이상과 같은 본 발명에 따르면 개구율이 향상되어 고해상도의 디스플레이 장치에 용이하게 적용할 수 있다.
도 1은 종래의 박막 트랜지스터 기판의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 도 2의 A-B라인의 단면에 해당한다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 도 2의 C-D라인의 단면에 해당한다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 도 2의 E-F라인의 단면에 해당한다.
도 6은 본 발명의 일 실시예에 따른 액정표시장치에 관한 것이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 도 2의 A-B라인의 단면에 해당한다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 도 2의 C-D라인의 단면에 해당한다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 도 2의 E-F라인의 단면에 해당한다.
도 6은 본 발명의 일 실시예에 따른 액정표시장치에 관한 것이다.
본 명세서에서 기술되는 "상에"라는 용어는 어떤 구성이 다른 구성의 바로 표면에 형성되는 경우뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 게이트 배선(400), 데이터 배선(500), 반도체층(300), 공통 전극(600), 및 화소 전극(700)을 포함하여 이루어진다.
상기 게이트 배선(400)은 제1 방향, 예로서 가로 방향으로 배열되어 있다.
상기 게이트 배선(400)은 순서대로 배열된 제1 게이트 배선(G1), 제2 게이트 배선(G2), 제3 게이트 배선(G3), 및 제4 게이트 배선(G4)을 포함하여 이루어진다.
상기 제1 게이트 배선(G1)과 제2 게이트 배선(G2)은 서로 전기적으로 연결되어 있다. 따라서, 상기 제1 게이트 배선(G1)과 제2 게이트 배선(G2)에는 동일한 게이트 전압이 인가된다. 상기 제1 게이트 배선(G1)과 제2 게이트 배선(G2)은 화상이 표시되는 표시 영역 외곽의 비표시 영역에서 서로 연결되어 있다.
상기 제3 게이트 배선(G3)과 제4 게이트 배선(G4)도 서로 전기적으로 연결되어 있다. 따라서, 상기 제3 게이트 배선(G3)과 제4 게이트 배선(G4)에는 동일한 게이트 전압이 인가된다. 상기 제3 게이트 배선(G3)과 제4 게이트 배선(G4)도 화상이 표시되는 표시 영역 외곽의 비표시 영역에서 서로 연결되어 있다.
결국, 상기 제1 게이트 배선(G1)과 제2 게이트 배선(G2)의 조합에 의해서 소정의 게이트 전압이 인가되는 하나의 게이트 배선이 구성되고, 또한, 상기 제3 게이트 배선(G3)과 제4 게이트 배선(G4)의 조합에 의해서 소정의 게이트 전압이 인가되는 다른 하나의 게이트 배선이 구성된다.
상기 데이터 배선(500)은 상기 게이트 배선(400)과 교차하도록 제2 방향, 예로서 세로 방향으로 배열되어 있다.
상기 데이터 배선(500)은 순서대로 배열된 제1 데이터 배선(D1), 제2 데이터 배선(D2), 제3 데이터 배선(D3), 제4 데이터 배선(D4), 제5 데이터 배선(D5), 및 제6 데이터 배선(D6)을 포함하여 이루어진다.
상기 각각의 데이터 배선(D1, D2, D3, D4, D5, D6)은 서로 연결되지 않으며 따라서 각각의 데이터 배선(D1, D2, D3, D4, D5, D6)에는 각각의 데이터 전압이 인가된다.
상기 제1 데이터 배선(D1)과 제2 데이터 배선(D2) 사이의 간격, 상기 제3 데이터 배선(D3)과 제4 데이터 배선(D4) 사이의 간격, 및 상기 제5 데이터 배선(D5)과 제6 데이터 배선(D6) 사이의 간격은 상기 제2 데이터 배선(D2)과 제3 데이터 배선(D3) 사이의 간격 및 상기 제4 데이터 배선(D4)과 제5 데이터 배선(D5) 사이의 간격보다 작다.
상대적으로 작은 간격으로 배열된 상기 제1 데이터 배선(D1)과 제2 데이터 배선(D2) 사이의 영역, 상기 제3 데이터 배선(D3)과 제4 데이터 배선(D4) 사이의 영역, 및 상기 제5 데이터 배선(D5)과 제6 데이터 배선(D6) 사이의 영역은 광이 투과하지 않는 비개구부가 된다.
상대적으로 넓은 간격으로 배열된 상기 제2 데이터 배선(D2)과 제3 데이터 배선(D3) 사이의 영역 및 상기 제4 데이터 배선(D4)과 제5 데이터 배선(D5)사이의 영역은 광이 투과하는 개구부가 된다.
본 발명은 이와 같이 비개구부와 개구부가 매트릭스 구조로 명확하게 구분되어 있고 상기 비개구부 내에 박막 트랜지스터가 위치하게 된다. 따라서, 상기 비개구부 내에서 큰 공정 마진을 가질 수 있고, 고해상도에서도 개구율이 향상될 수 있다.
상기 반도체층(300)은 개별 화소 별로 상기 게이트 배선(400)과 데이터 배선(500)이 교차하는 영역에서 형성된다. 도시된 바와 같이 상기 반도체층(300)은 U자형 패턴으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 반도체층(300)은 상기 게이트 배선(400) 및 데이터 배선(500) 각각과 오버랩되도록 형성되어, 상기 반도체층(300), 게이트 배선(400) 및 데이터 배선(500)의 조합에 의해서 박막트랜지스터가 구성된다. 따라서, 상기 반도체층(300)과 오버랩되는 게이트 배선(400)의 영역이 게이트 전극으로 기능하게 되고, 상기 반도체층(300)과 오버랩되는 데이터 배선(500)의 영역이 소스/드레인 전극으로 기능하게 된다.
상기 반도체층(300)은 상기 비개구부 내에 형성되고 상기 개구부 내에는 형성되지 않는다. 즉, 상기 반도체층(300)은 상기 제1 데이터 배선(D1)과 제2 데이터 배선(D2) 사이의 영역, 상기 제3 데이터 배선(D3)과 제4 데이터 배선(D4) 사이의 영역, 및 상기 제5 데이터 배선(D5)과 제6 데이터 배선(D6) 사이의 영역에 형성되고, 상기 제2 데이터 배선(D2)과 제3 데이터 배선(D3) 사이의 영역 및 상기 제4 데이터 배선(D4)과 제5 데이터 배선(D5)사이의 영역에는 형성되지 않는다.
도면에서 (×)로 표기한 것은 상기 반도체층(300)과 상기 데이터 배선(500)이 연결되는 제1 콘택홀(H1)을 나타낸 것이고, 도면에서 (○)로 표기한 것은 상기 반도체층(300)과 상기 화소 전극(700)이 연결되는 제2 콘택홀(H2)을 나타낸 것이다.
도시된 바와 같이, 상기 (×)로 표기한 제1 콘택홀(H1)에서는 상기 화소 전극(700)이 상기 반도체층(300) 및 상기 데이터 배선(500)과 오버랩되도록 형성될 수 있지만, 상기 화소 전극(700)은 상기 (×)로 표기한 제1 콘택홀(H1)에서 상기 반도체층(300) 및 상기 데이터 배선(500)과 연결되지 않으며, 상기 (×)로 표기한 제1 콘택홀(H1)에서는 상기 반도체층(300)과 상기 데이터 배선(500)만이 연결된다.
개별 화소 별로 형성되는 복수 개의 반도체층(300)들 중에서 상기 제1 게이트 배선(G1)과 오버랩되는 각각의 제1 반도체층(S1)은 상기 제1 데이터 배선(D1), 상기 제3 데이터 배선(D3), 및 상기 제5 데이터 배선(D5) 중 어느 하나의 데이터 배선과 오버랩되며, 각각의 데이터 배선(D1, D3, D5)들과 제1 콘택홀(H1)을 통해서 연결되어 있다.
개별 화소 별로 형성되는 복수 개의 반도체층(300)들 중에서 상기 제2 게이트 배선(G2)과 오버랩되는 각각의 제2 반도체층(S2)은 상기 제2 데이터 배선(D2), 상기 제4 데이터 배선(D4), 및 상기 제6 데이터 배선(D6) 중 어느 하나의 데이터 배선과 오버랩되며, 각각의 데이터 배선(D2, D4, D6)들과 제1 콘택홀(H1)을 통해서 연결되어 있다.
개별 화소 별로 형성되는 복수 개의 반도체층(300)들 중에서 상기 제3 게이트 배선(G3)과 오버랩되는 각각의 제3 반도체층(S3)은 상기 제1 데이터 배선(D1), 상기 제3 데이터 배선(D3), 및 상기 제5 데이터 배선(D5) 중 어느 하나의 데이터 배선과 오버랩되며, 각각의 데이터 배선(D1, D3, D5)들과 제1 콘택홀(H1)을 통해서 연결되어 있다.
개별 화소 별로 형성되는 복수 개의 반도체층(300)들 중에서 상기 제4 게이트 배선(G4)과 오버랩되는 각각의 제4 반도체층(S4)은 상기 제2 데이터 배선(D2), 상기 제4 데이터 배선(D4), 및 상기 제6 데이터 배선(D6) 중 어느 하나의 데이터 배선과 오버랩되며, 각각의 데이터 배선(D2, D4, D6)들과 제1 콘택홀(H1)을 통해서 연결되어 있다.
따라서, 상기 제1 반도체층(S1), 제2 반도체층(S2), 제3 반도체층(S3), 및 제4 반도체층(S4)은 도시된 바와 같이 지그재그 모양을 이루면서 비개구부 내에 배열되며, 그에 따라, 개별 화소 별로 형성되는 박막 트랜지스터도 지그재그 모양을 이루면서 비개구부 내에 형성된다.
상기 공통 전극(600)은 상기 화소 전극(700)과 함께 전계를 형성시켜 액정층의 배열방향을 조절할 수 있다. 특히, 본 발명의 일 실시예에 따르면, 상기 공통 전극(600)과 상기 화소 전극(700) 사이에서 프린지 필드(fringe field)를 형성하여 액정층의 배열방향이 조절될 수 있다.
상기 프린지 필드를 형성하기 위해서 상기 공통 전극(600)은 화상이 표시되는 표시 영역 전체에 플레이트(plate) 구조로 형성되고 상기 화소 전극(700)은 상기 공통 전극(600) 위에서 개별 화소 별로 슬릿(slit)을 구비한 구조로 형성될 수 있다.
한편, 상기 공통 전극(600)이 상기 화소 전극(700)의 아래에 형성될 경우 상기 제2 콘택홀(H2) 영역에서 상기 화소 전극(700)과의 쇼트(short)를 방지하기 위해서 상기 공통 전극(600)에 오픈홀이 형성되는데, 이에 대해서는 후술하는 단면 구조를 참조하면 용이하게 이해할 수 있을 것이다.
다만, 반드시 그에 한정되는 것은 아니고, 상기 화소 전극(700)이 상기 공통 전극(600) 아래에 형성될 수도 있으며, 이 경우에는 상기 공통 전극(600)에 프린지 필드 형성을 위한 슬릿(slit)이 구비된다.
상기 화소 전극(700)은 개별 화소 별로 형성된다. 즉, 상기 화소 전극(700)은 상기 제1 게이트 배선(G1)과 제2 게이트 배선(G2) 사이의 화소 영역, 상기 제2 게이트 배선(G2)과 제3 게이트 배선(G3) 사이의 화소 영역, 상기 제3 게이트 배선(G3)과 제4 게이트 배선(G4) 사이의 화소 영역 각각에 형성된다.
상기 화소 전극(700)은 (○)로 표기한 제2 콘택홀(H2)을 통해서 상기 반도체층(300)과 연결된다. 즉, 본 발명의 일 실시예에서는 상기 화소 전극(700)이 별도의 금속층을 매개로 하지 않고 상기 반도체층(300)과 직접 연결된다.
상기 화소 전극(700)은 전술한 바와 같이 공통 전극(600)과 프린지 필드를 형성하기 위해서 슬릿(slit)을 구비하고 있다. 상기 화소 전극(700)은 슬릿을 구비하면서 전체적으로는 연결된 구조를 이루기 위해서 도시된 바와 같이 포크(fork) 구조로 이루어질 수 있다. 도면에는 화소 전극(700)에 하나의 슬릿이 형성된 모습이 도시되어 있지만 복수 개의 슬릿이 형성될 수도 있다.
상기 화소 전극(700)은 상기 제1 반도체층(S1)과 연결되는 제1 화소 전극(P1), 상기 제2 반도체층(S2)과 연결되는 제2 화소 전극(P2), 상기 제3 반도체층(S3)과 연결되는 제3 화소 전극(P3), 및 상기 제4 반도체층(S4)과 연결되는 제4 화소 전극(P4)을 포함하여 이루어진다.
상기 제1 화소 전극(P1)은 상기 제1 반도체층(S1)과 제2 콘택홀(H2)을 통해서 연결되면서 제1 방향, 예로서 우측 방향으로 연장된다. 이를 위해서, 상기 제2 콘택홀(H2)은 상기 제1 반도체층(S1)의 우측 끝단부를 노출시키고, 전술한 제1 콘택홀(H1)은 상기 제1 반도체층(S1)의 좌측 끝단부를 노출시킨다.
상기 제2 화소 전극(P2)은 상기 제2 반도체층(S2)과 제2 콘택홀(H2)을 통해서 연결되면서 제2 방향, 예로서 좌측 방향으로 연장된다. 이를 위해서, 상기 제2 콘택홀(H2)은 상기 제2 반도체층(S2)의 좌측 끝단부를 노출시키고, 전술한 제1 콘택홀(H1)은 상기 제2 반도체층(S2)의 우측 끝단부를 노출시킨다.
상기 제3 화소 전극(P3)은 상기 제3 반도체층(S3)과 제2 콘택홀(H2)을 통해서 연결되면서 제1 방향, 예로서 우측 방향으로 연장된다. 이를 위해서, 상기 제2 콘택홀(H2)은 상기 제3 반도체층(S3)의 우측 끝단부를 노출시키고, 전술한 제1 콘택홀(H1)은 상기 제3 반도체층(S3)의 좌측 끝단부를 노출시킨다.
상기 제4 화소 전극(P4)은 상기 제4 반도체층(S4)과 제2 콘택홀(H2)을 통해서 연결되면서 제2 방향, 예로서 좌측 방향으로 연장된다. 이를 위해서, 상기 제2 콘택홀(H2)은 상기 제4 반도체층(S4)의 좌측 끝단부를 노출시키고, 전술한 제1 콘택홀(H1)은 상기 제4 반도체층(S4)의 우측 끝단부를 노출시킨다.
이상과 같이, 상기 제1 콘택홀(H1)은 상기 제1 반도체층(S1) 및 제3 반도체층(S3)의 일측, 예로서 좌측 끝단부를 노출시키고 상기 제2 반도체층(S2) 및 제4 반도체층(S4)의 타측 예로서 우측 끝단부를 노출시킨다. 또한, 상기 제2 콘택홀(H2)은 상기 제1 반도체층(S1) 및 제3 반도체층(S3)의 타측, 예로서 우측 끝단부를 노출시키고 상기 제2 반도체층(S2) 및 제4 반도체층(S4)의 일측, 예로서 좌측 끝단부를 노출시킨다. 그에 따라, 상기 제1 화소 전극(P1) 및 제3 화소 전극(P3)은 상기 제2 콘택홀(H2)을 통해서 상기 제1 반도체층(S1) 및 제3 반도체층(S3)과 각각 연결되면서 상기 타측 방향, 예로서 우측 방향으로 연장되고, 상기 제2 화소 전극(P2) 및 제4 화소 전극(P4)은 상기 제2 콘택홀(H2)을 통해서 상기 제2 반도체층(S2) 및 제4 반도체층(S4)과 각각 연결되면서 상기 일측 방향, 예로서 좌측 방향으로 연장된다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 도 2의 A-B라인의 단면에 해당한다. 즉, 도 3은 박막 트랜지스터 영역의 단면에 해당한다.
도 3에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판(100), 차광층(200), 버퍼층(250), 반도체층(300), 게이트 절연막(350), 게이트 배선(400), 층간 절연막(450), 데이터 배선(500), 제1 보호막(550), 공통 전극(600), 제2 보호막(650), 및 화소 전극(700)을 포함하여 이루어진다.
상기 기판(100)은 유리 또는 투명한 플라스틱으로 이루어질 수 있다.
상기 차광층(200)은 상기 기판(100) 상에 형성되어 있다. 상기 차광층(200)은 상기 기판(100)의 하부에서 유입되는 광에 의해서 상기 반도체층(300)에 악역향이 미치는 것을 방지한다. 따라서, 상기 차광층(200)은 상기 반도체층(300)과 오버랩되도록 형성된다. 상기 차광층(200)은 광투과를 방지할 수 있는 당업계에 공지된 다양한 재료로 이루어질 수 있다.
상기 버퍼층(250)은 상기 차광층(200) 상에 형성되어 있다. 상기 버퍼층(250)은 고온 공정 중에 상기 기판(100) 내에 포함된 불순물이 상기 반도체층(300)으로 침투하는 것을 차단하는 기능을 수행한다. 이와 같은 버퍼층(250)은 당업계에 공지된 절연물로 이루어질 수 있다.
상기 반도체층(300)은 상기 버퍼층(250) 상에 형성되며, 특히, 상기 차광층(200)과 오버랩되도록 형성된다. 상기 반도체층(300)은 실리콘계 반도체 물질 또는 산화물 반도체물질로 이루어질 수 있다.
상기 게이트 절연막(350)은 상기 반도체층(300) 상에 형성되어, 상기 반도체층(300)과 게이트 배선(400)을 절연시킨다. 상기 게이트 절연막(350)은 당업계에 공지된 무기 절연물로 이루어질 수 있다.
상기 게이트 배선(400)은 상기 게이트 절연막(350) 상에 형성된다. 상기 게이트 배선(400)은 상기 반도체층(300)과 오버랩되도록 형성되어, 상기 게이트 배선(400)에 게이트 전압이 인가될 때 상기 반도체층(300)을 활성화시킨다. 상기 게이트 배선(400)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
상기 층간 절연막(450)은 상기 게이트 배선(400) 상에 형성되어 상기 게이트 배선(400)과 데이터 배선(500)을 절연시킨다. 상기 층간 절연막(450)은 당업계에 공지된 무기 절연물로 이루어질 수 있다.
상기 데이터 배선(500)은 상기 층간 절연막(450) 상에 형성된다. 상기 데이터 배선(500)은 제1 콘택홀(H1)을 통해서 상기 반도체층(300)과 직접 연결된다. 상기 제1 콘택홀(H1)은 상기 게이트 절연막(350)과 상기 층간 절연막(450)의 소정 영역을 제거하여 형성됨으로써, 상기 제1 콘택홀(H1)에 의해서 상기 반도체층(300)의 소정 영역이 노출된다. 상기 데이터 배선(500)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
상기 제1 보호막(550)은 상기 데이터 배선(500) 상에 형성된다. 상기 제1 보호막(550)은 포토 아크릴과 같은 유기 절연물로 이루어질 수 있다. 상기 제1 보호막(550)은 기판 평탄화 기능도 수행할 수 있다.
상기 공통 전극(600)은 상기 제1 보호막(550) 상에 형성된다. 상기 공통 전극(600)은 상기 화소 전극(700)과 상기 반도체층(300) 사이의 연결을 위한 제2 콘택홀(H2) 영역에 오픈홀(open hole)(H3)을 구비하는 것을 제외하고 기판 전체면 상에 형성된다. 상기 공통 전극(600)은 ITO 등과 같은 투명 도전물로 이루어진다.
상기 제2 보호막(650)은 상기 공통 전극(600) 상에 형성된다. 상기 제2 보호막(650)은 무기 절연물로 이루어질 수 있다.
상기 화소 전극(700)은 상기 제2 보호막(650) 상에 형성된다. 상기 화소 전극(700)은 제2 콘택홀(H2)을 통해서 상기 반도체층(300)과 직접 연결된다. 상기 제2 콘택홀(H2)은 상기 게이트 절연막(350), 층간 절연막(450), 제1 보호막(550) 및 제2 보호막(650)의 소정 영역을 제거하여 형성됨으로써, 상기 제2 콘택홀(H2)에 의해서 상기 반도체층(300)의 소정 영역이 노출된다. 상기 화소 전극(700)은 ITO 등과 같은 투명 도전물로 이루어진다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 도 2의 C-D라인의 단면에 해당한다. 즉, 도 4는 반도체층(300)과 데이터 배선(500)이 오버랩되는 영역의 단면에 해당한다.
도 4에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판(100), 차광층(200), 버퍼층(250), 반도체층(300), 게이트 절연막(350), 게이트 배선(400), 층간 절연막(450), 데이터 배선(500), 제1 보호막(550), 공통 전극(600), 제2 보호막(650), 및 화소 전극(700)을 포함하여 이루어진다. 전술한 바와 동일한 구성에 대한 구체적인 설명은 생략하기로 한다.
상기 차광층(200)은 상기 기판(100) 상에 형성되어 있다. 상기 차광층(200)은 상기 반도체층(300)과 오버랩되도록 형성된다.
상기 버퍼층(250)은 상기 차광층(200) 상에 형성되고, 상기 반도체층(300)은 상기 버퍼층(250) 상에 형성된다. 상기 반도체층(300)은 상기 차광층(200)과 오버랩되도록 형성된다.
상기 게이트 절연막(350)은 상기 반도체층(300) 상에 형성되고, 상기 게이트 배선(400)은 상기 게이트 절연막(350) 상에 형성된다. 상기 게이트 배선(400)은 상기 반도체층(300)과 오버랩되도록 형성된다.
상기 층간 절연막(450)은 상기 게이트 배선(400) 상에 형성되고, 상기 데이터 배선(500)은 상기 층간 절연막(450) 상에 형성된다. 상기 데이터 배선(500)은 제1 콘택홀(H1)을 통해서 상기 반도체층(300)과 연결된다.
상기 제1 보호막(550)은 상기 데이터 배선(500) 상에 형성되고, 상기 공통 전극(600)은 상기 제1 보호막(550) 상에 형성된다.
상기 제2 보호막(650)은 상기 공통 전극(600) 상에 형성되고, 상기 화소 전극(700)은 상기 제2 보호막(650) 상에 형성된다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 도 2의 E-F라인의 단면에 해당한다. 즉, 도 5는 개구부 영역의 단면에 해당한다.
도 5에서 알 수 있듯이, 기판(100) 상에 버퍼층(250)이 형성되고, 상기 버퍼층(250) 상에 게이트 절연막(350)이 형성되고, 상기 게이트 절연막(350) 상에 층간 절연막(450)이 형성되고, 상기 층간 절연막(450) 상에 제1 보호막(550)이 형성되고, 상기 제1 보호막(550) 상에 공통 전극(600)이 형성되고, 상기 공통 전극(600) 상에 제2 보호막(650)이 형성되고, 상기 제2 보호막(650) 상에 화소 전극(700)이 형성된다.
이상은 게이트 배선(400)이 반도체층(300)의 위에 형성되는 탑 게이트(Top gate) 구조에 대해서 설명하였지만, 본 발명이 반드시 그에 한정되는 것은 아니고, 본 발명은 게이트 배선(400)이 반도체층(300)의 아래에 형성되는 바텀 게이트(Bottom gate) 구조를 포함한다.
도 6은 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도이다.
도 6에서 알 수 있듯이, 본 발명의 일 실시예에 따른 액정표시장치는 박막 트랜지스터 기판(1), 대향 기판(2), 및 양 기판(1, 2) 사이에 형성된 액정층(6)을 포함하여 이루어진다.
상기 박막 트랜지스터 기판(1)은 전술한 실시예에 따른 박막 트랜지스터 기판을 이용한다.
상기 대향 기판(2)은 기판(3), 블랙 매트릭스(4), 및 컬러 필터(5)를 포함하여 이루어진다.
상기 블랙 매트릭스(4)는 상기 기판(3)의 하면 상에 형성되며, 전술한 박막 트랜지스터 기판의 비개구부에 대응하도록 패턴 형성된다.
상기 컬러 필터(5)는 상기 블랙 매트릭스(4) 사이 영역에 형성되며, 적색(R) 컬러 필터, 녹색(G) 컬러 필터, 및 청색(B) 컬러 필터를 포함하여 이루어진다.
도 6은 본 발명의 일 실시예에 따른 액정표시장치에 관한 것으로서, 본 발명이 반드시 도 6과 같은 구조로 한정되는 것은 아니고, 당업계에 공지된 다양한 구조로 변경될 수 있다. 예를 들어, 컬러 필터(5)가 상기 박막 트랜지스터 기판(1) 상에 형성될 수도 있다.
100: 기판 200: 차광층
250: 버퍼층 300: 반도체층
350: 게이트 절연막 400: 게이트 배선
450: 층간 절연막 500: 데이터 배선
550: 제1 보호막 600: 공통 전극
650: 제2 보호막 700: 화소 전극
250: 버퍼층 300: 반도체층
350: 게이트 절연막 400: 게이트 배선
450: 층간 절연막 500: 데이터 배선
550: 제1 보호막 600: 공통 전극
650: 제2 보호막 700: 화소 전극
Claims (10)
- 기판 상에 제1 방향으로 차례로 배열된 제1 게이트 배선, 제2 게이트 배선, 제3 게이트 배선 및 제4 게이트 배선을 포함하는 게이트 배선;
상기 기판 상에 제2 방향으로 차례로 배열된 제1 데이터 배선, 제2 데이터 배선, 제3 데이터 배선 및 제4 데이터 배선을 포함하는 데이터 배선;
상기 게이트 배선 및 데이터 배선과 각각 오버랩되도록 형성되며 상기 데이터 배선과 연결되는 반도체층; 및
상기 반도체층과 연결되는 화소 전극을 포함하여 이루어지고,
상기 제1 데이터 배선과 상기 제2 데이터 배선 사이의 간격 및 상기 제3 데이터 배선과 상기 제4 데이터 배선 사이의 간격은 상기 제2 데이터 배선과 제3 데이터 배선 사이의 간격보다 작고,
상기 반도체층은 상대적으로 작은 간격으로 배열된 상기 제1 데이터 배선과 상기 제2 데이터 배선 사이 영역 및 상기 제3 데이터 배선과 상기 제4 데이터 배선 사이 영역에 형성되고, 상대적으로 넓은 간격으로 배열된 상기 제2 데이터 배선과 제3 데이터 배선 사이 영역에는 형성되지 않는, 박막 트랜지스터 기판. - 제1항에 있어서,
상기 제1 게이트 배선과 상기 제2 게이트 배선은 서로 연결되어 있고, 상기 제3 게이트 배선과 제4 게이트 배선은 서로 연결되어 있는, 박막 트랜지스터 기판. - 제2항에 있어서,
상기 제1 게이트 배선과 상기 제2 게이트 배선은 표시 영역 외곽의 비표시 영역에서 서로 연결되어 있고, 상기 제3 게이트 배선과 제4 게이트 배선은 표시 영역 외곽의 비표시 영역에서 서로 연결되어 있는, 박막 트랜지스터 기판. - 삭제
- 제1항에 있어서,
상기 반도체층은 제1 콘택홀을 통해서 상기 데이터 배선과 직접 연결되고 제2 콘택홀을 통해서 상기 화소 전극과 직접 연결되는, 박막 트랜지스터 기판. - 제1항에 있어서,
상기 반도체층은 상기 제1 게이트 배선과 오버랩되는 제1 반도체층 및 상기 제2 게이트 배선과 오버랩되는 제2 반도체층을 포함하여 이루어지고,
상기 제1 반도체층은 상기 제1 데이터 배선과 연결되고, 상기 제2 반도체층은 상기 제2 데이터 배선과 연결되는, 박막 트랜지스터 기판. - 제6항에 있어서,
상기 화소 전극은 상기 제1 반도체층과 연결되는 제1 화소 전극 및 상기 제2 반도체층과 연결되는 제2 화소 전극을 포함하여 이루어지고,
상기 제1 화소 전극의 연장 방향은 상기 제2 화소 전극의 연장 방향과 상이한, 박막 트랜지스터 기판. - 제1항에 있어서,
상기 화소 전극은 그 내부에 슬릿이 구비되고, 상기 화소 전극과 함께 프린지 필드를 형성하기 위한 공통 전극이 상기 화소 전극 아래에 추가로 형성된, 박막 트랜지스터 기판. - 제1항에 있어서,
상기 제1 데이터 배선과 상기 제2 데이터 배선 사이 영역 및 상기 제3 데이터 배선과 상기 제4 데이터 배선 사이 영역은 광이 투과하지 않는 비개구부에 해당하고, 상기 제2 데이터 배선과 제3 데이터 배선 사이 영역은 광이 투과하는 개구부에 해당하는, 박막 트랜지스터 기판. - 박막 트랜지스터 기판;
대향 기판; 및
상기 양 기판 사이에 형성된 액정층을 포함하여 이루어지고,
상기 박막 트랜지스터 기판은 전술한 제1항 내지 제3항 및 제5항 내지 제9항 중 어느 한 항에 따른 박막 트랜지스터 기판으로 이루어진, 액정표시장치.
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| GRNT | Written decision to grant |