KR101439169B1 - 액정표시장치용 어레이 기판 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 56
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 35
- 239000010409 thin film Substances 0.000 claims abstract description 103
- 239000010410 layer Substances 0.000 claims description 48
- 239000011159 matrix material Substances 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 claims description 5
- 239000010408 film Substances 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 description 27
- -1 P 22 Chemical compound 0.000 description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 101150076592 CST3 gene Proteins 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000004606 Fillers/Extenders Substances 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13454—Drivers integrated on the active matrix substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- Physics & Mathematics (AREA)
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- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Optics & Photonics (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
본 발명은 액정표시장치에 관한 것으로, 보다 상세하게는 데이터 구동부의 채널수를 줄이면서 화질을 개선할 수 있는 액정표시장치용 어레이 기판에 관한 것이다.
이를 위해, 본 발명에 따른 액정표시장치용 어레이 기판은 기판과; 상기 기판 상의 일 방향으로 평행하게 이격 구성되고, 일 끝단에서 서로 연결되는 제 1 및 제 2 게이트 배선과; 서로 이격되며, 상기 제 1 게이트 배선과 교차하여 제 11 화소 영역을 정의하고, 상기 제 2 게이트 배선과 교차하여 제 22 화소 영역을 정의하는 제 1 및 제 2 데이터 배선과; 상기 제 1 게이트 배선과 제 1 데이터 배선에 연결된 제 11 박막트랜지스터와; 상기 제 2 게이트 배선과 제 2 데이터 배선에 연결된 제 22 박막트랜지스터와; 상기 제 11 및 제 22 박막트랜지스터에 각각 연결된 제 11 및 제 22 화소 전극을 포함하는 것을 특징으로 한다.
Description
본 발명은 액정표시장치에 관한 것으로, 보다 상세하게는 데이터 구동부의 채널수를 줄이면서 화질을 개선할 수 있는 액정표시장치용 어레이 기판에 관한 것이다.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용하는 바, 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소 전극이 행렬 방식으로 배열된 능동행렬 액정표시장치(Active Matrix LCD : AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
이하, 첨부한 도면을 참조하여 종래에 따른 액정표시장치에 대해 설명하도록 한다.
도 1은 종래에 따른 액정표시장치용 어레이 기판을 나타낸 평면도이다.
도시한 바와 같이, 기판(10) 상의 일 방향으로 제 1, 제 2, 제 3 게이트 배선(GL1, GL2, GL3)과, 상기 제 1 내지 제 3 게이트 배선(GL1, GL2, GL3)과 교차하는 제 1, 제 2, 제 3, 제 4 데이터 배선(DL1, DL2, DL3, DL4)이 구성된다.
상기 제 1 게이트 배선(GL1)과 제 1, 제 2, 제 3 데이터 배선(DL1, DL2, DL3)이 교차하여 제 11, 제 12, 제 13 화소 영역(P11, P12, P13)이 정의되고, 상기 제 2 게이트 배선(GL2)과 제 1, 제 2, 제 3 데이터 배선(DL1, DL2, DL3)이 교차하여 제 21, 제 22, 제 23 화소 영역(P21, P22, P23)이 정의되며, 상기 제 3 게이트 배선(GL3)과 제 1, 제 2, 제 3 데이터 배선(DL1, DL2, DL3)이 교차하여 제 31, 제 32, 제 33 화소 영역(P31, P32, P33)이 정의된다.
상기 제 11, 제 12, 제 13 화소 영역(P11, P12, P13)과 제 21, 제 22, 제 23 화소 영역(P21, P22, P23)과 제 31, 제 32, 제 33 화소 영역(P31, P32, P33)에 적(R), 녹(G), 청(B) 서브 컬러필터가 순차적으로 패턴되는 바, 상기 적(R), 녹(G), 청(B) 서브 컬러필터는 제 1 내지 제 3 게이트 배선(GL1, GL2, GL3)과 평행한 방향인 가 로 방향으로 순차 구성된다.
이때, 상기 제 1 게이트 배선(GL1)과 제 1 데이터 배선(DL1)에 연결된 제 11 박막트랜지스터(T11), 상기 제 1 게이트 배선(GL1)과 제 2 데이터 배선(DL2)에 연결된 제 12 박막트랜지스터(T12), 상기 제 1 게이트 배선(GL1)과 제 3 데이터 배선(DL3)에 연결된 제 13 박막트랜지스터(T13)가 각각 구성된다.
상기 제 2 게이트 배선(GL2)과 제 1 데이터 배선(DL1)에 연결된 제 21 박막트랜지스터(T21), 상기 제 2 게이트 배선(GL2)과 제 2 데이터 배선(DL2)에 연결된 제 22 박막트랜지스터(T22), 상기 제 2 게이트 배선(GL2)과 제 3 데이터 배선(DL3)에 연결된 제 23 박막트랜지스터(T23)가 각각 구성된다.
상기 제 3 게이트 배선(GL3)과 제 1 데이터 배선(DL1)에 연결된 제 31 박막트랜지스터(T31), 상기 제 3 게이트 배선(GL3)과 제 2 데이터 배선(DL2)에 연결된 제 32 박막트랜지스터(T32), 상기 제 3 게이트 배선(GL3)과 제 3 데이터 배선(DL3)에 연결된 제 33 박막트랜지스터(T33)가 각각 구성된다.
도면으로 상세히 제시하지는 않았지만, 상기 제 11, 제 12, 제 13 박막트랜지스터(T11, T12, T13)는 제 1 게이트 배선(GL1)에서 제 11, 제 12, 제 13 화소 영역(P11, P12, P13)으로 각각 연장된 제 11, 제 12, 제 13 게이트 전극과, 상기 제 11, 제 12, 제 13 게이트 전극과 각각 중첩된 제 11, 제 12, 제 13 반도체층과, 상기 제 11, 제 12, 제 13 반도체층과 접촉되고 제 1 내지 제 3 데이터 배선(DL1, DL2, DL3)에서 각각 연장된 제 11, 제 12, 제 13 소스 전극과, 상기 제 11, 제 12, 제 13 소스 전극과 각각 이격된 제 11, 제 12, 제 13 드레인 전극을 포함한다.
상기 제 21, 제 22, 제 23 박막트랜지스터(T21, T22, T23)는 제 2 게이트 배선(GL2)에서 제 21, 제 22, 제 23 화소 영역(P21, P22, P23)으로 각각 연장된 제 21, 제 22, 제 23 게이트 전극과, 상기 제 21, 제 22, 제 23 게이트 전극과 각각 중첩된 제 21, 제 22, 제 23 반도체층과, 상기 제 21, 제 22, 제 23 반도체층과 접촉되고 제 1 내지 제 3 데이터 배선(DL1, DL2, DL3)에서 각각 연장된 제 21, 제 22, 제 23 소스 전극과, 상기 제 21, 제 22, 제 23 소스 전극과 각각 이격된 제 21, 제 22, 제 23 드레인 전극을 포함한다.
상기 제 31, 제 32, 제 33 박막트랜지스터(T31, T32, T33)는 제 3 게이트 배선(GL3)에서 제 31, 제 32, 제 33 화소 영역(P31, P32, P33)으로 각각 연장된 제 31, 제 32, 제 33 게이트 전극과, 상기 제 31, 제 32, 제 33 게이트 전극과 각각 중첩된 제 31, 제 32, 제 33 반도체층과, 상기 제 31, 제 32, 제 33 반도체층과 접촉되고 제 1 내지 제 3 데이터 배선(DL1, DL2, DL3)에서 각각 연장된 제 31, 제 32, 제 33 소스 전극과, 상기 제 31, 제 32, 제 33 소스 전극과 각각 이격된 제 31, 제 32, 제 33 드레인 전극을 포함한다.
상기 제 11, 제 12, 제 13 박막트랜지스터(T11, T12, T13)에 각각 연결된 제 11, 제 12, 제 13 화소 전극(70a, 70b, 70c)은 제 11, 제 12, 제 13 화소 영역(P11, P12, P13), 상기 제 21, 제 22, 제 23 박막트랜지스터(T21, T22, T23)에 각각 연결된 제 21, 제 22, 제 23 화소 전극(70d, 70e, 70f)은 제 21, 제 22, 제 23 화소 영역(P21, P22, P23), 상기 제 31, 제 32, 제 33 박막트랜지스터(T31, T32, T33)에 각각 연결된 제 31, 제 32, 제 33 화소 전극(70g, 70h, 70i)은 제 31, 제 32, 제 33 화소 영역(P31, P32, P33)에 각각 구성된다.
상기 제 1 내지 제 3 게이트 배선(GL1, GL2, GL3)과 평행하게 이격되고, 제 11, 제 12, 제 13 화소 영역(P11, P12, P13)과 제 21, 제 22, 제 23 화소 영역(P21, P22, P23)과 제 31, 제 32, 제 33 화소 영역(P31, P32, P33) 각각을 관통하는 제 1 내지 제 3 스토리지 배선(SL1, SL2, SL3)이 구성된다. 이때, 상기 제 1 내지 제 3 스토리지 배선(SL1, SL2, SL3)은 비표시 영역에 대응된 공통 배선(CL)에 의해 하나로 연결된다. 따라서, 상기 제 1 내지 제 3 스토리지 배선(SL1, SL2, SL3)은 공통 배선(CL)을 통해 동일한 신호 전압을 인가받게 된다.
그러나, 전술한 구성은 고해상도로 갈 수록 데이터 구동부의 채널 수의 증가로 데이터 구동부에 로드를 증가시키는 원인으로 작용하고 있다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 게이트 채널부는 패널 상에 내장할 수 있으므로 게이트 채널수가 다소 증가하더라도 데이터 구동부의 채널수를 줄일 수 있는 액정표시장치용 어레이 기판을 제공하는 것을 제 1 목적으로 한다.
또한, 상기 데이터 구동부의 채널수를 줄일 경우 화소 영역별 개구 영역의 불일치에 따른 시인성 문제가 유발될 수 있는 바, 이러한 문제를 개선할 수 있는 액정표시장치용 어레이 기판을 제공하는 것을 제 2 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이 기판은, 기판과; 상기 기판 상의 일 방향으로 평행하게 이격 구성되고, 일 끝단에서 서로 연결되는 제 1 및 제 2 게이트 배선과; 상기 일 방향을 따라 상기 제 1 및 제 2 게이트 배선과 평행하게 이격 구성되며 일 끝단에서 서로 연결되는 제 3 및 제 4 게이트 배선과; 서로 이격되며, 상기 제 1 게이트 배선과 교차하여 제 11 화소 영역을 정의하고, 상기 제 2 게이트 배선과 교차하여 제 22 화소 영역을 정의하는 제 1 및 제 2 데이터 배선과; 서로 이격되며, 상기 제 1 및 제 2 데이터 배선과 평행하게 이격되고, 상기 제 1 게이트 배선과 교차하여 제 13 화소 영역을 정의하고 상기 제 2 게이트 배선과 교차하여 제 24 화소 영역을 정의하며, 동시에 상기 제 3 게이트 배선과 교차하여 제 33 화소 영역을 정의하고 상기 제 4 게이트 배선과 교차하여 제 44 화소 영역을 정의하는 제 3 및 제 4 데이터 배선과; 상기 제 1 게이트 배선과 제 1 및 제 3 데이터 배선에 연결된 제 11 및 제 13 박막트랜지스터와; 상기 제 2 게이트 배선과 제 2 및 제 4 데이터 배선에 연결된 제 22 및 제 24 박막트랜지스터와; 상기 제 3 게이트 배선과 제 1 및 제 3 데이터 배선에 연결된 제 31 및 제 33 박막트랜지스터와; 상기 제 4 게이트 배선과 제 2 및 제 4 데이터 배선에 연결된 제 42 및 제 44 박막트랜지스터와; 상기 제 11, 제 13, 제 22, 제 24, 제 31, 제 33, 제 42 및 제 44 박막트랜지스터에 각각 연결된 제 11, 제 13, 제 22, 제 24, 제 31, 제 33, 제 42 및 제 44 화소 전극을 포함하고, 상기 제 1 및 제 2 게이트 배선의 끝단은 서로 연결되어 게이트 구동부의 제 1 채널과 연결됨으로써 상기 제 1 채널로부터 동시에 동일한 게이트 신호를 인가 받고, 상기 제 3 및 제 4 게이트 배선의 끝단은 서로 연결되어 상기 게이트 구동부의 제 2 채널과 연결됨으로써 상기 제 2 채널로부터 동시에 동일한 게이트 신호를 인가받는 것을 특징으로 한다.
이때, 상기 제 1 및 제 2 게이트 배선과 각각 평행하게 이격된 제 1 및 제 2 스토리지 배선을 포함한다.
상기 제 1 및 제 2 스토리지 배선 각각을 제 1 전극으로 하고, 상기 제 1 전 극과 중첩된 상부에 위치하는 상기 제 11 및 제 22 화소 전극 각각을 제 2 전극으로 하며, 상기 제 1 및 제 2 전극의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 제 1 및 제 2 스토리지 커패시터가 구성된다.
상기 제 1 및 제 2 스토리지 배선은 비표시 영역에 구성된 공통 배선을 통해 동일한 신호 전압을 인가받는 것을 특징으로 한다.
삭제
상기 제 1 및 제 2 데이터 배선과 평행하게 이격된 사이 구간에 대응된 제 1 스토리지 배선을 포함한다.
이때, 제 3 및 제 4 데이터 배선과 평행하게 이격된 사이 구간에 대응된 제 2 스토리지 배선을 더욱 포함한다.
전술한 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 서로 대향 합착된 제 1 및 제 2 기판과; 상기 제 1 기판의 상부 면의 일 방향으로 평행하게 이격 구성되고, 일 끝단에서 서로 연결되는 제 1 및 제 2 게이트 배선과; 상기 일 방향을 따라 상기 제 1 및 제 2 게이트 배선과 평행하게 이격 구성되며 일 끝단에서 서로 연결되는 제 3 및 제 4 게이트 배선과; 서로 이격되며, 상기 제 1 게이트 배선과 교차하여 제 11 화소 영역을 정의하고, 상기 제 2 게이트 배선과 교차하여 제 22 화소 영역을 정의하는 제 1 및 제 2 데이터 배선과; 서로 이격되며, 상기 제 1 및 제 2 데이터 배선과 평행하게 이격되고, 상기 제 1 게이트 배선과 교차하여 제 13 화소 영역을 정의하고 상기 제 2 게이트 배선과 교차하여 제 24 화소 영역을 정의하며, 동시에 상기 제 3 게이트 배선과 교차하여 제 33 화소 영역을 정의하고 상기 제 4 게이트 배선과 교차하여 제 44 화소 영역을 정의하는 제 3 및 제 4 데이터 배선과; 상기 제 1 게이트 배선과 제 1 및 제 3 데이터 배선에 연결된 제 11 및 제 13 박막트랜지스터와, 상기 제 2 게이트 배선과 제 2 및 제 4 데이터 배선에 연결된 제 22 및 제 24 박막트랜지스터와; 상기 제 3 게이트 배선과 제 1 및 제 3 데이터 배선에 연결된 제 31 및 제 33 박막트랜지스터와; 상기 제 4 게이트 배선과 제 2 및 제 4 데이터 배선에 연결된 제 42 및 제 44 박막트랜지스터와; 상기 제 11, 제 13, 제 22, 제 24, 제 31, 제 33, 제 42 및 제 44 박막트랜지스터에 각각 연결된 제 11, 제 13, 제 22, 제 24, 제 31, 제 33, 제 42 및 제 44 화소 전극과; 상기 제 2 기판의 하부 면에 대응하여, 상기 제 11, 제 13, 제 22, 제 24, 제 31, 제 33, 제 42 및 제 44 박막트랜지스터와 제 1, 제 2, 제 3 및 제 4 게이트 배선과 제 1, 제 2, 제 3 및 제 4 데이터 배선을 차폐하는 블랙 매트릭스와; 상기 블랙 매트릭스의 하부 면에 대응하여, 상기 제 11 및 제 13 화소 영역에 대응된 제 1 서브 컬러필터와, 상기 제 22 및 제 24 화소 영역에 대응된 제 2 서브 컬러필터와, 상기 제 31 및 제 33 화소영역에 대응된 제 3 서브 컬러필터와; 상기 제 1 및 제 2 기판의 이격된 사이 공간에 개재된 액정층을 포함하고, 상기 제 1 및 제 2 게이트 배선의 끝단은 서로 연결되어 게이트 구동부의 제 1 채널과 연결됨으로써 상기 제 1 채널로부터 동시에 동일한 게이트 신호를 인가 받고, 상기 제 3 및 제 4 게이트 배선의 끝단은 서로 연결되어 상기 게이트 구동부의 제 2 채널과 연결됨으로써 상기 제 2 채널로부터 동시에 동일한 게이트 신호를 인가받는 것을 특징으로 한다.
상기 제 1 서브 컬러필터와, 제 2 서브 컬러필터와, 제 3 서브 컬러필터는 적, 녹, 청 서브 컬러필터가 단위체를 이루고, 상기 적, 녹, 청 서브 컬러필터 중 임의로 선택된 어느 하나에 각각 대응된 것을 특징으로 한다.
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또한, 상기 제 2 데이터 배선과 제 3 데이터 배선의 이격된 사이 공간은 상기 블랙 매트릭스에 의해 차폐되는 것을 특징으로 한다.
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본 발명에서는 첫째, 적, 녹, 청 서브 컬러필터를 데이터 배선과 평행한 방향으로 순차 구성하고, 서로 인접한 위치에 대응된 두 개의 게이트 배선을 일 끝단에서 하나로 연결 구성하는 것을 통해, 게이트 구동부의 채널수가 다소 증가하더라도 데이터 구동부의 채널수를 2/3로 줄일 수 있는 장점이 있다.
둘째, 다수의 게이트 배선과 스토리지 배선을 서로 일대일 대응되도록 설계함으로써, 화소 영역별 블랙 매트릭스 선폭의 균일한 확보에 따른 대비비의 향상으로 화질을 개선시킬 수 있는 효과가 있다.
셋째, 화소 영역의 개구부의 면적을 균일하게 확보하여 시인성을 개선할 수 있는 장점이 있다.
--- 제 1 실시예 ---
본 발명의 제 1 실시예는 적, 녹, 청 서브 컬러필터를 데이터 배선과 평행한 방향으로 순차 구성하는 것을 통해, 게이트 구동부의 채널수는 일부 증가하더라도 데이터 구동부의 채널수는 2/3 정도 감소시킬 수 있는 화소 설계를 제공하는 것을 특징으로 한다.
도 2는 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판을 나타낸 평면도이다.
도시한 바와 같이, 기판(110) 상의 일 방향으로 평행하게 이격하여 제 1 내지 제 3 게이트 배선(GL1, GL2, GL3)이 구성된다. 상기 제 1 내지 제 3 게이트 배선(GL1, GL2, GL3)과 교차하는 방향으로 제 1 내지 제 6 데이터 배선(DL1, DL2, DL3, DL4, DL5, DL6)을 구성한다.
이때, 상기 제 1 게이트 배선(GL1)과 상기 제 1 게이트 배선(GL1)의 전단에 위치하는 게이트 배선(미도시) 간의 이격된 사이, 상기 제 1 게이트 배선(GL1)과 제 2 게이트 배선(GL2)의 이격된 사이, 상기 제 2 게이트 배선(GL2)과 제 3 게이트 배선(GL3)의 이격된 사이, 상기 제 3 게이트 배선(GL3)과 상기 제 3 게이트 배선(GL3)의 후단에 위치하는 게이트 배선(미도시) 간의 이격된 사이에 각각 대응하여 제 1 내지 제 4 스토리지 배선(SL1, SL2, SL3, SL4)이 구성된다.
상기 제 1 게이트 배선(GL1)과 제 1 스토리지 배선(SL1)과 제 1 및 제 2 데이터 배선(DL1, DL2)이 교차하여 제 11 화소 영역(P11), 상기 제 1 게이트 배선(GL1)과 제 1 스토리지 배선(SL1)과 제 3 및 제 4 데이터 배선(DL3, DL4)이 교차하여 제 13 화소 영역(P13), 상기 제 1 게이트 배선(GL1)과 제 1 스토리지 배선(SL1)과 제 5 및 제 6 데이터 배선(DL5, DL6)이 교차하여 제 15 화소 영역(P15)이 각각 정의된다.
또한, 상기 제 1 게이트 배선(GL1)과 제 2 스토리지 배선(SL2)과 제 1 및 제 2 데이터 배선(DL1, DL2)이 교차하여 제 12 화소 영역(P12), 상기 제 1 게이트 배선(GL1)과 제 2 스토리지 배선(SL2)과 제 3 및 제 4 데이터 배선(DL3, DL4)이 교차 하여 제 14 화소 영역(P14), 상기 제 1 게이트 배선(GL1)과 제 2 스토리지 배선(SL2)과 제 5 및 제 6 데이터 배선(DL5, DL6)이 교차하여 제 16 화소 영역(P16)이 각각 정의된다.
상기 제 11, 제 13, 제 15 화소 영역(P11, P13, P15) 및 제 12, 제 14, 제 16 화소 영역(P12, P14, P16)과 동일한 방식으로 제 21, 제 23, 제 25 화소 영역(P21, P23, P25)과 제 22, 제 24, 제 26 화소 영역(P22, P24, P26)과 제 31, 제 33, 제 35 화소 영역(P31, P33, P35)과 제 32, 제 34, 제 36 화소 영역(P32, P34, P36)이 각각 정의된다.
이때, 상기 제 2 데이터 배선(DL2)과 3 데이터 배선(DL3)의 이격된 사이 공간과, 상기 제 4 데이터 배선(DL4)과 제 5 데이터 배선(DL5)의 이격된 사이 공간은 비화소 영역(미도시)으로 컬러필터 기판(미도시)과 대향 합착 시, 컬러필터 기판에 구성된 블랙매트릭스(미도시)로 차폐하게 된다.
상기 제 11, 제 13, 제 15 화소 영역(P11, P13, P15)과 제 22, 제 24, 제 26 화소 영역(P22, P24, P26)에는 적(R) 서브 컬러필터, 제 12, 제 14, 제 16 화소 영역(P12, P14, P16)과 제 31, 제 33, 제 35 화소 영역(P31, P33, P35)에는 녹(G) 서브 컬러필터, 제 21, 제 23, 제 25 화소 영역(P21, P23, P25)과 제 32, 제 34, 제 36 화소 영역(P32, P34, P36)에는 청(B) 서브 컬러필터가 각각 대응 구성된다. 즉, 상기 적(R), 녹(G), 청(B) 서브 컬러필터가 제 1 내지 제 6 데이터 배선(DL1, DL2, DL3, DL4, DL5, DL6)과 평행한 세로 방향에 순차 구성된다.
상기 제 1 게이트 배선(GL1)과 제 1 데이터 배선(DL1)에 연결된 제 11 박막트랜지스터(T11)와, 상기 제 1 게이트 배선(GL1)과 제 3 데이터 배선(DL3)에 연결된 제 13 박막트랜지스터(T13)와, 상기 제 1 게이트 배선(GL1)과 제 5 데이터 배선(DL5)에 연결된 제 15 박막트랜지스터(T15)가 각각 구성된다.
또한, 상기 제 1 게이트 배선(GL1)과 제 2 데이터 배선(DL2)에 연결된 제 12 박막트랜지스터(T12)와, 상기 제 1 게이트 배선(GL1)과 제 4 데이터 배선(DL4)에 연결된 제 14 박막트랜지스터(T14)와, 상기 제 1 게이트 배선(GL1)과 제 6 데이터 배선(DL6)에 연결된 제 16 박막트랜지스터(T16)가 각각 구성된다.
이때, 상기 제 11, 제 13, 제 15 박막트랜지스터(T11, T13, T15) 및 제 12, 제 14, 제 16 박막트랜지스터(T12, T14, T16)와 동일한 방식으로 제 21, 제 23, 제 25 박막트랜지스터(T21, T23, T25)와 제 22, 제 24, 제 26 박막트랜지스터(T22, T24, T26)와 제 31, 제 33, 제 35 박막트랜지스터(T31, T33, T35)와 제 32, 제 34, 제 36 박막트랜지스터(T32, T34, T36)가 각각 구성된다.
도면으로 상세히 제시하지는 않았지만, 상기 제 11, 제 13, 제 15 박막트랜 지스터(T11, T13, T15)는 제 1 게이트 배선(GL1)에서 제 11, 제 13, 제 15 화소 영역(P11, P13, P15)으로 각각 연장된 제 11, 제 13, 제 15 게이트 전극과, 상기 제 11, 제 13, 제 15 게이트 전극에 각각 중첩된 제 11, 제 13, 제 15 반도체층과, 상기 제 11, 제 13, 제 15 반도체층과 접촉되고 상기 제 1, 제 3, 제 5 데이터 배선(DL1, DL3, DL5)에 각각 연결된 제 11, 제 13, 제 15 소스 전극과, 상기 제 11, 제 13, 제 15 소스 전극과 각각 이격된 제 11, 제 13, 제 15 드레인 전극을 포함한다.
또한, 상기 제 12, 제 14, 제 16 박막트랜지스터(T12, T14, T16)는 제 1 게이트 배선(GL1)에서 제 12, 제 14, 제 16 화소 영역(P12, P14, P16)으로 각각 연장된 제 12, 제 14, 제 16 게이트 전극과, 상기 제 12, 제 14, 제 16 게이트 전극에 각각 중첩된 제 12, 제 14, 제 16 반도체층과, 상기 제 12, 제 14, 제 16 반도체층과 접촉되고 상기 제 2, 제 4, 제 6 데이터 배선(DL2, DL4, DL6)에 각각 연결된 제 12, 제 14, 제 16 소스 전극과, 상기 제 12, 제 14, 제 16 소스 전극과 각각 이격된 제 12, 제 14, 제 16 드레인 전극을 포함한다.
이때, 상기 제 11, 제 13, 제 15 박막트랜지스터(T11, T13, T15) 및 제 12, 제 14, 제 16 박막트랜지스터(T12, T14, T16)의 구성과 동일한 방식으로, 제 21, 제 23, 제 25 박막트랜지스터(T21, T23, T25)와 제 22, 제 24, 제 26 박막트랜지스터(T22, T24, T26)와 제 31, 제 33, 제 35 박막트랜지스터(T31, T33, T35)와 제 32, 제 34, 제 36 박막트랜지스터(T32, T34, T36)가 각각 구성되는 바, 이에 대한 설명은 생략하도록 한다.
일 예로, 상기 제 11, 제 13, 제 15 화소 영역(P11, P13, P15)에 대응된 제 11, 제 13, 제 15 박막트랜지스터(T11, T13, T15)와 제 12, 제 14, 제 16 화소 영역(P12, P14, P16)에 대응된 제 12, 제 14, 제 16 박막트랜지스터(T12, T14, T16)는 서로 동일한 제 1 게이트 배선(GL1)에 연결되지만 서로 다른 데이터 배선 즉, 제 1, 제 3, 제 5 데이터 배선(DL1, DL3, DL5)과 제 2, 제 4, 제 6 데이터 배선(DL2, DL4, DL6)에 각각 연결된다.
도면으로 제시하지는 않았지만, 상기 제 11, 제 13, 제 15 박막트랜지스터(T11, T13, T15)가 제 1, 제 3, 제 5 데이터 배선(DL1, DL3, DL5)에 연결된 구조를 나타내고 있으나 이는 일예에 불과한 것으로, 박막트랜지스터의 배치 및 형성 위치는 다양하게 변형 및 변경될 수 있다.
또한, 상기 제 11, 제 13, 제 15 화소 영역(P11, P13, P15), 제 12, 제 14, 제 16 화소 영역(P12, P14, P16), 제 21, 제 23, 제 25 화소 영역(P21, P23, P25), 제 22, 제 24, 제 26 화소 영역(P22, P24, P26), 제 31, 제 33, 제 35 화소 영역(P31, P33, P35) 및 제 32, 제 34, 제 36 화소 영역(P32, P34, P36)에는 제 11, 제 13, 제 15 박막트랜지스터(T11, T13, T15)에 각각 연결된 제 11, 제 13, 제 15 화소 전극(170a, 170b, 170c), 제 12, 제 14, 제 16 박막트랜지스터(T12, T14, T16)에 각각 연결된 제 12, 제 14, 제 16 화소 전극(170d, 170e, 170f), 제 21, 제 23, 제 25 박막트랜지스터(T21, T23, T25)에 각각 연결된 제 21, 제 23, 제 25 화소 전극(170g, 170h, 170i), 제 22, 제 24, 제 26 박막트랜지스터(T22, T24, T26)에 각각 연결된 제 22, 제 24, 제 26 화소 전극(170j, 170k, 170l), 제 31, 제 33, 제 35 박막트랜지스터(T31, T33, T35)에 각각 연결된 제 31, 제 33, 제 35 화소 전극(170m, 170n, 170o), 제 32, 제 34, 제 36 박막트랜지스터(T32, T34, T36)에 각각 연결된 제 32, 제 34, 제 36 화소 전극(170p, 170q, 170r)이 구성된다.
전술한 제 1 내지 제 4 스토리지 배선(SL1, SL2, SL3, SL4)은 비표시 영역에 대응된 공통 배선(CL)에 의해 하나로 연결된다. 따라서, 상기 제 1 내지 제 4 스토리지 배선(SL1, SL2, SL3, SL4)은 공통 배선(CL)을 통해 동일한 신호 전압을 인가받게 된다.
특히, 상기 제 2 스토리지 배선(SL2)은 제 12, 제 14, 제 16 화소 영역(P12, P14, P16) 및 제 21, 제 23, 제 25 화소 영역(P21, P23, P25), 제 3 스토리지 배선(SL3)은 제 22, 제 24, 제 26 화소 영역(P22, P24, P26) 및 제 31, 제 33, 제 35 화소 영역(P31, P33, P35) 각각의 경계 영역으로 관통되는 구조를 갖는다.
전술한 구성은 해상도 마다 차이는 있을 수 있으나, 데이터 구동부의 채널 수를 감소시켜 데이터 구동부의 부담을 경감한 상태로 고해상도를 구현할 수 있는 것을 특징으로 한다. 일 예로, 종래의 경우 XGA급의 해상도에서 보통 768*(1024*3)로 게이트 구동부의 채널수는 768개, 데이터 구동부의 채널수는 3072개를 필요로 하는 상황이다.
이에 반해, 본 발명의 제 1 실시예에서와 같이 적(R), 녹(G), 청(B) 서브 컬러필터를 제 1 내지 제 6 데이터 배선(DL1, DL2, DL3, DL4, DL5, DL6)과 평행한 세로 방향으로 설계함으로써, 게이트 구동부의 채널수를 1536(768*1.5)개로 다소 증가시키는 반면 데이터 구동부의 채널수는 2048(3072*2/3)개로 감소시킴으로써 XGA급의 해상도를 구현할 수 있는 장점을 갖게 된다.
이때, 게이트 구동부의 일부를 패널에 내장함으로써 게이트 구동부의 채널수 증가에 따른 부담을 덜 수 있게 된다.
이를 상세히 설명하면, 비정질 실리콘을 박막트랜지스터로 이용한 액정표시장치용 어레이 기판에서 게이트 구동부는 데이터 구동부에 비해 월등히 낮은 수십 ~ 200kHz의 구동 주파수로 구동되므로, 게이트 구동부의 일부를 어레이 기판에 내장함으로써 그 최소한의 부담을 더욱 줄일 수 있다. 따라서, 상기 게이트 구동부의 일부를 어레이 기판에 내장하는 것을 통해 게이트 구동부의 채널수의 증가에 따른 부담을 경감시킬 수 있게 된다.
그러나, 전술한 구성은 제 1 내지 제 3 게이트 배선(GL1, GL2, GL3)과 제 1 내지 제 4 스토리지 배선(SL1, SL2, SL3, SL4)을 차폐하는 블랙 매트릭스(미도시)의 선폭이 화소 영역 별로 상이하게 설계되는 데 따른 대비비의 저하로 화질이 저 하되는 문제를 유발할 수 있다. 즉, 상기 제 11 내지 제 36 박막트랜지스터(T11, T13, T15, T12, T14, T16......)는 제 1 내지 제 3 게이트 배선(GL1, GL2, GL3)의 상측과 하측으로 분기되는 구조로 신호 지연과 같은 문제를 미연에 방지하기 위해 제 1 내지 제 3 게이트 배선(GL1, GL2, GL3)의 선폭을 일반적으로 제 1 내지 제 4 스토리지 배선(SL1, SL2, SL3, SL4)의 선폭 보다 크게 설계된다.
따라서, 각 화소 영역의 개구부를 균일하게 확보하는 것이 불가능하게 되는 바, 이러한 요인으로 시인성이 떨어져 화질이 저하되는 문제를 발생시키고 있다.
또한, 상기 제 11, 제 13, 제 15 박막트랜지스터(T11, T13, T15), 제 21, 제 23, 제 25 박막트랜지스터(T21, T23, T25) 및 제 31, 제 33, 제 35 박막트랜지스터 (T31, T33, T35)와, 제 12, 제 14, 제 16 박막트랜지스터(T12, T14, T16), 제 22, 제 24, 제 26 박막트랜지스터(T22, T24, T26) 및 제 32, 제 34, 제 36 박막트랜지스터(T32, T34, T36)의 위치가 상이하게 설계된 경우 각 화소 영역의 개구부가 균일하지 않아 시감 특성이 저하되는 요인으로 작용하고 있다.
뿐만 아니라, 상기 제 11 내지 제 36 박막트랜지스터(T11, T13, T15, T12, T14, T16......)의 공정 상의 편차로 상기 제 11, 제 13, 제 15 박막트랜지스터(T11, T13, T15), 제 21, 제 23, 제 25 박막트랜지스터(T21, T23, T25) 및 제 31, 제 33, 제 35 박막트랜지스터 (T31, T33, T35)와, 제 12, 제 14, 제 16 박막트랜지스터(T12, T14, T16), 제 22, 제 24, 제 26 박막트랜지스터(T22, T24, T26) 및 제 32, 제 34, 제 36 박막트랜지스터(T32, T34, T36)에 대응된 각 전극의 폭이 달라질 경우 구동 특성이 저하되는 문제를 유발할 수 있다.
이에 대해서는 이하 첨부한 도면을 참조하여 상세히 설명하도록 한다.
도 3은 도 2의 A 부분을 확대한 평면도이고, 도 4는 도 3의 Ⅳ-Ⅳ선을 따라 절단하여 나타낸 단면도로, 컬러필터 기판과 대향 합착된 상태를 나타내고 있다. 이때, 도 2와의 중복 설명은 생략하도록 한다.
도 3과 도 4에 도시한 바와 같이, 표시 영역(AA)과 비표시 영역(NAA)으로 각각 구분된 컬러필터 기판(105)과 어레이 기판(110)이 대향 합착하고 있으며, 상기 컬러필터 기판(105)과 어레이 기판(110)의 이격된 사이 공간에 액정층(115)이 일정한 셀갭(cell gap)을 갖고 개재된다.
상기 어레이 기판(110)의 투명 기판(102) 상부 면의 일 방향으로 제 1 및 제 2 게이트 배선(GL1, GL2)과, 상기 제 1 및 제 2 게이트 배선(GL1, GL2)과 평행하게 이격 구성된 제 2 스토리지 배선(SL2)이 구성된다.
전술한 바와 같이, 상기 제 1 게이트 배선(GL1)과 제 2 스토리지 배선(SL2)과 제 1 및 제 2 데이터 배선(DL1, DL2), 상기 제 1 게이트 배선(GL1)과 제 2 스토리지 배선(SL2)과 제 3 및 제 4 데이터 배선(DL3, DL4), 상기 제 1 게이트 배선(GL1)과 제 2 스토리지 배선(GL2)과 제 5 및 제 6 데이터 배선(DL5, DL6)에 의해 제 12, 제 14, 제 16 화소 영역(P12, P14, P16)이 각각 정의된다.
또한, 상기 제 2 게이트 배선(GL2)과 제 2 스토리지 배선(SL2)과 제 1 및 제 2 데이터 배선(DL1, DL2), 상기 제 2 게이트 배선(GL2)과 제 2 스토리지 배선(SL2)과 제 3 및 제 4 데이터 배선(DL3, DL4), 상기 제 2 게이트 배선(GL2)과 제 2 스토리지 배선(SL2)과 제 5 및 제 6 데이터 배선(DL5, DL6)에 의해 21, 제 23, 제 25 화소 영역(P21, P23, P25)이 각각 정의된다.
이때, 상기 제 1 및 제 2 게이트 배선(GL1, GL2)에서 제 12, 제 14, 제 16 화소 영역(P12, P14, P16)과 제 21, 제 23, 제 25 화소 영역(P21, P23, P25)으로 각각 연장된 제 12, 제 14, 제 16 게이트 전극(125d, 125e, 125f)과 제 21, 제 23, 제 25 게이트 전극(125g, 125h, 125i)이 각각 구성된다.
상기 제 1 및 제 2 게이트 배선(GL1, GL2), 제 2 스토리지 배선(SL2)과 제 12, 제 14, 제 16 게이트 전극(125d, 125e, 125f) 및 제 21, 제 23, 제 25 게이트 전극(125g, 125h, 125i)의 상부 전면에는 산화 실리콘과 질화 실리콘을 포함하는 무기절연물질 그룹 중 선택된 하나로 게이트 절연막(145)이 구성된다.
상기 게이트 절연막(145) 상에는 제 12, 제 14, 제 16 게이트 전극(125d, 125e, 125f)과 제 21, 제 23, 제 25 게이트 전극(125g, 125h, 125i)에 각각 대응하여 일정 부분이 중첩된 제 12, 제 14, 제 16 반도체층(미도시)과 제 21, 제 23, 제 25 반도체층(미도시)이 각각 구성된다. 상기 제 12, 제 14, 제 16 반도체층과 제 21, 제 23, 제 25 반도체층은 순수 비정질 실리콘(a-Si:H)으로 이루어진 제 12, 제 14, 제 16 액티브층(140d, 140e, 140f)과 제 21, 제 23, 제 25 액티브층(140g, 140h, 140i)과, 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 제 12, 제 14, 제 16 오믹 콘택층(미도시)과 제 21, 제 23, 제 25 오믹 콘택층(미도시)을 각각 포함한다.
상기 제 12, 제 14, 제 16 반도체층과 제 21, 제 23, 제 25 반도체층 상부에는 제 1 내지 제 6 데이터 배선(DL1, DL2, DL3, DL4, DL5, DL6)과, 상기 제 2, 제 4, 제 6 데이터 배선(DL2, DL4, DL6)에서 제 12, 제 14, 제 16 화소 영역(P12, P14, P16)으로 연장된 제 12, 제 14, 제 16 소스 전극(132d, 132e, 132f)과, 상기 제 12, 제 14, 제 16 소스 전극(132d, 132e, 132f)과 이격된 제 12, 제 14, 제 16 드레인 전극(134d, 134e, 134f)이 각각 구성된다. 또한, 상기 제 1, 제 3, 제 5 데이터 배선(DL1, DL3, DL5)에서 제 21, 제 23, 제 25 화소 영역(P21, P23, P25)으로 연장된 제 21, 제 23, 제 25 소스 전극(132g, 132h, 132i)과, 상기 제 21, 제 23, 제 25 소스 전극(132g, 132h, 132i)과 이격된 제 21, 제 23, 제 25 드레인 전극(134g, 134h, 134i)이 각각 구성된다.
이때, 상기 제 12, 제 14, 제 16 게이트 전극(125d, 125e, 125f)과, 상기 제 12, 제 14, 제 16 반도체층과, 상기 제 12, 제 14, 제 16 소스 전극(132d, 132e, 132f)과, 상기 제 12, 제 14, 제 16 드레인 전극(134d, 134e, 134f)은 제 12, 제 14, 제 16 박막트랜지스터(T12, T14, T16)를 각각 이룬다.
또한, 상기 제 21, 제 23, 제 25 게이트 전극(125g, 125h, 125i)과, 제 21, 제 23, 제 25 반도체층과, 상기 제 21, 제 23, 제 25 소스 전극(132g, 132h, 132i) 과, 상기 제 21, 제 23, 제 25 드레인 전극(134g, 134h, 134i)은 제 21, 제 23, 제 25 박막트랜지스터(T21, T23, T25)를 각각 이룬다.
상기 제 12, 제 14, 제 16 박막트랜지스터(T12, T14, T16)와 제 21, 제 23, 제 25 박막트랜지스터(T21, T23, T25)의 상부 전면에는 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹 또는 포토 아크릴(photo acryl)과 벤조싸이클로부텐(benzocyclobutene)을 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(155)이 형성된다.
이때, 상기 보호막(155)은 제 12, 제 14, 제 16 드레인 전극(134d, 134e, 134f)과 제 21, 제 23, 제 25 드레인 전극(134g, 134h, 134i)의 일부를 각각 노출하는 제 12, 제 14, 제 16 드레인 콘택홀(CH12, CH14, CH16)과 제 21, 제 23, 제 25 드레인 콘택홀(CH21, CH23, CH25)을 포함한다.
상기 제 12, 제 14, 제 16 드레인 콘택홀(CH12, CH14, CH16)과 제 21, 제 23, 제 25 드레인 콘택홀(CH21, CH23, CH25)을 통해 상기 제 12, 제 14, 제 16 드레인 전극(134d, 134e, 134f)과 제 21, 제 23, 제 25 드레인 전극(134g, 134h, 134i)에 접촉된 제 12, 제 14, 제 16 화소 전극(170d, 170e, 170f)과 제 21, 제 23, 제 25 화소 전극(170g, 170h, 170i)이 제 12, 제 14, 제 16 화소 영역(P12, P14, P16)과 제 21, 제 23, 제 25 화소 영역(P21, P23, P25)에 각각 구성된다.
상기 제 12, 제 14, 제 16 화소 전극(170d, 170e, 170f)과 제 21, 제 23, 제 25 화소 전극(170g, 170h, 170i)은 제 2 스토리지 배선(SL2)과 중첩되도록 연장 구성하여, 제 2 스토리지 배선(SL2)을 제 1 전극으로 하고, 상기 제 2 스토리지 배선(SL2)과 중첩 설계된 제 12, 제 14, 제 16 화소 전극(170d, 170e, 170f)과 제 21, 제 23, 제 25 화소 전극(170g, 170h, 170i)을 제 2 전극으로 하며, 상기 제 1 및 제 2 전극 사이에 개재된 게이트 절연막(145)과 보호막(155)을 유전체층으로 하는 다수의 제 2 및 제 3 스토리지 커패시터(Cst2, Cst3)가 각각 구성된다.
한편, 상기 컬러필터 기판(105)의 투명 기판(101) 하부 면에는 비표시 영역(NAA)으로 입사되는 빛을 차폐하기 위한 블랙 매트릭스(112)와, 상기 블랙 매트릭스(112)를 경계로 순차적으로 패턴된 적(R), 녹(G), 청(B) 서브 컬러필터(116a, 116b, 116c)를 포함하는 컬러필터층(116)과, 오버 코트층(114)과 공통 전극(120)이 차례로 구성된다.
이때, 상기 제 2 스토리지 배선(SL2)이 제 12, 제 14, 제 16 화소 영역(P12, P14, P16)과 제 21, 제 23, 제 25 화소 영역(P21, P23, P25)의 경계 영역으로 관통하는 바, 제 2 스토리지 배선(SL2)에 대응된 부분을 블랙 매트릭스(112)로 차폐해 주어야 한다. 그러나, 상기 제 1 및 제 2 게이트 배선(GL1, GL2)과 제 2 스토리지 배선(SL2) 간의 상이한 선폭으로, 이 부분에 대응된 블랙 매트릭스(112)의 선폭 또한 상이하게 설계된다.
도 5는 컬러필터 기판을 나타낸 평면도로, 도 3과 연계하여 상세히 설명하 면, 제 1 및 제 2 게이트 배선(GL1, GL2)에 대응된 부분과 제 2 스토리지 배선(SL2)에 대응된 부분으로 입사되는 빛을 차폐하기 위해 블랙 매트릭스(112)가 설계된다.
이때, 상기 제 1 및 제 2 게이트 배선(GL1, GL2)을 차폐하기 위한 블랙 매트릭스(112)의 제 1 선폭(W1)과, 제 2 스토리지 배선(SL2)을 차폐하기 위한 블랙 매트릭스(112)의 제 2 선폭(W2) 간의 차이로 시인성이 떨어져 화질이 저하되는 문제를 유발하고 있다. 일반적으로, 상기 제 1 선폭(W1)과 제 2 선폭(W2)은 1.5 : 1의 비율로 설계된다.
따라서, 상기 제 12, 제 14, 제 16 화소 영역(P12, P14, P16)과 제 21, 제 23, 제 25 화소 영역(P21, P23, P25)은 동일한 형상으로 설계되지 못하고 있는 바, 이러한 상황은 화소 영역별 개구 영역의 불균일로 시인성을 악화시켜 제 1 내지 제 6 데이터 배선(DL1, DL2, DL3, DL4, DL5, DL6)과 평행한 세로 방향으로 설계된 적(R), 녹(G), 청(B) 서브 컬러필터 간의 색상 조합이 달라지는 원인으로 작용하여 화질 불량을 유발한다.
이러한 문제를 해결하기 위해 블랙 매트릭스(112)의 제 2 선폭(W2)을 제 1 선폭(W1) 만큼 늘리다 보면, 이에 상응하여 개구율이 저하되는 문제가 불가피하게 발생되고 있다.
따라서, 전술한 문제를 해결하기 위해 본 발명의 제 2 실시예가 안출된 것으로, 이하 첨부한 도면을 참조하여 상세히 설명하도록 한다.
--- 제 2 실시예 ---
본 발명의 제 2 실시예는 제 1 실시예와 비교하여 게이트 구동부의 채널수와 데이터 구동부의 채널수에 변화가 없으면서, 블랙 매트릭스의 선폭을 균일하게 확보할 수 있는 액정표시장치용 어레이 기판의 화소 설계를 제공하는 것을 특징으로 한다.
도 6은 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판을 나타낸 평면도이다.
도시한 바와 같이, 기판(210) 상의 일 방향으로 평행하게 이격하여 제 1 내지 제 6 게이트 배선(GL1, GL2, GL3, GL4, GL5, GL6)을 구성한다. 상기 제 1 내지 제 6 게이트 배선(GL1, GL2, GL3, GL4, GL5, GL6)과 교차하는 방향으로 제 1 내지 제 6 데이터 배선(DL1, DL2, DL3, DL4, DL5, DL6)을 구성한다.
이때, 상기 제 1 내지 제 6 게이트 배선(GL1, GL2, GL3, GL4, GL5, GL6)과 평행하게 번갈아 위치하도록 제 1 내지 제 6 스토리지 배선(SL1, SL2, SL3, SL4, SL5, SL6)을 구성한다.
상기 제 1 게이트 배선(GL1)과 제 1 및 제 2 데이터 배선(DL1, DL2), 상기 제 1 게이트 배선(GL1)과 제 3 및 제 4 데이터 배선(DL3, DL4), 상기 제 1 게이트 배선(GL1)과 제 5 및 제 6 데이터 배선(DL5, DL6)이 교차하여 제 11, 제 13, 제 15 화소 영역(P11, P13, P15)을 각각 정의한다.
또한, 상기 제 2 게이트 배선(GL2)과 제 1 및 제 2 데이터 배선(DL1, DL2), 상기 제 2 게이트 배선(GL2)과 제 3 및 제 4 데이터 배선(DL3, DL4), 상기 제 2 게이트 배선(GL2)과 제 5 및 제 6 데이터 배선(DL5, DL6)이 교차하여 제 22, 제 24, 제 26 화소 영역(P22, P24, P26)을 각각 정의한다.
상기 제 11, 제 13, 제 15 화소 영역(P11, P13, P15) 및 제 22, 제 24, 제 26 화소 영역(P22, P24, P26)과 동일한 방식으로, 제 31, 제 33, 제 35 화소 영역(P31, P33, P35)과 제 42, 제 44, 제 46 화소 영역(P42, P44, P46)과 제 51, 제 53, 제 55 화소 영역(P51, P53, P55)과 제 62, 제 64, 제 66 화소 영역(P62, P64, P66)을 각각 정의한다.
이때, 상기 제 2 데이터 배선(DL2)과 3 데이터 배선(DL3)의 이격된 사이 공간과, 상기 제 4 데이터 배선(DL4)과 제 5 데이터 배선(DL5)의 이격된 사이 공간은 비화소 영역(미도시)으로 컬러필터 기판(미도시)과 대향 합착 시, 컬러필터 기판에 구성된 블랙매트릭스(미도시)로 차폐하게 된다.
상기 제 11, 제 13, 제 15 화소 영역(P11, P13, P15)과 제 42, 제 44, 제 46 화소 영역(P42, P44, P46)에는 적(R) 서브 컬러필터, 제 22, 제 24, 제 26 화소 영역(P22, P24, P26)과 제 51, 제 53, 제 55 화소 영역(P51, P53, P55)에는 녹(G) 서브 컬러필터, 제 31, 제 33, 제 35 화소 영역(P31, P33, P35)과 제 62, 제 64, 제 66 화소 영역(P62, P64, P66)에는 청(B) 서브 컬러필터가 각각 대응 구성된다. 즉, 상기 적(R), 녹(G), 청(B) 서브 컬러필터가 제 1 내지 제 6 데이터 배선(DL1, DL2, DL3, DL4, DL5, DL6)과 평행한 세로 방향에 순차 구성된다.
이때, 상기 제 1 게이트 배선(GL1)과 제 1 데이터 배선(DL1)에 연결된 제 11 박막트랜지스터(T11)와, 상기 제 1 게이트 배선(GL1)과 제 3 데이터 배선(DL3)에 연결된 제 13 박막트랜지스터(T13)와, 상기 제 1 게이트 배선(GL1)과 제 5 데이터 배선(DL5)에 연결된 제 15 박막트랜지스터(T15)를 각각 구성한다.
또한, 상기 제 2 게이트 배선(GL2)과 제 2 데이터 배선(DL2)에 연결된 제 22 박막트랜지스터(T22)와, 상기 제 2 게이트 배선(GL2)과 제 4 데이터 배선(DL4)에 연결된 제 24 박막트랜지스터(T24)와, 상기 제 2 게이트 배선(GL2)과 제 6 데이터 배선(DL6)에 연결된 제 6 박막트랜지스터(T26)를 각각 구성한다.
이때, 상기 제 11, 제 13, 제 15 박막트랜지스터(T11, T13, T15) 및 제 22, 제 24, 제 26 박막트랜지스터(T22, T24, T26)와 동일한 방식으로, 제 31, 제 33, 제 35 박막트랜지스터(T31, T33, T35)와 제 42, 제 44, 제 46 박막트랜지스터(T42, T44, T46)와 제 51, 제 53, 제 55 박막트랜지스터(T51, T53, T55)와 제 62, 제 64, 제 66 박막트랜지스터(T62, T64, T66)를 각각 구성한다.
상기 제 1 및 제 2 게이트 배선(GL1, GL2)과, 제 3 및 제 4 게이트 배선(GL3, GL4)과 제 5 및 제 6 게이트 배선(GL5, GL6) 등의 인접한 두 개의 게이트 배선은 일 측 끝단에서 각각 하나로 연결되어 동일한 게이트 신호를 인가받는다.
전술한 구성은 게이트 배선의 총 개수가 제 1 실시예의 두 배로 설계되지만, 인접한 위치에 대응된 두 개의 게이트 배선이 서로 쌍을 이루도록 서로 연결되어 게이트 구동부의 하나의 채널로부터 동일한 게이트 신호를 인가받게 된다. 즉, 제 1 및 제 2 게이트 배선(GL1, GL2)은 게이트 구동부의 제 1 채널(CH1), 제 3 및 제 4 게이트 배선(GL3, GL4)은 제 2 채널(CH2), 제 5 및 제 6 게이트 배선(GL5, GL6)은 제 3 채널(CH3)에 각각 연결되는 바, 제 1 실시예와 비교하여 게이트 구동부의 채널수에는 변화가 없게 된다.
도면으로 상세히 제시하지는 않았지만, 상기 제 11, 제 13, 제 15 박막트랜지스터(T11, T13, T15)는 제 1 게이트 배선(GL1)에서 제 11, 제 13, 제 15 화소 영역(P11, P13, P15)으로 각각 연장된 제 11, 제 13, 제 15 게이트 전극과, 상기 제 11, 제 13, 제 15 게이트 전극에 각각 중첩된 제 11, 제 13, 제 15 반도체층과, 상기 제 11, 제 13, 제 15 반도체층과 접촉되고 상기 제 1, 제 3, 제 5 데이터 배선(DL1, DL3, DL5)에 각각 연결된 제 11, 제 13, 제 15 소스 전극과, 상기 제 11, 제 13, 제 15 소스 전극과 각각 이격된 제 11, 제 13, 제 15 드레인 전극을 포함한다.
또한, 상기 제 22, 제 24, 제 26 박막트랜지스터(T22, T24, T26)는 제 2 게이 트 배선(GL2)에서 제 22, 제 24, 제 26 화소 영역(P22, P24, P26)으로 각각 연장된 제 22, 제 24, 제 26 게이트 전극과, 상기 제 22, 제 24, 제 26 게이트 전극에 각각 중첩된 제 22, 제 24, 제 26 반도체층과, 상기 제 22, 제 24, 제 26 반도체층과 접촉되고 상기 제 2, 제 4, 제 6 데이터 배선(DL2, DL4, DL6)에 각각 연결된 제 22, 제 24, 제 26 소스 전극과, 상기 제 22, 제 24, 제 26 소스 전극과 각각 이격된 제 22, 제 24, 제 26 드레인 전극을 포함한다.
이때, 상기 제 11, 제 13, 제 15 박막트랜지스터(T11, T13, T15) 및 제 22, 제 24, 제 26 박막트랜지스터(T22, T24, T26)와 동일한 방식으로, 제 31, 제 33, 제 35 박막트랜지스터(T31, T33, T35)와 제 42, 제 44, 제 46 박막트랜지스터(T42, T44, T46)와 제 51, 제 53, 제 55 박막트랜지스터(T51, T53, T55)와 제 62, 제 64, 제 66 박막트랜지스터(T62, T64, T66)가 구성되는 바, 이에 대한 설명은 생략하도록 한다.
또한, 상기 제 11, 제 13, 제 15 화소 영역(P11, P13, P15)에는 제 11, 제 13, 제 15 박막트랜지스터(T11, T13, T15)에 각각 연결된 제 11, 제 13, 제 15 화소 전극(270a, 270b, 270c), 상기 제 22, 제 24, 제 26 화소 영역(P22, P24, P26)에는 제 22, 제 24, 제 26 박막트랜지스터(T22, T24, T26)에 각각 연결된 제 22, 제 24, 제 26 화소 전극(270d, 270e, 270f), 상기 제 31, 제 33, 제 35 화소 영역(P31, P33, P35)에는 제 31, 제 33, 제 35 박막트랜지스터(T31, T33, T35)에 각각 연결된 제 31, 제 33, 제 35 화소 전극(270g, 270h, 270i), 상기 제 42, 제 44, 제 46 화소 영역(P42, P44, P46)에는 제 42, 제 44, 제 46 박막트랜지스터(T42, T44, T46)에 각각 연결된 제 42, 제 44, 제 46 화소 전극(270j, 270k, 270l), 상기 제 51, 제 53, 제 55 화소 영역(P51, P53, P55)에는 제 51, 제 53, 제 55 박막트랜지스터(T51, T53, T55)에 각각 연결된 제 51, 제 53, 제 55 화소 전극(270m, 270n, 270o), 상기 제 62, 제 64, 제 66 화소 영역(P62, P64, P66)에는 제 62, 제 64, 제 66 박막트랜지스터(T62, T64, T66)에 각각 연결된 제 62, 제 64, 제 66 화소 전극(270p, 270q, 270r)을 각각 구성한다.
이때, 상기 제 1 내지 제 6 스토리지 배선(SL1, SL2, SL3, SL4, SL5, SL6)은 비표시 영역에 대응된 공통 배선(CL)에 의해 하나로 연결된다. 따라서, 상기 제 1 내지 제 6 스토리지 배선(SL1, SL2, SL3, SL4, SL5, SL6)은 공통 배선(CL)을 통해 동일한 신호 전압을 인가받게 된다.
특히, 상기 제 1 내지 제 6 스토리지 배선(SL1, SL2, SL3, SL4, SL5, SL6)을 제 1 내지 제 6 게이트 배선(GL1, GL2, GL3, GL4, GL5, GL6)과 동일층 동일 물질로 구성할 경우, 제 1 내지 제 6 게이트 배선(GL1, GL2, GL3, GL4, GL5, GL6)의 일 측 끝단에서 교차되는 부분에 대응된 제 1 내지 제 6 스토리지 배선(SL1, SL2, SL3, SL4, SL5, SL6)에 쇼트가 발생되지 않도록 제 1 내지 제 6 데이터 배선(DL1, DL2, DL3, DL4, DL5, DL6)과 동일층 동일 물질을 이용한 점핑 구조를 적용할 수 있다.
일 예로, 상기 제 11, 제 13, 제 15 박막트랜지스터(T11, T13, T15)와 제 22, 제 24, 제 26 박막트랜지스터(T22, T24, T26)의 좌우 위치는 달라지더라도, 상기 제 11, 제 13, 제 15 박막트랜지스터(T11, T13, T15)는 제 1 게이트 배선(GL1)과 제 1, 제 3, 제 5 데이터 배선(DL1, DL3, DL5)에 각각 연결되고, 상기 제 22, 제 24, 제 26 박막트랜지스터(T22, T24, T26)는 제 2 게이트 배선(GL2)과 제 2, 제 4, 제 6 데이터 배선(DL2, DL4, DL6)에 각각 연결된다.
따라서, 상기 제 11, 제 13, 제 15 박막트랜지스터(T11, T13, T15)와 제 22, 제 24, 제 26 박막트랜지스터(T22, T24, T26)의 형성 위치는 동일한 방향을 향하도록 설계된다.
이때, 상기 제 11, 제 13, 제 15 박막트랜지스터(T11, T13, T15)가 제 1, 제 3, 제 5 데이터 배선(DL1, DL3, DL5)에 연결된 구조를 나타내고 있으나 이는 일예에 불과한 것으로, 박막트랜지스터의 배치 및 형성 위치는 다양하게 변형 및 변경될 수 있다.
즉, 본 발명의 제 2 실시예에서는 게이트 구동부의 3개의 채널에서 분기된 제 1 내지 제 6 게이트 배선(GL1, GL2, GL3, GL4, GL5, GL6)과 제 1 내지 제 6 스토리지 배선(SL1, SL2, SL3, SL4, SL5, SL6)이 교대로 번갈아 배치되는 설계를 가지고 있으며, 상기 제 11 내지 제 66 박막트랜지스터(T11, T13, T15, T22, T24, T26......)는 화소 영역 내에서 동일한 위치에 형성되는 장점을 갖는다.
특히, 본 발명의 제 2 실시예의 구성은 제 1 실시예와 달리, 상기 제 1 내지 제 6 게이트 배선(GL1, GL2, GL3, GL4, GL5, GL6)과 평행하게 일대일 교대로 배치되는 제 1 내지 제 6 스토리지 배선(SL1, SL2, SL3, SL4, SL5, SL6)이 제 11, 제 13, 제 15 화소 영역(P11, P13, P15)과 제 22, 제 24, 제 26 화소 영역(P22, P24, P26)과 제 31, 제 33, 제 35 화소 영역(P31, P33, P35)과 제 42, 제 44, 제 46 화소 영역(P42, P44, P46)과 제 51, 제 53, 제 55 화소 영역(P51, P53, P55)과 제 62, 제 64, 제 66 화소 영역(P62, P64, P66) 각각의 중앙부를 관통하는 구조로 설계되므로, 상기 제 1 내지 제 6 게이트 배선(GL1, GL2, GL3, GL4, GL5, GL6)에 대해서만 블랙 매트릭스(미도시)로 차폐 설계할 수 있는 장점이 있다.
따라서, 본 발명의 제 2 실시예에서는 제 1 및 제 2 게이트 배선(GL1, GL2)과, 제 3 및 제 4 게이트 배선(GL3, GL4)과, 제 5 및 제 6 게이트 배선(GL5, GL6)이 제 1, 제 2, 제 3 채널(CH1, CH2, CH3)에 각각 연결되므로 게이트 구동부의 채널수는 제 1 실시예와 동일하게 유지할 수 있고, 상기 제 1 내지 제 6 게이트 배선(GL1, GL2, GL3, GL4, GL5, GL6)을 차폐하는 블랙 매트릭스 간의 선폭을 화소 영역 별로 균일하게 확보할 수 있으므로 시인성 문제를 해결할 수 있게 된다.
이에 대해서는, 이하 첨부한 도면을 참조하여 상세히 설명하도록 한다.
도 7은 도 6의 B 부분을 확대한 평면도이고, 도 8은 도 7의 Ⅷ-Ⅷ선을 따라 절단하여 나타낸 단면도로, 컬러필터 기판과 대향 합착된 상태를 나타내고 있다. 이때, 도 6과의 중복 설명은 생략하도록 한다.
도 7과 도 8에 도시한 바와 같이, 표시 영역(AA)과 비표시 영역(NAA)으로 구분된 컬러필터 기판(205)과 어레이 기판(210)이 대향 합착하고 있으며, 상기 컬러필터 기판(205)과 어레이 기판(210)의 이격된 사이 공간에 액정층(215)이 일정한 셀갭(cell gap)을 갖고 개재된다.
전술한 바와 같이, 상기 제 2 게이트 배선(GL2)과 제 1 및 제 2 데이터 배선(DL1, DL2)에 의해 제 22 화소 영역(P22), 상기 제 2 게이트 배선(GL2)과 제 3 및 제 4 데이터 배선(DL3, DL4)에 의해 제 24 화소 영역(P24), 상기 제 2 게이트 배선(GL2)과 제 5 및 제 6 데이터 배선(DL5, DL6)에 의해 제 26 화소 영역(P26)이 각각 정의된다.
또한, 상기 제 3 게이트 배선(GL3)과 제 1 및 제 2 데이터 배선(DL1, DL2)에 의해 제 31 화소 영역(P31), 상기 제 3 게이트 배선(GL3)과 제 3 및 제 4 데이터 배선(DL3, DL4)에 의해 제 33 화소 영역(P33), 상기 제 3 게이트 배선(GL3)과 제 5 및 제 6 데이터 배선(DL5, DL6)에 의해 제 35 화소 영역(P35)이 각각 정의된다.
상기 제 1 내지 제 3 게이트 배선(GL1, GL2, GL3)과 평행하게 이격하여 제 22, 제 24, 제 26 화소 영역(P22, P24, P26)과 제 31, 제 33, 제 35 화소 영역(P31, P33, P35) 각각의 중앙부를 관통하는 제 2 및 제 3 스토리지 배선(SL2, SL3)이 구성 된다.
이때, 상기 제 2 및 제 3 게이트 배선(GL2, GL3)에서 제 22, 제 24, 제 26 화소 영역(P22, P24, P26)과 제 31, 제 33, 제 35 화소 영역(P31, P33, P35)으로 각각 연장된 제 22, 제 24, 제 26 게이트 전극(225d, 225e, 225f)과 제 31, 제 33, 제 35 게이트 전극(225g, 225h, 225i)이 각각 구성된다.
상기 제 1 내지 제 3 게이트 배선(GL1, GL2, GL3)과 제 2 및 제 3 스토리지 배선(SL2, SL3)과 제 22, 제 24, 제 26 게이트 전극(225d, 225e, 225f) 및 제 31, 제 33, 제 35 게이트 전극(225g, 225h, 225i)의 상부 전면에는 산화 실리콘과 질화 실리콘을 포함하는 무기절연물질 그룹 중 선택된 하나로 게이트 절연막(245)이 구성된다.
상기 게이트 절연막(245) 상에는 제 22, 제 24, 제 26 게이트 전극(225d, 225e, 225f)과 제 31, 제 33, 제 35 게이트 전극(225g, 225h, 225i)에 각각 대응하여 일정 부분이 중첩된 제 22, 제 24, 제 26 반도체층(미도시)과 제 31, 제 33, 제 35 반도체층(미도시)이 각각 구성된다. 상기 제 22, 제 24, 제 26 반도체층과 제 제 31, 제 33, 제 35 반도체층은 순수 비정질 실리콘(a-Si:H)으로 이루어진 제 22, 제 24, 제 26 액티브층(240d, 240e, 240f)과 제 31, 제 33, 제 35 액티브층(240g, 240h, 240i)과, 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 제 22, 제 24, 제 26 오믹 콘택층(미도시)과 제 31, 제 33, 제 35 오믹 콘택층(미도시)을 각각 포함한다.
상기 제 22, 제 24, 제 26 반도체층과 제 31, 제 33, 제 35 반도체층 상부에는 제 1 내지 제 6 데이터 배선(DL1, DL2, DL3, DL4, DL5, DL6)과, 상기 제 2, 제 4, 제 6 데이터 배선(DL2, DL4, DL6)에서 제 22, 제 24, 제 26 화소 영역(P22, P24, P26)으로 각각 연장된 제 22, 제 24, 제 26 소스 전극(232d, 232e, 232f)과, 상기 제 22, 제 24, 제 26 소스 전극(232d, 232e, 232f)과 각각 이격된 제 22, 제 24, 제 26 드레인 전극(234d, 234e, 234f)이 각각 구성된다.
또한, 상기 제 1, 제 3, 제 5 데이터 배선(DL1, DL3, DL5)에서 제 31, 제 33, 제 35 화소 영역(P31, P33, P35)으로 각각 연장된 제 31, 제 33, 제 35 소스 전극(232g, 232h, 232i)과, 상기 제 31, 제 33, 제 35 소스 전극(232g, 232h, 232i)과 이격된 제 31, 제 33, 제 35 드레인 전극(234g, 234h, 234i)이 각각 구성된다.
이때, 상기 제 22, 제 24, 제 26 게이트 전극(225d, 225e, 225f)과, 상기 제 22, 제 24, 제 26 반도체층과, 상기 제 22, 제 24, 제 26 소스 전극(232d, 232e, 232f)과, 상기 제 22, 제 24, 제 26 드레인 전극(234d, 234e, 234f)은 제 22, 제 24, 제 26 박막트랜지스터(T22, T24, T26)를 각각 이룬다.
또한, 상기 제 31, 제 33, 제 35 게이트 전극(225g, 225h, 225i)과, 제 31, 제 33, 제 35 반도체층과, 상기 제 31, 제 33, 제 35 소스 전극(232g, 232h, 232i)과, 상기 제 31, 제 33, 제 35 드레인 전극(234g, 234h, 234i)은 제 31, 제 33, 제 35 박막트랜지스터(T31, T33, T35)를 각각 이룬다.
상기 제 22, 제 24, 제 26 박막트랜지스터(T22, T24, T26)와 제 31, 제 33, 제 35 박막트랜지스터(T31, T33, T35)의 상부 전면에는 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹 또는 포토 아크릴(photo acryl)과 벤조싸이클로부텐(benzocyclobutene)을 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(255)이 형성된다.
이때, 상기 보호막(255)은 제 22, 제 24, 제 26 드레인 전극(234d, 234e, 234f)과 제 31, 제 33, 제 35 드레인 전극(234g, 234h, 234i)의 일부를 각각 노출하는 제 22, 제 24, 제 26 드레인 콘택홀(CH22, CH24, CH26)과 제 31, 제 33, 제 35 드레인 콘택홀(CH31, CH33, CH35)을 포함한다.
상기 제 22, 제 24, 제 26 드레인 콘택홀(CH22, CH24, CH26)과 제 31, 제 33, 제 35 드레인 콘택홀(CH31, CH33, CH35)을 통해 상기 제 22, 제 24, 제 26 드레인 전극(234d, 234e, 234f)과 제 31, 제 33, 제 35 드레인 전극(234g, 234h, 234i)에 접촉된 제 22, 제 24, 제 26 화소 전극(270d, 270e, 270f)과 제 31, 제 33, 제 35 화소 전극(270g, 270h, 270i)이 제 22, 제 24, 제 26 화소 영역(P22, P24, P26)과 제 31, 제 33, 제 35 화소 영역(P31, P33, P35)에 각각 구성된다.
이때, 상기 제 22, 제 24, 제 26 화소 영역(P22, P24, P26)과 제 31, 제 33, 제 35 화소 영역(P31, P33, P35) 각각의 중앙부를 가로지르는 제 2 및 제 3 스토리지 배선(SL2, SL3)을 제 1 전극으로 하고, 상기 제 2 및 제 3 스토리지 배선(SL2, SL3)과 중첩된 제 22, 제 24, 제 26 화소 전극(270d, 270e, 270f)과 제 31, 제 33, 제 35 화소 전극(270g, 270h, 270i)을 제 2 전극으로 하며, 상기 제 1 및 제 2 전극의 중첩된 사이에 개재된 게이트 절연막(245)과 보호막(255)을 유전체층으로 하는 다수의 제 2 및 제 3 스토리지 커패시터(Cst2, Cst3)가 구성된다.
도면으로 상세히 제시하지는 않았지만, 상기 제 2 및 제 3 스토리지 배선(SL2, SL3)은 제 1 및 제 2 게이트 배선(GL1, GL2)과 평행하게 인접하도록 이격 구성할 수도 있다.
한편, 상기 컬러필터 기판(205)의 투명 기판(201) 하부 면에는 비표시 영역(NAA)으로 입사되는 빛을 차폐하기 위한 블랙 매트릭스(212)와, 상기 블랙 매트릭스(212)를 경계로 순차적으로 패턴된 적(R), 녹(G), 청(B) 서브 컬러필터(216a, 216b, 216c)를 포함하는 컬러필터층(216)과, 오버 코트층(214)과 공통 전극(220)이 차례로 구성된다.
이때, 상기 제 2 및 제 3 스토리지 배선(SL2, SL3)은 상기 제 22, 제 24, 제 26 화소 영역(P22, P24, P26)과 제 31, 제 33, 제 35 화소 영역(P31, P33, P35) 각각의 중앙부를 관통하여 설계되므로 블랙 매트릭스(212)로 차폐하지 않아도 되는 장점이 있다. 따라서, 상기 제 22, 제 24, 제 26 화소 영역(P22, P24, P26)과 제 31, 제 33, 제 35 화소 영역(P31, P33, P35)에 대응된 제 2 및 제 3 게이트 배선(GL2, GL3)을 블랙 매트릭스(212)로 균일하게 차폐할 수 있는 장점으로 대비비가 개선되는 효과가 있다.
즉, 본 발명의 제 2 실시예에서는 인접한 두 개의 게이트 배선이 하나의 채널에서 분기되는 구조로, 제 1 실시예와 마찬가지로 게이트 구동부의 채널수는 다소 증가하더라도 데이터 구동부의 채널수는 2/3 정도 줄일 수 있게 된다.
도 9는 컬러필터 기판을 나타낸 평면도로, 도 7과 연계하여 상세히 설명하면, 제 2 실시예에서는 제 2 및 제 3 스토리지 배선(SL2, SL3)이 제 22, 제 24, 제 26 화소 영역(P22, P24, P26)과 제 31, 제 33, 제 35 화소 영역(P31, P33, P35) 각각의 중앙부를 관통하여 구성되는 바, 상기 제 2 및 제 3 스토리지 배선(SL2, SL3)을 블랙 매트릭스(212)로 차폐하지 않아도 되므로, 상기 제 1 내지 제 3 게이트 배선(GL1, GL2, GL3)에 대응된 부분 만을 블랙 매트릭스(212)로 차폐하게 된다.
따라서, 상기 제 1 내지 제 3 게이트 배선(GL1, GL2, GL3)에 대응된 부분을 차폐하는 블랙 매트릭스(212)의 제 1, 제 2, 제 3 선폭(W1, W2, W3)을 동일하게 확보할 수 있게 된다.
그 결과, 상기 제 22, 제 24, 제 26 화소 영역(P22, P24, P26)과 제 31, 제 33, 제 35 화소 영역(P31, P33, P35) 각각의 개구 영역을 동일한 면적으로 확보할 수 있게 되며, 이에 대응된 적(R), 녹(G), 청(B) 서브 컬러필터(216a, 216b, 216c) 간 균일한 색상 조합을 유도할 수 있어 시인성에 따른 화질 저하 문제를 개선할 수 있게 된다.
따라서, 본 발명의 제 2 실시예에서는 게이트 구동부의 채널수는 다소 증가 하더라도 데이터 구동부의 채널수를 줄일 수 있어 데이터 구동부의 로드를 경감시키는 것을 통해 고해상도 모델에 적극적으로 대응할 수 있을 뿐만 아니라, 전 화소 영역 간 비화소 영역을 차폐하는 블랙 매트릭스의 선폭을 균일하게 확보할 수 있어 대비비의 향상으로 화질 저하 문제를 개선할 수 있는 장점이 있다.
--- 제 3 실시예 ---
본 발명의 제 3 실시예는 제 2 실시예의 구조를 다소 변형한 것으로, 제 2 실시예와 동일한 효과를 볼 수 있다.
도 10은 본 발명의 제 3 실시예에 따른 액정표시장치용 어레이 기판을 나타낸 평면도로, 제 2 실시예와 중복된 설명은 생략하도록 한다.
도시한 바와 같이, 기판(310) 상의 일 방향으로 제 1 내지 제 6 게이트 배선(GL1, GL2, GL3, GL4, GL5, GL6)을 구성한다. 상기 제 1 내지 제 6 게이트 배선(GL1, GL2, GL3, GL4, GL5, GL6)과 교차하는 방향으로 제 1 내지 제 6 데이터 배선(DL1, DL2, DL3, DL4, DL5, DL6)을 구성한다.
이때, 본 발명의 제 3 실시예에서는 제 1 내지 제 6 게이트 배선(GL1, GL2, GL3, GL4, GL5, GL6)과 교차하는 방향, 즉 상기 제 1 내지 제 6 데이터 배선(DL1, DL2, DL3, DL4, DL5, DL6)과 평행하게 이격하여 제 1 내지 제 3 스토리지 배선(SL1, SL2, SL3)을 구성한 것을 특징으로 한다.
상기 제 1 내지 제 3 스토리지 배선(SL1, SL2, SL3)은 비표시 영역에 대응된 공통 배선(CL)에 의해 하나로 연결된다. 따라서, 상기 제 1 내지 제 3 스토리지 배 선(SL1, SL2, SL3)은 공통 배선(CL)을 통해 동일한 신호 전압을 인가받게 된다.
도면으로 상세히 제시하지는 않았지만, 일반적으로 제 1 내지 제 3 스토리지 배선(SL1, SL2, SL3)을 제 1 내지 제 6 게이트 배선(GL1, GL2, GL3, GL4, GL5, GL6)과 교차하는 방향으로 구성할 경우 제 1 내지 제 6 데이터 배선(DL1, DL2, DL3, DL4, DL5, DL6)과 동일층 동일 물질로 구성하게 된다. 이때, 전술한 바와 같이 제 1 내지 제 6 데이터 배선(DL1, DL2, DL3, DL4, DL5, DL6)과 교차되는 부분은 점핑 구조를 적용할 수 있다.
즉, 본 발명의 제 3 실시예는 제 2 실시예의 구성에서 스토리지 배선의 설계를 달리할 뿐 그 구성 및 효과에 있어 동일한 결과를 도출할 수 있다.
그러나, 본 발명은 제 1 내지 제 3 실시예에 한정되는 것은 아니며, 본 발명의 정신 및 사상을 벗어나지 않는 한도 내에서 다양하게 변형 및 변경할 수 있다는 것은 자명한 사실일 것이다.
도 1은 종래에 따른 액정표시장치용 어레이 기판을 나타낸 평면도.
도 2는 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판을 나타낸 평면도.
도 3은 도 2의 A 부분을 확대한 평면도.
도 4는 도 3의 Ⅳ-Ⅳ선을 따라 절단하여 나타낸 단면도.
도 5는 컬러필터 기판을 나타낸 평면도.
도 6은 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판을 나타낸 평면도.
도 7은 도 6의 B 부분을 확대한 평면도.
도 8은 도 7의 Ⅷ-Ⅷ선을 따라 절단하여 나타낸 단면도.
도 9는 컬러필터 기판을 나타낸 평면도.
도 10은 본 발명의 제 3 실시예에 따른 액정표시장치용 어레이 기판을 나타낸 평면도.
Claims (13)
- 기판과;상기 기판 상의 일 방향으로 평행하게 이격 구성되고, 일 끝단에서 서로 연결되는 제 1 및 제 2 게이트 배선과;상기 일 방향을 따라 상기 제 1 및 제 2 게이트 배선과 평행하게 이격 구성되며 일 끝단에서 서로 연결되는 제 3 및 제 4 게이트 배선과;서로 이격되며, 상기 제 1 게이트 배선과 교차하여 제 11 화소 영역을 정의하고, 상기 제 2 게이트 배선과 교차하여 제 22 화소 영역을 정의하는 제 1 및 제 2 데이터 배선과;서로 이격되며, 상기 제 1 및 제 2 데이터 배선과 평행하게 이격되고, 상기 제 1 게이트 배선과 교차하여 제 13 화소 영역을 정의하고 상기 제 2 게이트 배선과 교차하여 제 24 화소 영역을 정의하며, 동시에 상기 제 3 게이트 배선과 교차하여 제 33 화소 영역을 정의하고 상기 제 4 게이트 배선과 교차하여 제 44 화소 영역을 정의하는 제 3 및 제 4 데이터 배선과;상기 제 1 게이트 배선과 제 1 및 제 3 데이터 배선에 연결된 제 11 및 제 13 박막트랜지스터와;상기 제 2 게이트 배선과 제 2 및 제 4 데이터 배선에 연결된 제 22 및 제 24 박막트랜지스터와;상기 제 3 게이트 배선과 제 1 및 제 3 데이터 배선에 연결된 제 31 및 제 33 박막트랜지스터와;상기 제 4 게이트 배선과 제 2 및 제 4 데이터 배선에 연결된 제 42 및 제 44 박막트랜지스터와;상기 제 11, 제 13, 제 22, 제 24, 제 31, 제 33, 제 42 및 제 44 박막트랜지스터에 각각 연결된 제 11, 제 13, 제 22, 제 24, 제 31, 제 33, 제 42 및 제 44 화소 전극을 포함하고,상기 제 1 및 제 2 게이트 배선의 끝단은 서로 연결되어 게이트 구동부의 제 1 채널과 연결됨으로써 상기 제 1 채널로부터 동시에 동일한 게이트 신호를 인가 받고, 상기 제 3 및 제 4 게이트 배선의 끝단은 서로 연결되어 상기 게이트 구동부의 제 2 채널과 연결됨으로써 상기 제 2 채널로부터 동시에 동일한 게이트 신호를 인가받는 것을 특징으로 하는 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 제 1 및 제 2 게이트 배선과 각각 평행하게 이격된 제 1 및 제 2 스토리지 배선을 더 포함하는 액정표시장치용 어레이 기판.
- 제 2 항에 있어서,상기 제 1 및 제 2 스토리지 배선 각각을 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 상부에 위치하는 상기 제 11 및 제 22 화소 전극 각각을 제 2 전극으로 하며, 상기 제 1 및 제 2 전극의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 제 1 및 제 2 스토리지 커패시터가 구성된 것을 특징으로 하는 액정표시장치용 어레이 기판.
- 제 2 항에 있어서,상기 제 1 및 제 2 스토리지 배선은 비표시 영역에 구성된 공통 배선을 통해 동일한 신호 전압을 인가받는 것을 특징으로 하는 액정표시장치용 어레이 기판.
- 삭제
- 삭제
- 제 1 항에 있어서,상기 제 1 및 제 2 데이터 배선과 평행하게 이격된 사이 구간에 대응된 제 1 스토리지 배선을 더 포함하는 액정표시장치용 어레이 기판.
- 제 7 항에 있어서,상기 제 3 및 제 4 데이터 배선과 평행하게 이격된 사이 구간에 대응된 제 2 스토리지 배선을 더 포함하는 것을 특징으로 하는 액정표시장치용 어레이 기판.
- 서로 대향 합착된 제 1 및 제 2 기판과;상기 제 1 기판의 상부 면의 일 방향으로 평행하게 이격 구성되고, 일 끝단에서 서로 연결되는 제 1 및 제 2 게이트 배선과;상기 일 방향을 따라 상기 제 1 및 제 2 게이트 배선과 평행하게 이격 구성되며 일 끝단에서 서로 연결되는 제 3 및 제 4 게이트 배선과;서로 이격되며, 상기 제 1 게이트 배선과 교차하여 제 11 화소 영역을 정의하고, 상기 제 2 게이트 배선과 교차하여 제 22 화소 영역을 정의하는 제 1 및 제 2 데이터 배선과;서로 이격되며, 상기 제 1 및 제 2 데이터 배선과 평행하게 이격되고, 상기 제 1 게이트 배선과 교차하여 제 13 화소 영역을 정의하고 상기 제 2 게이트 배선과 교차하여 제 24 화소 영역을 정의하며, 동시에 상기 제 3 게이트 배선과 교차하여 제 33 화소 영역을 정의하고 상기 제 4 게이트 배선과 교차하여 제 44 화소 영역을 정의하는 제 3 및 제 4 데이터 배선과;상기 제 1 게이트 배선과 제 1 및 제 3 데이터 배선에 연결된 제 11 및 제 13 박막트랜지스터와, 상기 제 2 게이트 배선과 제 2 및 제 4 데이터 배선에 연결된 제 22 및 제 24 박막트랜지스터와;상기 제 3 게이트 배선과 제 1 및 제 3 데이터 배선에 연결된 제 31 및 제 33 박막트랜지스터와;상기 제 4 게이트 배선과 제 2 및 제 4 데이터 배선에 연결된 제 42 및 제 44 박막트랜지스터와;상기 제 11, 제 13, 제 22, 제 24, 제 31, 제 33, 제 42 및 제 44 박막트랜지스터에 각각 연결된 제 11, 제 13, 제 22, 제 24, 제 31, 제 33, 제 42 및 제 44 화소 전극과;상기 제 2 기판의 하부 면에 대응하여, 상기 제 11, 제 13, 제 22, 제 24, 제 31, 제 33, 제 42 및 제 44 박막트랜지스터와 제 1, 제 2, 제 3 및 제 4 게이트 배선과 제 1, 제 2, 제 3 및 제 4 데이터 배선을 차폐하는 블랙 매트릭스와;상기 블랙 매트릭스의 하부 면에 대응하여, 상기 제 11 및 제 13 화소 영역에 대응된 제 1 서브 컬러필터와, 상기 제 22 및 제 24 화소 영역에 대응된 제 2 서브 컬러필터와, 상기 제 31 및 제 33 화소영역에 대응된 제 3 서브 컬러필터와;상기 제 1 및 제 2 기판의 이격된 사이 공간에 개재된 액정층을 포함하고,상기 제 1 및 제 2 게이트 배선의 끝단은 서로 연결되어 게이트 구동부의 제 1 채널과 연결됨으로써 상기 제 1 채널로부터 동시에 동일한 게이트 신호를 인가 받고, 상기 제 3 및 제 4 게이트 배선의 끝단은 서로 연결되어 상기 게이트 구동부의 제 2 채널과 연결됨으로써 상기 제 2 채널로부터 동시에 동일한 게이트 신호를 인가받는 것을 특징으로 하는 액정표시장치.
- 삭제
- 제 9 항에 있어서,상기 제 1 서브 컬러필터와, 제 2 서브 컬러필터와, 제 3 서브 컬러필터는 적, 녹, 청 서브 컬러필터가 단위체를 이루고, 상기 적, 녹, 청 서브 컬러필터 중 임의로 선택된 어느 하나에 각각 대응된 것을 특징으로 하는 액정표시장치.
- 삭제
- 제 9 항에 있어서,상기 제 2 데이터 배선과 제 3 데이터 배선의 이격된 사이 공간은 상기 블랙 매트릭스에 의해 차폐되는 것을 특징으로 하는 액정표시장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070141998 | 2007-12-31 | ||
| KR20070141998 | 2007-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090073959A KR20090073959A (ko) | 2009-07-03 |
| KR101439169B1 true KR101439169B1 (ko) | 2014-09-17 |
Family
ID=41331055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080009616A KR101439169B1 (ko) | 2007-12-31 | 2008-01-30 | 액정표시장치용 어레이 기판 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101439169B1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101635746B1 (ko) * | 2009-10-20 | 2016-07-05 | 삼성디스플레이 주식회사 | 센서 어레이 기판, 이를 포함하는 표시장치 및 이의 제조 방법 |
| KR102058981B1 (ko) * | 2013-12-27 | 2020-02-07 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그를 이용한 액정표시장치 |
| JP2015222346A (ja) * | 2014-05-23 | 2015-12-10 | 株式会社ジャパンディスプレイ | 表示装置及び電子機器 |
| CN104849890B (zh) * | 2015-05-26 | 2018-01-12 | 武汉华星光电技术有限公司 | 一种液晶显示面板、显示装置及其驱动方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20020056675A (ko) * | 2000-12-29 | 2002-07-10 | 주식회사 현대 디스플레이 테크놀로지 | 데이터 라인구조를 통한 고개구율을 가진 액정표시장치 |
| KR20050001062A (ko) * | 2003-06-26 | 2005-01-06 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 구동방법 |
| KR20070075686A (ko) * | 2006-01-16 | 2007-07-24 | 삼성전자주식회사 | 액정 표시 패널 및 그 제조 방법 |
-
2008
- 2008-01-30 KR KR1020080009616A patent/KR101439169B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20020054610A (ko) * | 2000-12-28 | 2002-07-08 | 구본준, 론 위라하디락사 | 컬러필터를 포함한 액정표시장치와 액정표시장치의제조방법 |
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| KR20070075686A (ko) * | 2006-01-16 | 2007-07-24 | 삼성전자주식회사 | 액정 표시 패널 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090073959A (ko) | 2009-07-03 |
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| E902 | Notification of reason for refusal | ||
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| E601 | Decision to refuse application | ||
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| FPAY | Annual fee payment |
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