KR101765726B1 - 표시 기판, 이의 제조 방법 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

표시 기판은 제1 스토리지 라인, 제2 스토리지 라인, 제1 데이터 라인, 제2 데이터 라인, 스토리지 전극, 제1 보조 스토리지 전극 및 제2 보조 스토리지 전극을 포함한다. 제1 스토리지 라인은 베이스 기판 위에 제1 방향으로 연장된다. 제2 스토리지 라인은 제1 스토리지 라인과 이격되고 평행하다. 제1 데이터 라인은 제1 방향과 교차하는 제2 방향으로 연장된다. 제2 데이터 라인은 제1 데이터 라인과 이격되고 평행하다. 스토리지 전극은 제1 및 제2 스토리지 라인들과 연결되어 제2 방향으로 연장되고, 제1 및 제2 데이터 라인들의 이격 영역에 배치된다. 제1 보조 스토리지 전극은 스토리지 전극의 제1 영역과 중첩된다. 제2 보조 스토리지 전극은 스토리지 전극의 제2 영역과 중첩된다.

Description

표시 기판, 이의 제조 방법 및 이를 포함하는 표시 장치{DISPLAY SUBSTRATE, METHOD FOR MANUFACTURING THE SAME AND DISPLAY DEVICE HAVING THE DISPLAY SUBSTRATE}
본 발명은 표시 기판, 이의 제조 방법 및 이를 포함하는 표시 장치에 관한 것으로 보다 상세하게는 표시 품질을 향상시키기 위한 표시 기판, 이의 제조 방법 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로 액정표시장치는 액정표시패널과, 상기 액정표시패널을 구동하는 구동장치를 포함한다. 상기 액정표시패널은 복수의 데이터 라인들과 상기 데이터 라인들과 교차하는 복수의 게이트 라인들을 포함한다. 상기 데이터 라인들과 상기 게이트 라인들에 의해 복수의 화소부들이 정의된다. 상기 구동장치는 상기 게이트 라인들에 게이트 신호를 출력하는 게이트 구동회로 및 상기 데이터 라인들에 데이터 신호를 출력하는 데이터 구동회로를 포함한다.
최근에는 전체적인 사이즈를 감소시키면서 제조 원가를 절감하기 위해 데이터 구동회로의 개수를 줄이기 위해 인접한 두 개의 화소들이 하나의 데이터 라인을 공유하는 데이터 라인의 반감 구조가 사용되고 있다. 상기 반감 구조는 상기 데이터 라인의 개수를 반으로 절감되나, 반대로 게이트 라인의 개수는 2배 증가한다. 화소 행의 화소들은 상, 하에 배치된 2개의 게이트 라인들에 의해 동작하게 된다.
따라서 상기 반감 구조는 데이터 라인의 개수 및 데이터 구동회로의 개수를 반으로 줄여 제조 비용을 절감시키는 장점을 갖는 반면, 개구율이 낮은 단점을 가진다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 개구율을 향상시키기 위한 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 표시 기판을 포함하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 제1 스토리지 라인, 제2 스토리지 라인, 제1 데이터 라인, 제2 데이터 라인, 스토리지 전극, 제1 보조 스토리지 전극 및 제2 보조 스토리지 전극을 포함한다. 상기 제1 스토리지 라인은 베이스 기판 위에 제1 방향으로 연장된다. 상기 제2 스토리지 라인은 상기 제1 스토리지 라인과 이격되고 평행하다. 상기 제1 데이터 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장된다. 상기 제2 데이터 라인은 상기 제1 데이터 라인과 이격되고 평행하다. 상기 스토리지 전극은 상기 제1 및 제2 스토리지 라인들과 연결되어 상기 제2 방향으로 연장되고, 상기 제1 및 제2 데이터 라인들의 이격 영역에 배치된다. 상기 제1 보조 스토리지 전극은 상기 스토리지 전극의 제1 영역과 중첩된다. 상기 제2 보조 스토리지 전극은 상기 스토리지 전극의 제2 영역과 중첩된다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 기판의 제조 방법은 베이스 기판 위에 제1 방향으로 연장된 제1 스토리지 라인, 상기 제1 스토리지 라인과 이격된 제2 스토리지 라인 및 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제1 및 제2 스토리지 라인들과 연결된 스토리지 전극을 형성한다. 상기 제2 방향으로 연장된 제1 데이터 라인, 상기 제1 데이터 라인과 이격된 제2 데이터 라인, 상기 스토리지 전극의 제1 영역과 중첩되는 제1 보조 스토리지 전극 및 상기 스토리지 전극의 제2 영역과 중첩되는 제2 보조 스토리지 전극을 형성한다. 상기 제1 및 제2 게이트 라인들의 이격 영역에, 상기 제1 보조 스토리지 전극과 전기적으로 연결된 제1 화소 전극과, 상기 제2 보조 스토리지 전극과 전기적으로 연결된 제2 화소 전극을 형성한다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널 및 패널 구동부를 포함한다. 상기 표시 패널은 제1 방향으로 연장된 제1 스토리지 라인과, 상기 제1 스토리지 라인과 이격되고 평행한 제2 스토리지 라인과, 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 데이터 라인과, 상기 제1 데이터 라인과 이격되고 평행한 제2 데이터 라인과, 상기 제1 및 제2 스토리지 라인들과 연결되어 상기 제2 방향으로 연장되고, 상기 제1 및 제2 데이터 라인들의 이격 영역에 배치된 스토리지 전극과, 상기 스토리지 전극의 제1 영역과 중첩되는 제1 보조 스토리지 전극 및 상기 스토리지 전극의 제2 영역과 중첩되는 제2 보조 스토리지 전극을 포함한다. 상기 패널 구동부는 상기 제1 데이터 라인과 상기 제2 데이터 라인에 한 프레임 동안 서로 다른 극성의 데이터 신호들을 각각 인가한다.
이러한 표시 기판, 이의 제조 방법 및 이를 구비한 표시 장치에 의하면, 개구율을 향상시키고 또한 스토리지 커패시턴스를 증가시켜 표시 품질을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 도 1에 도시된 표시 패널의 평면도이다.
도 3은 도 2의 I-I'선을 따라 절단한 단면도이다.
도 4a 및 도 4b는 도 3에 도시된 표시 기판의 제1 도전 패턴을 제조하는 방법을 설명하기 위한 평면도 및 단면도들이다.
도 5a, 도 5b, 도 5c 및 도 5d는 도 3에 도시된 표시 기판의 제2 도전 패턴을 제조하는 방법을 설명하기 위한 평면도 및 단면도들이다.
도 6a, 도 6b 및 도 6c는 도 3에 도시된 표시 기판의 콘택부를 제조하는 방법을 설명하기 위한 평면도 및 단면도들이다.
도 7a 및 도 7b는 도 3에 도시된 표시 기판의 제3 도전 패턴을 제조하는 방법을 설명하기 위한 평면도 및 단면도들이다.
이하, 도면들을 참조하여 본 발명의 표시장치의 바람직한 실시예들을 보다 상세하게 설명하기로 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 1을 참조하면, 상기 표시 장치는 패널 구동부(100) 및 표시 패널(500)을 포함한다.
상기 패널 구동부(100)는 데이터 구동부(110) 및 게이트 구동부(130)를 포함한다.
상기 데이터 구동부(110)는 상기 표시 패널(500)에 포함된 복수의 데이터 라인들(DLm-1, DLm, DLm+1) 각각에 데이터 신호를 인가한다. 예를 들면, 상기 데이터 구동부(110)는 제N 프레임 동안, 제m 데이터 라인(DLm)에는 음극성(-)의 데이터 신호를 인가하고, 제m 데이터 라인(DLm)과 인접한 제(m-1) 데이터 라인(DLm-1) 및 제(m+1) 데이터 라인(DLm+1)에는 양극성(+)의 데이터 신호를 인가한다. 상기 데이터 구동부(110)는 제(N+1) 프레임 동안에는 상기 제N 프레임 동안 인가된 데이터 신호의 극성과 반대의 극성을 갖는 데이터 신호를 인가하는 컬럼 반전 구동한다.
상기 게이트 구동부(130)는 상기 표시 패널(500)에 포함된 복수의 게이트 라인들(GLn-1, GLn, GLn+1, GLn+2)에 게이트 신호들을 순차적으로 인가한다. 예를 들면, 상기 게이트 구동부(130)는 한 쌍의 게이트 라인들, 제(n-1) 게이트 라인(GLn-1) 및 제n 게이트 라인(GLn)에 1H(수평 주기) 동안 순차적으로 게이트 신호들을 인가한다.
상기 표시 패널(500)은 제1 방향(D1)으로 연장된 복수의 게이트 라인들(GLn-1, GLn, GLn+1, GLn+2)과, 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된 복수의 데이터 라인들(DLm-1, DLm, DLm+1) 및 복수의 화소들(P1, P2, P3,..., P12)을 포함하고, 상기 화소들(P1, P2, P3,..., P12)은 복수의 화소 행들(PR1, PR2)과 복수의 화소 열들(PC1, PC2, PC3, PC4, PC5, PC6)로 배열된다. 상기 제1 방향(D1)은 행 방향에 대응하고, 상기 제2 방향(D2)은 열 방향에 대응한다. 각 화소는 화소 전극과 액정층 및 공통 전극을 포함하는 액정 커패시터 및 상기 액정 커패시터에 충전된 충전 전압을 한 프레임 동안 유지하는 스토리지 커패시터를 포함한다.
상기 데이터 라인들(DLm-1, DLm, DLm+1) 각각은 동일 행에 배열된 화소들 중 인접한 두 개의 화소들과 전기적으로 연결되고, 한 쌍의 게이트 라인들(GLn-1, GLn) 또는 (GLn+1, GLn+2)은 동일 행에 배열된 화소들과 전기적으로 연결된다.
예를 들면, 제(m-1) 데이터 라인(DLm-1)은 제1 화소 행(PR1)의 제1 화소(P1) 및 제2 화소(P2)와 전기적으로 연결되고, 제2 화소 행(PR2)의 제3 화소(P3) 및 제4 화소(P4)와 전기적으로 연결된다. 제(n-1) 게이트 라인(GLn-1)은 상기 제1 화소 행(PR1)의 상기 제1 화소(P1)와 전기적으로 연결되고, 제n 게이트 라인(GLn)은 상기 제1 화소 행(PR1)의 상기 제2 화소(P2)와 전기적으로 연결된다. 제(n+1) 게이트 라인(GLn+1)은 상기 제2 화소 행(PR2)의 상기 제4 화소(P4)와 전기적으로 연결되고, 제(n+2) 게이트 라인(GLn+2)은 상기 제2 화소 행(PR2)의 상기 제3 화소(P3)와 전기적으로 연결된다.
제m 데이터 라인(DLm)은 제1 화소 행(PR1)의 제5 화소(P5) 및 제6 화소(P6)와 전기적으로 연결되고, 제2 화소 행(PR2)의 제7 화소(P7) 및 제8 화소(P8)와 전기적으로 연결된다. 제(n-1) 게이트 라인(GLn-1)은 상기 제1 화소 행(PR1)의 상기 제6 화소(P6)와 전기적으로 연결되고, 제n 게이트 라인(GLn)은 상기 제1 화소 행(PR1)의 상기 제5 화소(P5)와 전기적으로 연결된다. 제(n+1) 게이트 라인(GLn+1)은 상기 제2 화소 행(PR2)의 상기 제7 화소(P7)와 전기적으로 연결되고, 제(n+2) 게이트 라인(GLn+2)은 상기 제2 화소 행(PR2)의 상기 제8 화소(P8)와 전기적으로 연결된다.
제(m+1) 데이터 라인(DLm+1)은 제1 화소 행(PR1)의 제9 화소(P9) 및 제10 화소(P10)와 전기적으로 연결되고, 제2 화소 행(PR2)의 제11 화소(P11) 및 제12 화소(P12)와 전기적으로 연결된다. 제(n-1) 게이트 라인(GLn-1)은 상기 제1 화소 행(PR1)의 상기 제9 화소(P9)와 전기적으로 연결되고, 제n 게이트 라인(GLn)은 상기 제1 화소 행(PR1)의 상기 제10 화소(P10)와 전기적으로 연결된다. 제(n+1) 게이트 라인(GLn+1)은 상기 제2 화소 행(PR2)의 상기 제11 화소(P11)와 전기적으로 연결되고, 제(n+2) 게이트 라인(GLn+2)은 상기 제2 화소 행(PR2)의 상기 제12 화소(P12)와 전기적으로 연결된다.
상기 표시 패널(500)은 상기 제1 내지 제12 화소들(P1, P2,..., P12)이 반복되는 구조를 갖는다. 상기 표시 패널(500)은 상기 데이터 구동부(110)의 컬럼 반전 구동에 따라서, 2×1 도트(Dot) 반전 구동한다.
도 2는 도 1에 도시된 표시 패널의 평면도이다. 도 3은 도 2의 I-I'선을 따라 절단한 단면도이다.
도 2 및 도 3을 참조하면, 상기 표시 패널(500)은 표시 기판(200), 대향 기판(300) 및 액정층(400)을 포함한다.
상기 표시 기판(200)은 제1 베이스 기판(201), 제1 도전 패턴, 게이트 절연층(220), 제2 도전 패턴, 보호 절연층(250), 유기막(260) 및 제3 도전 패턴을 포함한다.
상기 제1 베이스 기판(201)은 투명한 유리 기판일 수 있다.
상기 제1 도전 패턴은 상기 제1 베이스 기판(201) 위에는 접촉되어 배치된다. 상기 제1 도전 패턴은 제1 도전층으로 형성된 것으로, 제(n+1) 게이트 라인(GLn+1), 제(n+2) 게이트 라인(GLn+2), 제(n+1) 스토리지 라인(STLn+1), 제(n+2) 스토리지 라인(STLn+2), 스토리지 전극(STE), 차광 전극(SHE), 게이트 전극(GE) 및 보상 게이트 전극(CGE)을 포함한다.
상기 제(n+1) 게이트 라인(GLn+1) 및 상기 제(n+2) 게이트 라인(GLn+2)은 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 배열된다. 상기 제(n+1) 스토리지 라인(STLn+1) 및 상기 제(n+2) 스토리지 라인(STLn+2)은 상기 제1 방향(D1)으로 연장되어 상기 제(n+1) 게이트 라인(GLn+1) 및 상기 제(n+2) 게이트 라인(GLn+2)의 이격 영역에 배치되고, 각각은 상기 게이트 라인(GLn+1) 및 상기 제(n+1) 게이트 라인(GLn+1)과 인접하게 배치된다.
상기 스토리지 전극(STE)은 상기 제2 방향(D2)으로 연장되어 상기 제(n+1) 스토리지 라인(STLn+1) 및 상기 제(n+2) 스토리지 라인(STLn+2)을 연결한다. 상기 스토리지 전극(STE)은 제1 화소 영역(PA1)과 상기 제1 화소 영역(PA1)과 상기 제1 방향으로 인접한 제2 화소 영역(PA2)을 나눈다. 상기 스토리지 전극(STE)은 스토리지 커패시터의 제1 전극이고, 또한, 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이의 영역으로 누설되는 빛을 차단할 수 있다.
상기 차광 전극(SHE)은 상기 제2 방향(D2)으로 연장되어 상기 제(n+1) 스토리지 라인(STLn+1) 및 상기 제(n+2) 스토리지 라인(STLn+2)을 연결한다. 상기 차광 전극(SHE)은 상기 제(m-1) 데이터 라인(DLm-1)의 단부 또는 상기 제m 데이터 라인(DLm)의 단부와 인접하게 배치되어, 상기 제(m-1) 데이터 라인(DLm-1) 또는 상기 제m 데이터 라인(DLm)과 인접한 영역에서 발생되는 빛샘을 차단한다. 상기 차광 전극(SHE)은 스토리지 커패시터의 제1 전극으로 사용될 수 있다. 상기 차광 전극(SHE)이 상기 스토리지 커패시터의 제1 전극인 경우 상기 제1 화소 전극(PE1) 및 상기 제2 화소 전극(PE2) 각각이 상기 스토리지 커패시터의 제2 전극이 될 수 있다. 또한, 상기 대향 기판(300)에 차광부(310)가 충분한 폭을 가지는 경우, 상기 차광 전극(SHE)은 생략할 수 있다.
상기 게이트 전극(GE) 및 상기 보조 게이트 전극(CGE)은 상기 제(n+1) 게이트 라인(GLn+1) 또는 상기 제(n+2) 게이트 라인(GLn+2)과 연결된다. 상기 제(n+1) 게이트 라인(GLn+1)에 연결된 상기 게이트 전극(GE) 및 상기 보조 게이트 전극(CGE)은 제1 트랜지스터(TR1) 및 제1 보상 커패시터(CCgs1)에 각각 포함되고, 상기 제(n+2) 게이트 라인(GLn+2)과 연결된 상기 게이트 전극(GE) 및 상기 보조 게이트 전극(CGE)은 제2 트랜지스터(TR2) 및 제2 보상 커패시터(CCgs2)에 각각 포함된다.
상기 게이트 절연층(220)은 상기 제1 도전 패턴이 형성된 상기 제1 베이스 기판(201) 위에 상기 제1 도전 패턴을 덮도록 배치된다.
상기 제2 도전 패턴은 상기 게이트 절연층(220)위에 배치된다. 상기 제2 도전 패턴은 제2 도전층으로 형성된 것으로, 제(m-1) 데이터 라인(DLm-1), 제m 데이터 라인(DLm), 제1 보조 스토리지 전극(SSTE1), 제2 보조 스토리지 전극(SSTE2), 소스 전극(SE), 드레인 전극(DE) 및 보상 소스 전극(CSE)을 포함한다.
상기 제(m-1) 데이터 라인(DLm-1) 및 상기 제m 데이터 라인(DLm)은 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 배열된다. 상기 제(m-1) 데이터 라인(DLm-1) 및 상기 제m 데이터 라인(DLm) 각각의 단부는 상기 차광 전극(SHE)과 인접하게 배치된다. 상기 제(m-1) 데이터 라인(DLm-1)은 상기 제1 트랜지스터(TR1)와 전기적으로 연결되고, 상기 제2 트랜지스터(TR2)와 전기적으로 연결된다. 상기 제(m-1) 데이터 라인(DLm-1) 및 상기 제m 데이터 라인(DLm)의 이격 영역에는 상기 스토리지 전극(STE)에 의해 상기 제1 화소 영역(PA1)과 상기 제2 화소 영역(PA2)이 형성된다.
상기 제1 보조 스토리지 전극(SSTE1)은 상기 제1 화소 영역(PA1)에 배치된 상기 제(n+1) 스토리지 라인(STLn+1)과 중첩되는 제1 전극(E11) 및 상기 제1 전극(E11)과 연결되어 상기 스토리지 전극(STE)의 제1 영역과 중첩되는 제2 전극(E12)을 포함한다. 상기 제2 보조 스토리지 전극(SSTE2)은 상기 제2 화소 영역(PA2)에 배치된 상기 제n 스토리지 라인(STLn)과 중첩되는 제1 전극(E21) 및 상기 제1 전극(E21)과 연결되어 상기 스토리지 전극(STE)의 제2 영역과 중첩되는 제2 전극(E22)을 포함한다. 상기 스토리지 전극(STE)은 상기 제(m-1) 데이터 라인(DLm-1) 및 상기 제m 데이터 라인(DLm) 사이의 중앙에 배치되고, 상기 제1 보조 스토리지 전극(SSTE1) 및 제2 보조 스토리지 전극(SSTE2)과 각각 균일하게 중첩된다. 상기 제1 보조 스토리지 전극(SSTE1) 및 상기 제2 보조 스토리지 전극(SSTE2) 각각은 스토리지 커패시터의 제2 전극이다.
상기 소스 전극(SE)은 상기 제(m-1) 데이터 라인(DLm-1) 또는 상기 제m 데이터 라인(DLm)과 연결된다. 상기 드레인 전극(SE) 및 상기 보상 소스 전극(CSE)은 상기 제1 보조 스토리지 전극(SSTE1) 또는 제2 보조 스토리지 전극(SSTE2)과 연결된다.
상기 제1 트랜지스터(TR1)는 상기 제1 보조 스토리지 전극(SSTE1)에 연결된 상기 드레인 전극(DE)과 상기 드레인 전극(DE)과 이격되어 상기 제(m-1) 데이터 라인(DLm-1)에 연결된 소스 전극(SE)을 포함하고, 상기 제1 보상 커패시터(CCgs1)는 상기 제1 보조 스토리지 전극(SSTE1)에 연결된 보상 소스 전극(CSE)을 포함한다. 상기 제1 보상 커패시터(CCgs1)는 상기 제1 도전 패턴과 상기 제2 도전 패턴간의 얼라인이 틀어지는 경우 상기 제1 트랜지스터(TR1)의 게이트 전극(GE)과 소스 전극(SE) 간의 기생 커패시턴스(Cgs)를 보상할 수 있다.
상기 제2 트랜지스터(TR1)는 상기 제2 보조 스토리지 전극(SSTE2)에 연결된 상기 드레인 전극(DE)과 상기 드레인 전극(DE)과 이격되어 상기 제(m-1) 데이터 라인(DLm-1)에 연결된 소스 전극(SE)을 포함하고, 상기 제2 보상 커패시터(CCgs2)는 상기 제2 보조 스토리지 전극(SSTE2)에 연결된 보상 소스 전극(CSE)을 포함한다. 상기 제2 보상 커패시터(CCgs2)는 상기 제1 도전 패턴과 상기 제2 도전 패턴간의 얼라인이 틀어지는 경우 상기 제2 트랜지스터(TR2)의 게이트 전극(GE)과 소스 전극(SE) 간의 기생 커패시턴스(Cgs)를 보상할 수 있다.
상기 보호 절연층(250)은 상기 제2 도전 패턴이 배치된 상기 제1 베이스 기판(201) 위에 상기 제2 도전 패턴을 덮도록 배치된다.
상기 유기막(260)은 상기 보호 절연층(250) 위에 배치된다. 상기 유기막(260)의 두께는 약 2.5 ㎛ 내지 약 3 ㎛ 이다.
상기 제3 도전 패턴은 상기 유기막(260) 위에 상기 유기막(260)과 접촉되어 배치된다. 상기 제3 도전 패턴은 투명 도전성 물질로 이루어진 제3 도전층으로 형성되는 것으로, 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)을 포함한다. 상기 제1 화소 전극(PE1)은 상기 제1 화소 영역(PA1)에 배치되고, 상기 제2 화소 전극(PE2)은 상기 제2 화소 영역(PA2)에 배치된다. 상기 제1 화소 전극(PE1) 및 제2 화소 전극(PE2) 각각은 단부가 상기 제n 스토리지 라인(STLn), 스토리지 전극(STE), 차광 전극(SHE) 및 제(n+1) 스토리지 라인(STLn+1)과 부분적으로 중첩되도록 상기 제1 및 제2 화소 영역들(PA1, PA2)에 배치된다.
상기 제1 화소 전극(PE1)은 상기 제1 보조 스토리지 전극(SSTE1)의 상기 제1 전극(E11)과 제1 콘택부(CT1)를 통해 전기적으로 연결된다. 상기 제2 화소 전극(PE2)은 상기 제2 보조 스토리지 전극(SSTE2)의 상기 제1 전극(E21)과 제2 콘택부(CT2)를 통해 전기적으로 연결된다.
결과적으로, 상기 제1 화소 전극(PE1)에 인가된 제1 화소 전압은 상기 제1 보조 스토리지 전극(SSTE1)에 인가된다. 따라서, 제1 화소 영역(PA1)에 형성된 스토리지 커패시터는 상기 제1 보조 스토리지 전극(SSTE1)과 상기 게이트 절연층(220), 상기 보호 절연층(250), 및 상기 제1 보조 스토리지 전극(SSTE1)과 중첩된 상기 제(n+1) 스토리지 라인(STLn+1) 및 상기 스토리지 전극(STE)의 제1 영역에 의해 형성될 수 있다.
한편, 상기 제2 화소 전극(PE2)에 인가된 제2 화소 전압은 상기 제2 보조 스토리지 전극(SSTE2)에 인가된다. 따라서, 상기 제2 화소(P2)에 포함된 스토리지 커패시터는 상기 제2 보조 스토리지 전극(SSTE2)과 상기 게이트 절연층(220), 상기 보호 절연층(250), 및 상기 제2 보조 스토리지 전극(SSTE2)과 중첩된 상기 제n 스토리지 라인(STLn) 및 상기 스토리지 전극(STE)의 제2 영역에 의해 형성될 수 있다.
결과적으로, 데이터 라인이 배치되지 않는 영역에, 스토리지 전극과 스토리지 전극과 중첩되고 화소 전극과 전기적으로 연결된 보조 스토리지 전극을 형성함으로써 개구율을 저하시키지 않으면서 충분한 스토리지 커패시턴스를 확보할 수 있다. 또한, 상기 스토리지 전극에 의해 인접한 화소 전극들 간의 이격 영역에서 발생되는 빛샘을 차단할 수 있다.
상기 대향 기판(300)은 상기 제2 베이스 기판(301), 차광부(310), 컬러 필터(320) 및 공통 전극(CE)을 포함한다.
상기 제2 베이스 기판(301)은 투명한 유리 기판일 수 있다.
상기 차광부(310)는 상기 제2 베이스 기판(301) 위의 차광 영역에 배치된다. 상기 차광 영역은 상기 제1 및 제2 화소 전극들(PE1, PE2)이 형성되지 않은 영역에 대응한다. 상기 차광부(310)는 매트릭스 형상을 가질 수 있다. 상기 제(m-1) 데이터 라인(Dm-1)에 인접하게 배치된 상기 차광 전극(SHE)에 상기 제(m-1) 데이터 라인(Dm-1)을 커버하는 상기 차광부(310)의 폭을 줄일 수 있고, 이에 따라서 고개구율을 도모할 수 있다.
상기 컬러 필터(320)는 상기 제2 베이스 기판(301)의 투과 영역에 배치된다. 상기 투과 영역은 상기 제1 및 제2 화소 전극들(PE1, PE2)이 형성된 영역에 대응한다. 상기 컬러 필터(320)는 적색, 녹색 및 청색을 포함할 수 있다.
상기 공통 전극(CE)은 상기 컬러 필터(320)가 형성된 상기 제2 베이스 기판(301) 위에 배치된다. 상기 공통 전극(CE)은 상기 제1 및 제2 화소 전극들(PE1, PE2)과 마주한다.
상기 액정층(400)은 상기 표시 기판(200) 및 상기 대향 기판(300) 사이에 배치된다. 상기 표시 패널(500)의 각 화소는 상기 제1 및 제2 화소 전극들(PE1, PE2), 상기 공통 전극(CE) 및 상기 액정층(400)을 갖는 액정 커패시터를 포함한다.
본 실시예에 따르면, 데이터 라인이 형성되지 않는 영역에 스토리지 전극을 배치하여 화소의 스토리지 커패시터를 형성할 수 있다. 또한, 상기 유기막을 적용하여 화소 전극의 형성 영역을 확장한 고개구율 구조에서는 상기 데이터 라인이 형성되지 않는 영역에 배치된 스토리지 전극과 상기 스토리지 전극과 중첩된 보조 스토리지 전극을 이용하여 스토리지 커패시터를 형성함으로써 액정 커패시턴스의 증가에 대응하여 스토리지 커패시턴스를 충분하게 얻을 수 있다.
도 4a 및 도 4b는 도 3에 도시된 표시 기판의 제1 도전 패턴을 제조하는 방법을 설명하기 위한 평면도 및 단면도들이다.
도 4a 및 도 4b를 참조하면, 상기 제1 베이스 기판(201) 위에 제1 도전층(210)을 형성한다. 상기 제1 도전층은 단일층 또는 다중층으로 형성될 수 있으며, 금속 물질일 수 있다.
상기 제1 도전층(210)을 제1 포토레지스터 패턴(PH1)을 이용하여 제1 도전 패턴을 형성한다. 상기 제1 도전 패턴은 제(n+1) 게이트 라인(GLn+1), 제(n+2) 게이트 라인(GLn+2), 제(n+1) 스토리지 라인(STLn+1), 제(n+2) 스토리지 라인(STLn+2), 스토리지 전극(STE), 차광 전극(SHE), 게이트 전극(GE) 및 보상 게이트 전극(CGE)을 포함한다.
상기 제(n+1) 게이트 라인(GLn+1) 및 상기 제(n+2) 게이트 라인(GLn+2)은 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 배열된다.
상기 제(n+1) 스토리지 라인(STLn+1) 및 상기 제(n+2) 스토리지 라인(STLn+2)은 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 배열된다. 상기 제(n+1) 스토리지 라인(STLn+1) 및 상기 제(n+2) 스토리지 라인(STLn+2) 각각은 상기 게이트 라인(GLn+1) 및 상기 제(n+1) 게이트 라인(GLn+1) 사이의 영역에 상기 게이트 라인(GLn+1) 및 상기 제(n+1) 게이트 라인(GLn+1)과 인접하게 배치된다.
상기 스토리지 전극(STE)은 상기 제2 방향(D2)으로 연장되어 상기 제(n+1) 스토리지 라인(STLn+1) 및 상기 제(n+2) 스토리지 라인(STLn+2)을 연결하고, 제1 화소 영역(PA1)과 상기 제1 화소 영역(PA1)과 상기 제1 방향(D1)으로 인접한 상기 제2 화소 영역(PA2) 사이에 배치된다.
상기 차광 전극(SHE)은 상기 제2 방향(D2)으로 연장되어 상기 제(n+1) 스토리지 라인(STLn+1) 및 상기 제(n+2) 스토리지 라인(STLn+2)을 연결하고, 상기 제(m-1) 데이터 라인(DLm-1)과 중첩되지 않고 상기 제(m-1) 데이터 라인(DLm-1)의 양 단부들과 이격되어 평행하게 배치된다.
상기 제(n+1) 스토리지 라인(STLn+1) 및 상기 제(n+2) 스토리지 라인(STLn+2)에는 스토리지 공통 전압(Vst)이 인가되고, 상기 제(n+1) 스토리지 라인(STLn+1) 및 상기 제(n+2) 스토리지 라인(STLn+2)과 연결된 상기 스토리지 전극(STE) 및 상기 차광 전극(SHE)에도 역시 상기 스토리지 공통 전압(Vst)이 인가된다.
상기 차광 전극(SHE)은 상기 제(m-1) 데이터 라인(DLm-1)의 단부 또는 상기 제m 데이터 라인(DLm)의 단부와 인접하게 배치되어, 상기 제(m-1) 데이터 라인(DLm-1) 또는 상기 제m 데이터 라인(DLm)과 인접한 영역에서 누설되는 광을 차단한다.
본 실시예에서는 상기 차광 전극(SHE)이 상기 제(n+1) 스토리지 라인(STLn+1) 및 상기 제(n+2) 스토리지 라인(STLn+2)과 연결되어 상기 스토리지 공통 전압(Vst)이 인가되는 것을 예로 하였으나, 상기 차광 전극(SHE)은 상기 제(n+1) 스토리지 라인(STLn+1) 및 상기 제(n+2) 스토리지 라인(STLn+2)과 연결되지 않은 플로팅 구조로 형성될 수 있다. 또는, 상기 차광 전극(SHE)은 생략할 수 있다.
상기 게이트 전극(GE) 및 상기 보조 게이트 전극(CGE)은 상기 제(n+1) 게이트 라인(GLn+1) 또는 상기 제(n+2) 게이트 라인(GLn+2)과 연결된다. 상기 제(n+1) 게이트 라인(GLn+1)에 연결된 상기 게이트 전극(GE) 및 상기 보상 게이트 전극(CGE) 각각은 상기 제1 화소 영역(PA1) 측으로 돌출 된다. 상기 제n 게이트 라인(GLn)에 연결된 상기 게이트 전극(GE) 및 상기 보상 게이트 전극(CGE) 각각은 상기 제2 화소 영역(PA1) 측으로 돌출 된다.
도 5a, 도 5b, 도 5c 및 도 5d는 도 3에 도시된 표시 기판의 제2 도전 패턴을 제조하는 방법을 설명하기 위한 평면도 및 단면도들이다.
도 5a 및 도 5b를 참조하면, 상기 제1 도전 패턴이 형성된 상기 제1 베이스 기판(201) 위에 상기 제1 도전 패턴을 덮도록 게이트 절연층(220)을 형성한다. 상기 게이트 절연층(220)은 무기 절연 물질, 예컨대, 질화 실리콘(SiNx), 산화 실리콘(SiOx) 또는 산질화 실리콘(SiOxNy)으로 이루어질 수 있다. 상기 게이트 절연층(220)의 두께는 약 4300 Å 정도이다.
상기 게이트 절연층(220)이 형성된 상기 제1 베이스 기판(201) 위에 반도체층(231), 저항성 접촉층(232) 및 제2 도전층(240)을 적층한다. 상기 제2 도전층(240)은 단일층 또는 다중층으로 형성될 수 있으며, 금속 물질일 수 있다.
상기 제2 도전층(240) 위에 제2 포토레지스트 패턴(PH2)을 형성한다. 상기 제2 포토레지스트 패턴(PH2)은 제1 포토 패턴(PH21) 및 상기 제1 포토 패턴(PH21) 보다 얇은 제2 포토 패턴(PH22)을 포함한다. 상기 제1 포토 패턴(PH21)은 상기 제2 도전 패턴에 대응하여 영역에 위치하고, 상기 제2 포토 패턴(PH22)은 상기 제1 트랜지스터(TR1) 및 상기 제2 트랜지스터(TR2)의 채널들에 대응하는 채널 영역들(CHA1, CHA2)에 위치한다.
상기 제2 포토레지스트 패턴(PH2)을 이용하여 상기 반도체층(231), 저항성 접촉층(232) 및 제2 도전층(240)을 동시에 패터닝하여 하부에 상기 반도체층(231) 및 상기 저항성 접촉층(232)이 형성된 상기 제2 도전 패턴을 형성한다.
상기 제2 도전 패턴은 제(m-1) 데이터 라인(DLm-1), 제m 데이터 라인(DLm), 제1 전극 패턴(EP1) 및 제2 전극 패턴(EP2)을 포함한다.
상기 제(m-1) 데이터 라인(DLm-1) 및 상기 제m 데이터 라인(DLm)은 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 배열된다. 상기 제(m-1) 데이터 라인(DLm-1) 및 상기 제m 데이터 라인(DLm) 각각의 단부는 상기 차광 전극(SHE)과 인접하게 배치된다.
상기 제1 전극 패턴(EP1)은 상기 제(m-1) 데이터 라인(DLm-1)과 연결되고, 상기 제1 화소 영역(PA1)에 배치된 상기 제(n+2) 스토리지 라인(STLn+2)과 부분적으로 중첩되고, 상기 스토리지 전극(STE)의 제1 영역과 중첩된다. 상기 제1 전극 패턴(EP1)은 상기 도 2에 도시된 제1 트랜지스터(TR1)의 소스 전극(SE) 및 드레인 전극(DE)을 포함하고, 제1 보상 커패시터(CCgs1)의 상기 보상 소스 전극(CSE) 및 제1 보조 스토리지 전극(SSTE1)을 포함한다.
상기 제2 전극 패턴(EP2)은 상기 제(m-1) 데이터 라인(DLm-1)과 연결되고, 상기 제2 화소 영역(PA2)에 배치된 상기 제n 스토리지 라인(STLn)과 부분적으로 중첩되고, 상기 스토리지 전극(STE)의 제2 영역과 중첩된다. 상기 제2 전극 패턴(EP2)은 도 2에 도시된 상기 제2 트랜지스터(TR2)의 소스 전극(SE) 및 드레인 전극(DE)을 포함하고, 제2 보상 커패시터(CCgs2)의 상기 보상 소스 전극(CSE) 및 제1 보조 스토리지 전극(SSTE1)을 포함한다.
도 5c 및 도 5d를 참조하면, 상기 제1 및 제2 포토 패턴들(PH21, PH22)을 부분적으로 제거하여 상기 채널 영역들(CHA1, CHA2)에 대응하는 상기 제1 및 제2 전극 패턴들(EP1, EP2)을 노출시킨다. 한편, 상기 소스 전극(SE), 상기 드레인 전극(DE), 상기 보상 소스 전극(CSE), 제1 보조 스토리지 전극(SSTE1) 및 제2 보조 스토리지 전극(SSTE)에 대응하는 영역에는 제3 포토 패턴(PH23)이 형성된다.
상기 제3 포토 패턴(PH23)을 이용하여 상기 채널 영역들(CHA1, CHA2)의 상기 제2 도전층(240) 및 상기 저항성 접촉층(232)을 제거하여 상기 제1 및 제2 트랜지스터들(TR1, TR2) 각각의 채널(CH)을 형성한다. 결과적으로, 상기 제1 전극 패턴(EP1)은 상기 제1 트랜지스터(TR1), 상기 제1 보상 커패시터(CCgs1)의 상기 보상 소스 전극(CSE) 및 제1 보조 스토리지 전극(SSTE1)으로 패터닝 된다. 상기 제2 전극 패턴(EP2)은 상기 제2 트랜지스터(TR2), 상기 제2 보상 커패시터(CCgs2)의 상기 보상 소스 전극(CSE) 및 제2 보조 스토리지 전극(SSTE2)으로 패터닝 된다.
상기 제1 보조 스토리지 전극(SSTE1)은 상기 제(n+1) 스토리지 라인(STLn+1)과 부분적으로 중첩되는 제1 전극(E11) 및 상기 제1 전극(E11)과 연결되어 상기 스토리지 전극(STE)의 제1 영역과 중첩되는 제2 전극(E12)을 포함한다. 상기 제2 전극(E12)의 단부와 상기 스토리지 전극(STE)의 단부 간의 편차(d)는 약 1.5 ㎛ 이상을 갖도록 하여 중첩 마진(Overlary Margin)을 충분히 확보하도록 한다. 상기 제2 보조 스토리지 전극(SSTE2)은 상기 제n 스토리지 라인(STLn)과 부분적으로 중첩되는 제1 전극(E21) 및 상기 제1 전극(E21)과 연결되어 상기 스토리지 전극(STE)의 제2 영역과 중첩되는 제2 전극(E22)을 포함한다. 상기 제2 전극(E22)의 단부와 상기 스토리지 전극(STE)의 단부 간의 편차(d)는 약 1.5 ㎛ 이상을 갖도록 하여 중첩 마진(Overlary Margin)을 충분히 확보하도록 한다.
도 6a, 도 6b 및 도 6c는 도 3에 도시된 표시 기판의 콘택부를 제조하는 방법을 설명하기 위한 평면도 및 단면도들이다.
도 6a 및 도 6b를 참조하면, 상기 제2 도전 패턴이 형성된 상기 제1 베이스 기판(201) 위에 보호 절연층(250)을 형성한다. 상기 보호 절연층(250)은 무기 절연 물질, 예컨대, 질화 실리콘(SiNx), 산화 실리콘(SiOx) 또는 산질화 실리콘(SiOxNy)으로 이루어질 수 있다. 상기 보호 절연층(250)의 두께는 약 2000 Å 정도이다.
상기 보호 절연층(250)이 형성된 상기 제1 베이스 기판(201) 위에 유기막(260)을 형성한다. 상기 유기막(260)의 두께는 약 2.5 ㎛ 내지 약 3 ㎛ 이다. 상기 유기막(260)은 포지티브형 또는 네가티브형 유기막일 수 있다. 이하에서는 네가티브형 유기막(260)을 사용하는 것을 예로 한다.
상기 유기막(260)이 형성된 제1 베이스 기판(201) 위에 차광부(610)와 투광부(620)를 가지는 마스크(600)를 이용하여 상기 유기막(260)을 패터닝 한다. 상기 차광부(610)는 상기 제1 화소 영역(PA1)의 제1 콘택부(CT1)에 대응하는 영역에 배치되고, 상기 제2 화소 영역(PA2)의 제2 콘택부(CT)에 대응하는 영역에 배치된다.
상기 차광부(610)에 의해 광이 차단된 영역의 상기 유기막(260)은 현상 공정에 의해 제거되어 개구부(H)가 형성된다.
도 6a 및 도 6c를 참조하면, 상기 개구부(H)가 형성된 상기 유기막(260) 위에 제3 포토레지스트 패턴(PH3)을 형성한다. 상기 제3 포토레지스트 패턴(PH3)을 이용하여 상기 개구부(H)에 의해 노출된 상기 보호 절연층(2250)을 제거하여 제1 콘택홀(CTH1) 및 제2 콘택홀(CTH2)을 형성한다. 상기 제1 콘택홀(CTH1)에 의해 상기 제1 트랜지스터(TR1)의 드레인 전극(DE)과 연결된 상기 제1 보조 스토리지 전극(SSTE1)이 노출된다. 한편, 상기 제2 콘택홀(CTH2)에 의해 상기 제2 트랜지스터(TR3)의 드레인 전극(DE)과 연결된 상기 제2 보조 스토리지 전극(SSTE2)이 노출된다.
도 7a 및 도 7b는 도 3에 도시된 표시 기판의 제3 도전 패턴을 제조하는 방법을 설명하기 위한 평면도 및 단면도들이다.
도 7a 및 도 7b를 참조하면, 상기 제1 및 제2 콘택홀들(CTH1, CTH2)이 형성된 상기 제1 베이스 기판(201) 위에 투명한 도전성 물질로 제3 도전층(270)을 형성한다. 상기 제3 도전층(270)을 제4 포토레지스트 패턴(PH4)을 이용하여 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)으로 패터닝 한다.
상기 제1 화소 전극(PE1)은 상기 제1 화소 영역(PA1)에 대응하여 배치되고, 상기 제1 화소 전극(PE1)의 단부는 상기 제n 스토리지 라인(STLn), 스토리지 전극(STE), 차광 전극(SHE) 및 제(n+1) 스토리지 라인(STLn+1)과 부분적으로 중첩된다. 상기 제1 화소 전극(PE1)은 상기 제1 콘택홀(CTH1)을 통해 상기 제1 보조 스토리지 전극(SSTE1)과 전기적으로 연결된다. 상기 제1 보조 스토리지 전극(SST1)의 상기 제1 전극(E11) 위에는 제1 콘택부(CT1)가 형성된다.
상기 제2 화소 전극(PE2)은 상기 제2 화소 영역(PA2)에 대응하여 배치되고, 상기 제2 화소 전극(PE2)의 단부는 상기 제n 스토리지 라인(STLn), 스토리지 전극(STE), 차광 전극(SHE) 및 제(n+1) 스토리지 라인(STLn+1)과 부분적으로 중첩된다. 상기 제2 화소 전극(PE2)은 상기 제2 콘택홀(CTH2)을 통해 상기 제2 보조 스토리지 전극(SSTE2)과 전기적으로 연결된다. 상기 제2 보조 스토리지 전극(SSTE2)의 상기 제1 전극(E21) 위에는 제1 콘택부(CT1)가 형성된다.
본 실시예에 따르면, 유기막이 적용됨에 따라서 데이터 라인과 화소 전극의 상하측(제2 방향 ; D2)의 이격거리를 충분히 확보하여 데이터 라인과 상기 데이터 라인과 인접한 화소 전극들 간의 커플링 커패시턴스를 절대적으로 감소시킬 수 있다. 또한, 상기 표시 패널이 2×1 도트 반전 구동하는 화소 구조에 의해 좌우측(제1 방향; D1)으로 인접한 화소 전극들에 서로 반대되는 극성의 화소 전압들이 인가됨으로써 인접한 화소 전극들 간의 커플링 커패시턴스를 상쇄시킬 수 있다.
상기 데이터 라인이 형성되지 않는 영역에 스토리지 전극과, 상기 스토리지 전극과 중첩된 보조 스토리지 전극을 형성함으로써 스토리지 커패시턴스의 용량을 충분히 확보할 수 있다. 또한, 상기 스토리지 전극과 중첩되는 상기 보조 스토리지 전극을 상기 스토리지 전극과 편측 약 1.5 ㎛ 이상 편차를 확보함으로써 중첩 마진을 충분히 확보할 수 있다.
본 실시예에 따르면, 상기 유기막이 적용된 화소에 포함된 액정 커패시터의 커패시턴스(Clc)는 약 0.780 pF 이었고, 상기 보조 스토리지 전극이 적용된 화소에 포함된 스토리지 커패시터의 커패시턴스(Cst)는 약 0.196 pF 이었다. 이에 따른 상기 스토리지 커패시턴스(Cst)와 액정 커패시턴스(Clc)의 비(Cst/Clc)는 약 0.25 이었다. 또한, 상기 화소의 개구율은 약 58.7 정도 이었다. 상기 스토리지 커패시턴스(Cst)와 액정 커패시턴스(Clc)의 비(Cst/Clc)를 약 0.25 이상 확보됨으로써 응답속도지연을 방지할 수 있었다.
이상에서 설명한 바와 같이, 유기막을 적용하여 개구율을 향상시키고 또한 데이터 라인 형성되지 않은 영역에 스토리지 전극 및 상기 스토리지 전극과 중첩된 보조 스토리지 전극을 형성함으로써 스토리지 커패시턴스를 증가시킬 수 있다. 따라서 표시 품질을 향상시킬 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 패널 구동부 110 : 데이터 구동부
130 : 게이트 구동부 500 : 표시 패널
200 : 표시 기판 300 : 대향 기판
400 : 액정층 PR1, PR2 : 화소 행들
PC1,PC2,..., PC6 : 화소 행들

Claims (20)

  1. 베이스 기판 위에 제1 방향으로 연장된 제1 스토리지 라인;
    상기 제1 스토리지 라인과 이격되고 평행한 제2 스토리지 라인;
    상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 데이터 라인;
    상기 제1 데이터 라인과 이격되고 평행한 제2 데이터 라인;
    상기 제1 및 제2 스토리지 라인들과 연결되어 상기 제2 방향으로 연장되고, 상기 제1 및 제2 데이터 라인들의 이격 영역에 배치된 스토리지 전극;
    상기 스토리지 전극의 제1 영역과 중첩되는 제1 보조 스토리지 전극; 및
    상기 스토리지 전극의 제2 영역과 중첩되는 제2 보조 스토리지 전극을 포함하고,
    상기 제1 보조 스토리지 전극 및 상기 제2 보조 스토리지 전극은 서로 이격되며,
    상기 제1 보조 스토리지 전극과 전기적으로 연결되고, 상기 제1 데이터 라인과 상기 스토리지 전극 사이의 제1 화소 영역에 배치된 제1 화소 전극; 및
    상기 제2 보조 스토리지 전극과 전기적으로 연결되고, 상기 스토리지 전극과 상기 제2 데이터 라인 사이의 제2 화소 영역에 배치된 제2 화소 전극을 더 포함하고,
    상기 제1 보조 스토리지 전극은 상기 제1 화소 전극과 중첩되는 상기 제2 스토리지 라인 위에 배치된 제1 전극 및 상기 스토리지 전극의 상기 제1 영역과 중첩되는 제2 전극을 포함하고,
    상기 제2 보조 스토리지 전극은 상기 제2 화소 전극과 중첩되는 상기 제1 스토리지 라인 위에 배치된 제1 전극과 상기 스토리지 전극의 상기 제2 영역과 중첩된 제2 전극을 포함하는 것을 특징으로 하는 표시 기판.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 보조 스토리지 전극과 상기 제1 화소 전극의 사이, 및 상기 제2 보조 스토리지 전극과 상기 제2 화소 전극의 사이에 배치된 유기막을 더 포함하는 표시 기판.
  4. 삭제
  5. 제1항에 있어서, 상기 제1 방향으로 연장되고, 상기 제1 스토리지 라인과 인접한 제1 게이트 라인;
    상기 제1 게이트 라인과 평행하고, 상기 제2 스토리지 라인과 인접한 제2 게이트 라인;
    상기 제2 게이트 라인과 상기 제1 데이터 라인 및 상기 제1 화소 전극과 연결된 제1 트랜지스터; 및
    상기 제1 게이트 라인과 상기 제1 데이터 라인 및 상기 제2 화소 전극과 연결된 제2 트랜지스터를 더 포함하는 표시 기판.
  6. 제5항에 있어서, 상기 제1 트랜지스터와 인접하게 배치되어 상기 제1 트랜지스터의 기생 커패시턴스를 보상하는 제1 보상 커패시터; 및
    상기 제2 트랜지스터와 인접하게 배치되어 상기 제2 트랜지스터의 기생 커패시턴스를 보상하는 제2 보상 커패시터를 더 포함하는 표시 기판.
  7. 제1항에 있어서, 상기 제2 방향으로 연장되고, 상기 제1 데이터 라인의 단부 또는 상기 제2 데이터 라인의 단부에 인접하게 배치된 차광 전극을 더 포함하는 표시 기판.
  8. 제7항에 있어서, 상기 차광 전극은 상기 제1 및 제2 스토리지 라인들과 연결된 것을 특징으로 하는 표시 기판.
  9. 베이스 기판 위에 제1 방향으로 연장된 제1 스토리지 라인, 상기 제1 스토리지 라인과 이격된 제2 스토리지 라인 및 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제1 및 제2 스토리지 라인들과 연결된 스토리지 전극을 형성하는 단계;
    상기 제2 방향으로 연장된 제1 데이터 라인, 상기 제1 데이터 라인과 이격된 제2 데이터 라인, 상기 스토리지 전극의 제1 영역과 중첩되는 제1 보조 스토리지 전극 및 상기 스토리지 전극의 제2 영역과 중첩되는 제2 보조 스토리지 전극을 형성하는 단계; 및
    상기 제1 및 제2 데이터 라인들의 이격 영역에, 상기 제1 보조 스토리지 전극과 전기적으로 연결된 제1 화소 전극과, 상기 제2 보조 스토리지 전극과 전기적으로 연결된 제2 화소 전극을 형성하는 단계를 포함하고,
    상기 제1 보조 스토리지 전극 및 상기 제2 보조 스토리지 전극은 서로 이격되며,
    상기 제1 보조 스토리지 전극은 상기 제2 스토리지 라인과 부분적으로 중첩된 제1 전극과 상기 스토리지 전극의 상기 제1 영역과 중첩된 제2 전극을 포함하고,
    상기 제2 보조 스토리지 전극은 상기 제1 스토리지 라인과 부분적으로 중첩된 제1 전극과 상기 스토리지 전극의 상기 제2 영역과 중첩된 제2 전극을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  10. 제9항에 있어서, 상기 제1 화소 전극과 상기 제1 보조 스토리지 전극 사이, 및 상기 제2 화소 전극과 상기 제2 보조 스토리지 전극 사이에 유기막을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
  11. 삭제
  12. 제9항에 있어서, 상기 스토리지 전극을 형성하는 단계는,
    상기 제1 방향으로 연장되고, 상기 제1 스토리지 라인과 인접한 제1 게이트 라인 및 상기 제1 게이트 라인과 평행하고 상기 제2 스토리지 라인과 인접한 제2 게이트 라인을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
  13. 제12항에 있어서, 상기 제2 게이트 라인과 상기 제1 데이터 라인 및 상기 제1 화소 전극과 전기적으로 연결된 제1 트랜지스터 및 상기 제1 게이트 라인과 상기 제1 데이터 라인 및 상기 제2 화소 전극과 전기적으로 연결된 제2 트랜지스터를 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
  14. 제13항에 있어서, 상기 제1 트랜지스터와 인접한 영역에 상기 제1 트랜지스터의 기생 커패시턴스를 보상하는 제1 보상 커패시터 및 상기 제2 트랜지스터와 인접한 영역에 상기 제2 트랜지스터의 기생 커패시턴스를 보상하는 제2 보상 커패시터를 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
  15. 제9항에 있어서, 상기 스토리지 전극을 형성하는 단계는,
    상기 제2 방향으로 연장되고, 상기 제1 데이터 라인의 단부 또는 상기 제2 데이터 라인의 단부와 인접한 영역에 차광 전극을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
  16. 제15항에 있어서, 상기 차광 전극은 상기 제1 및 제2 스토리지 라인들과 연결된 것을 특징으로 하는 표시 기판의 제조 방법.
  17. 제1 방향으로 연장된 제1 스토리지 라인과, 상기 제1 스토리지 라인과 이격되고 평행한 제2 스토리지 라인과, 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 데이터 라인과, 상기 제1 데이터 라인과 이격되고 평행한 제2 데이터 라인과, 상기 제1 및 제2 스토리지 라인들과 연결되어 상기 제2 방향으로 연장되고, 상기 제1 및 제2 데이터 라인들의 이격 영역에 배치된 스토리지 전극과, 상기 스토리지 전극의 제1 영역과 중첩되는 제1 보조 스토리지 전극 및 상기 스토리지 전극의 제2 영역과 중첩되는 제2 보조 스토리지 전극을 포함하는 표시 패널; 및
    상기 제1 데이터 라인과 상기 제2 데이터 라인에 한 프레임 동안 서로 다른 극성의 데이터 신호들을 각각 인가하는 패널 구동부를 포함하고,
    상기 제1 보조 스토리지 전극 및 상기 제2 보조 스토리지 전극은 서로 이격되며,
    상기 표시 패널은
    유기막에 형성된 제1 홀을 통해 상기 제1 보조 스토리지 전극과 전기적으로 연결되고, 상기 제1 데이터 라인과 상기 스토리지 전극 사이의 제1 화소 영역에 배치된 제1 화소 전극; 및
    상기 유기막에 형성된 제2 홀을 통해 상기 제2 보조 스토리지 전극과 전기적으로 연결되고, 상기 스토리지 전극과 상기 제2 데이터 라인 사이의 제2 화소 영역에 배치된 제2 화소 전극을 더 포함하고,
    상기 제1 보조 스토리지 전극은 상기 제1 화소 전극과 중첩되는 상기 제2 스토리지 라인 위에 배치된 제1 전극 및 상기 스토리지 전극의 상기 제1 영역과 중첩되는 제2 전극을 포함하고,
    상기 제2 보조 스토리지 전극은 상기 제2 화소 전극과 중첩되는 상기 제1 스토리지 라인 위에 배치된 제1 전극과 상기 스토리지 전극의 상기 제2 영역과 중첩된 제2 전극을 포함하는 것을 특징으로 하는 표시 장치.
  18. 삭제
  19. 삭제
  20. 제17항에 있어서, 상기 표시 패널은 상기 제2 방향으로 연장되고, 상기 제1 데이터 라인의 단부 또는 상기 제2 데이터 라인의 단부에 인접하게 배치된 차광 전극을 더 포함하는 표시 장치.
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