JPH06188418A - 薄膜半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 オフ電流が少なくしかもオン電流のばらつき
の少ない薄膜半導体装置を提供する。 【構成】 第１の薄膜トランジスタＩと第２の薄膜トラ
ンジスタＩＩとは並列接続されており、第１の薄膜トラ
ンジスタＩは、半導体活性層３と画素電極側高不純物濃
度領域５との間にオフセット領域１５ａが形成されてな
るものである。一方、第２の薄膜トランジスタＩＩは、
デ−タライン側高不純物濃度領域４と半導体活性層３と
の間にオフセット領域１５ｂが設けられている。そし
て、デ−タライン側高不純物濃度領域４が画素電極側高
不純物濃度領域５より高電位となる場合には、第２の薄
膜トランジスタＩＩのみが動作状態となり、画素電極側
高不純物濃度領域５がデ−タライン側高不純物濃度領域
４より高電位となる場合には第１の薄膜トランジスタＩ
のみが動作状態となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜半導体装置に係
り、特に、液晶ディスプレイ等の表示素子を構成するア
クティブマトリクス素子として用いられる薄膜半導体装
置の改良に関する。

【０００２】

【従来の技術】従来、この種の薄膜半導体素子として
は、いわゆるアクティブマトリクス素子として用いられ
るものがあるが、図５にはかかる薄膜半導体素子の一例
が示されており、以下、同図を参照しつつ従来の薄膜半
導体素子について概略的に説明する。ここで、図５
（ａ）は従来の薄膜半導体素子における平面図、図５
（ｂ）は図５（ａ）のＣＣ線縦断面図である。この従来
例は、絶縁基板１の上に、高不純物濃度領域２、その両
脇に半導体活性層３ａ，３ｂ、デ−タライン側高不純物
濃度領域４及び画素電極側高不純物濃度領域５が設けら
れると共に、これらを覆うようにゲ−ト絶縁膜層６が積
層されている。さらに、このゲ−ト絶縁膜層６の上には
２つのゲ−ト電極７ａ，７ｂ及び層間絶縁膜層８が順に
積層されている。また、層間絶縁膜層８及びゲ−ト絶縁
膜層６を貫くコンタクト孔９ａ，９ｂが形成されてお
り、このコンタクト孔９ａ，９ｂを介してデ−タライン
側高不純純物濃度領域４に接続されるデ−タ電極１０及
び画素電極側高不純物濃度領域５に接続される画素電極
１１がそれぞれ設けられてなる２つの薄膜半導体素子
イ，ロが直列接続された構造となっている。

【０００３】さらに、図５（ａ）に示されるように画素
電極側高不純物濃度領域５は、薄膜半導体素子イ，ロの
近傍に設けられた蓄積容量１２の一方の電極１３ａが接
続されている。尚、この一方の電極１３ａにはその下側
で他方の電極１３ｂが対向するように設けられて、蓄積
容量１２が形成されるようになっている。また、図５に
は示されていないが、画素電極１１には透明電極が接続
されており、この透明電極を介して例えば液晶素子（図
示せず）に電圧が印加されるようになっている。かかる
構造において、薄膜半導体素子イ，ロが非導通状態（オ
フ）にある場合、デ−タ電極１０に接続されたデ−タラ
イン１４と、透明電極（図示せず）に接続される画素電
極１１との間には、薄膜半導体素子イ，ロが動作状態に
おいて画素電極に接する液晶等の能動素子に印加される
電圧値に相当する電位差が生じることとなる。したがっ
て、２つの薄膜半導体素子イ，ロには、この電位差が分
配されて加わることとなるので、一つの薄膜半導体素子
に加わる電圧はアクティブマトリクス素子として薄膜半
導体素子を１つ使用する場合に比して小さくなり、その
ためオフ電流の値が低減されるようになっている。

【０００４】しかしながら、上述のように薄膜半導体素
子を直列接続し、一つの薄膜半導体素子に生ずるオフ状
態でのソ−ス・ドレイン間の電位差を小さくすることに
よって薄膜半導体素子がオフの際の電流を低減するよう
にしても、一つの薄膜半導体素子を介して液晶素子への
電圧の印加を制御するようにした場合に比して、いわゆ
るオフ電流の低減の割合は、高々１／１０程度でしかな
い。さらに、薄膜半導体素子によって動作制御される液
晶素子（図示せず）は、十分な電荷蓄積能力を有しない
ことがあるので、その電荷蓄積能力の不足を補うために
蓄積容量が必要となることがあるが、この場合画素電極
のスペ−スを圧迫する結果となり、一画素当りの開口率
の低下を招くことにもなる。

【０００５】このような不都合を解消するものとして、
例えば図６に示されるような薄膜半導体素子が提案され
ている。すなわち、この薄膜半導体素子は、絶縁基板１
上に、半導体活性層３、この半導体活性層３の両側にオ
フセット領域１５ａ，１５ｂ、そして、デ−タライン側
高不純純物濃度領域４及び画素電極側高不純物濃度領域
５が形成されると共に、これら半導体活性層３等を覆う
ようにゲ−ト絶縁膜層６が設けられてなるものである。
尚、図５で説明した薄膜半導体素子と同一の構成要素に
は、同一の符号を付してここでの詳細な説明は省略する
こととする。かかる構成において、オフセット領域１５
ａ，１５ｂは不純物が全く注入されない領域となってお
り、そのため、この部分の抵抗値は大きく、それによっ
てこの部分の電界の大きさが緩和されるので、薄膜半導
体素子のオフ電流が、先に図５において説明した２つの
薄膜半導体素子を直列接続した構造（以下、「ディアル
ゲ−ト構造」と言う。）のものに比して略１／１０程度
に低減できるようになっているものである。このため、
この薄膜半導体素子を、例えばいわゆるアクティブマト
リクス素子として用いる場合には、薄膜半導体素子のオ
フ電流が小さいことに対応して蓄積容量を形成する電極
の面積が、例えば、図５に示された例に比して１／１０
程度で済み、一画素当りの開口率を格段に向上させるこ
とが可能となるものである。

【０００６】

【発明が解決しようとする課題】しかしながら、図６に
示されたような薄膜半導体素子においては、それが使用
される回路の電気的条件により、デ−タ電極１０の電位
が画素電極１１の電位に比して大となる場合と、画素電
極１１の電位がデ−タ電極１０の電位に比して大となる
場合とがあるので、薄膜半導体素子の汎用性を確保する
ためには半導体活性層３の両脇に２つのオフセット領域
１５ａ，１５ｂを略同一の長さで設けておく必要があ
る。このオフセット領域は１５ａ，１５ｂは、一般にフ
ォトリソグラフィ−を用いて形成されるが、上述のよう
に２つのオフセット領域１５ａ，１５ｂを設ける際に
は、高不純物濃度領域を形成するために用いられるマス
クの位置と、ゲ−ト電極を形成するために用いられるマ
スクの位置との間に生ずる位置ずれにより、２つのオフ
セット領域のそれぞれの長さＬＰ，ＬＤが設計値からず
れてしまい、特に、設計値からずれたオフセット領域が
低電位側となる場合には薄膜半導体素子の導通時のいわ
ゆるオン電流が本来の電流値から大きくずれてしまい、
設計通りの回路動作が得られないという問題があった。
さらに、上述のようにしてオン電流が特に設計値より小
となる方向へ変化した場合、この薄膜半導体素子をアク
ティブマトリクス素子として使用する際には、画素電極
を介しての液晶素子への電荷の注入量が減少することと
なり、いわゆる画素デ−タの書き込みが不十分となり画
質の低下という問題をも引き起こすこととなる。

【０００７】本発明は、上記実情に鑑みてなされたもの
で、オフ電流が少なくしかもオン電流のばらつきの少な
い薄膜半導体装置を提供するものである。

【０００８】

【課題を解決するための手段】本発明に係る半導体装置
は、半導体活性層の両脇にそれぞれ高い不純物濃度を有
する第１の高不純物濃度領域と第２の高不純物領域とを
形成し、これら第１及び第２の高不純物濃度領域並びに
前記半導体活性層を覆うようにゲ−ト絶縁膜層を積層
し、前記半導体活性層の位置に対応する前記ゲ−ト絶縁
膜層上の位置にゲ−ト電極を設けてなる２つの薄膜半導
体素子が並列接続され、前記２つの薄膜半導体素子の一
方は、前記第２の高不純物濃度領域と前記半導体活性層
との間にオフセット領域が、前記２つの薄膜半導体素子
の他方は、前記第１の高不純物濃度領域と前記半導体活
性層との間にオフセット領域が、それぞれ形成されてな
るものである。

【０００９】

【作用】第１の高不純物濃度領域側にオフセット領域を
有する薄膜半導体素子と、第２の高不純物濃度領域側に
オフセット領域を有する薄膜半導体素子とを並列接続し
てあるので、第１の高不純物濃度領域側及び第２の高不
純物濃度領域側のいずれが高電位となると、二つの薄膜
半導体素子の内、高電位に保持された高不純物濃度領域
側にオフセット領域を有する薄膜半導体素子が動作する
こととなり、第１の高不純物濃度領域又は第２の高不純
物濃度領域のいずれを高電位としても使用可能となるの
で汎用性が大きく、しかも動作する薄膜半導体素子のオ
フセット領域の位置は、高電位となる高不純物濃度領域
側に位置しているので、そのオフセット領域の長さが多
少ばらつきがあってもオン電流に影響与えることのない
一方、オフセット領域を有することで、オフ電流を抑圧
することができることとなる。

【００１０】

【実施例】以下、図１乃至図４を参照しつつ本発明に係
る薄膜半導体装置について説明する。ここで、図１は本
発明に係る薄膜半導体装置の一実施例を示す縦断面図、
図２及び図３は本発明に係る薄膜半導体装置の製造プロ
セスの主要過程を説明するための平面図、図４は本発明
に係る薄膜半導体装置の等価回路である。

【００１１】この薄膜半導体装置は、デ−タライン側に
オフセット領域を有する薄膜半導体素子としての第１の
薄膜トンラジスタＩと、画素電極側にオフセット領域を
有する薄膜半導体素子としての第２の薄膜トランジスタ
ＩＩとを並列接続してなるもので、本実施例においては
アクティブマトリクス素子として用いられているもので
ある。第１の薄膜トランジスタＩ及び第２の薄膜トラン
ジスタＩＩは、オフセット領域の位置（詳細は後述）を
除けばその基本的構成は同一のものであるので、同一の
部分については、第１の薄膜トランジスタＩの説明をも
って第２の薄膜トランジスタＩＩの説明に代えることと
する。本実施例における第１の薄膜トランジスタＩは、
絶縁基板１上の略同一平面内に、デ−タライン側高不純
物濃度領域４、半導体活性層３、オフセット領域１５ａ
及び画素電極側高不純物濃度領域５が形成されている
（図１（ａ）参照）。また、これらデ−タライン側高不
純物濃度領域４等を覆うようにゲ−ト絶縁膜層６が設け
られ、さらに、このゲ−ト絶縁膜層６の上にはゲ−ト電
極７が設けられると共に、このゲ−ト電極７及びゲ−ト
絶縁膜層６を覆うようにして層間絶縁膜層８が形成され
ている。そして、層間絶縁膜層８及びゲ−ト絶縁膜層６
を貫くコンタクト孔９ａ，９ｂが形成され、このコンタ
クト孔９ａ，９ｂにはぞれぞれデ−タ電極１０、画素電
極１１が設けられており、デ−タ電極１０はデ−タライ
ン側高不純物濃度領域４へ、画素電極１１は画素電極側
高不純物濃度領域５へ、それぞれ接続されている。この
第１の薄膜トランジスタＩにおいては、不純物が全く注
入されていないオフセット領域１５ａが半導体活性層３
と画素電極側高不純物濃度領域５との間に形成されてい
る。

【００１２】一方、第２の薄膜トランジスタＩＩにおい
ては、オフセット領域１５ｂがデ−タライン側高不純物
濃度領域４と半導体活性層３との間に設けられている
（図１（ｂ）参照）。そして、第１の薄膜トランジスタ
Ｉのデ−タ電極１０と第２の薄膜トランジスタＩＩのデ
−タ電極１０とは層間絶縁膜層８上においてデ−タライ
ン１４を介して接続されている（図３（ｂ）参照）。ま
た、第１の薄膜トランジスタＩのゲ−ト電極７と第２の
薄膜トランジスタＩＩのゲ−ト電極７とは相互に接続さ
れると共に、ゲ−ト電極ライン１６に接続されている
（図３（ｂ）参照）。さらに、第１の薄膜トランジスタ
Ｉの画素電極側高不純物濃度領域５と第２の薄膜トラン
ジスタＩＩの画素電極側高不純物濃度領域５とは一体に
形成されると共に、その接続部分からは蓄積容量１７を
構成する一方の電極１７ａが、第１及び第２の薄膜トラ
ンジスタＩ，ＩＩのチャンネル方向（図３において紙面
左右方向）に平行するように延設されている。この一方
の電極１７ａは、ゲ−ト電極ライン１６と略同一平面上
に設けられた他方の電極１７ｂとゲ−ト絶縁膜層６を介
して平行に対向するようになっている。

【００１３】図４には上述した構成の薄膜半導体装置の
等価回路が示されている。すなわち、第１の薄膜トラン
ジスタＩのゲ−ト電極７と第２の薄膜トランジスタＩＩ
のゲ−ト電極７とは相互に接続されると共に、ゲ−ト電
極ライン１６へ接続されている。また、第１及び第２の
薄膜トランジスタＩ，ＩＩのデ−タ電極１０はデ−タラ
イン１４を介して相互に接続されている。さらに、第１
及び第２の薄膜トランジスタＩ，ＩＩの画素電極１１
は、相互に接続されるともに、蓄積容量１７の一方の電
極１７ａ及び等価的にコンデンサで表示された液晶素子
１８に接続されている。

【００１４】次に、上述した構成の薄膜半導体装置の製
造プロセスについて図２及び図３を参照しつつ説明す
る。先ず、ガラス等の絶縁部材からなる絶縁基板１の上
にｐｏｌｙ−Ｓｉを着膜し、これを図２（ａ）に示され
るように略櫛の島状にパタ−ニングして半導体活性層３
を形成する。続いて、例えば酸化シリコンを着膜してゲ
−ト絶縁膜層６を形成する。さらに、ｐｏｌｙ−Ｓｉを
着膜し、フォトリソグラフィ−によりパタ−ニングする
ことによってゲ−ト電極７及び蓄積容量１７の他方の電
極１７ｂを形成する（図２（ｂ）参照）。

【００１５】次に、ゲ−ト電極７及びオフセット領域１
５ａ，１５ｂを覆うマスクを使用し、例えば、イオンシ
ャワ−法によりリン、ボロン等の不純物を注入すること
により、先に形成した半導体活性層３の一部にデ−タラ
イン側高不純物濃度領域４及び画素電極側高不純物濃度
領域５を設ける（図３（ａ）参照）。ここで、本実施例
におけるオフセット領域１５ａ，１５ｂの長さＬＰ及び
ＬＤの設計値は、共に１μｍに設定してある。次に、例
えばシリコン酸化膜（ＳｉＯｘ）を堆積させることによ
って、層間絶縁膜層８を形成し、その後、コンタクト孔
９ａ，９ｂの形成、デ−タ電極１０及びデ−タライン１
４並びに画素電極１１の形成を、この種の薄膜トランジ
スタの製造に用いられている一般的製造手法に基づいて
行うことにより本薄膜半導体装置が完成する。

【００１６】次に、本実施例の薄膜半導体装置の動作に
ついて、デ−タ電極１０が高電位になる場合と、画素電
極１１が高電位となる場合とに別けて説明する。先ず、
デ−タ電極１０が画素電極１１に比して高電位となる場
合であるが、この場合、デ−タ電極１０が接続されたデ
−タライン側高不純物濃度領域４がドレイン、画素電極
１１が接続された画素電極側高不純物濃度領域５がソ−
スとして、それぞれ機能する。第１の薄膜トランジスタ
Ｉのソ−ス側（画素電極側高不純物濃度５側）に位置す
るオフセット領域１５ａの長さＬＰの長さは、マスクア
ラインメントのばらつきを考慮しても０．５μｍ以上で
あるので、オフ状態及びオン状態のいずれにおいても電
流は全く流れず、この第１の薄膜トランジスタＩは実質
的には非動作状態となり、アクティブマトリクス素子と
しては機能しないこととなる。したがって、アクティブ
マトリクス素子として機能するのは第２の薄膜トランジ
スタＩＩのみとなる。この第２の薄膜トランジスタＩＩ
においては、ドレインとなるデ−タ電極側高不純物濃度
領域４側にオフセット領域１５ｂが位置し（図１（ｂ）
参照）、その長さＬＤはマスクアライメントのばらつき
を考慮しても少なくとも０．５μｍはあるため、オフ電
流は従来のもの（例えば、図５に示されたいわゆるデュ
アルゲ−ト構造と称される２つの薄膜トランジスタを直
列接続してなるもの）に比して、１／１０以下と小さ
い。したがって、蓄積容量１７を構成する２つの電極１
７ａ，１７ｂの面積が従来に比して１／１０程度であっ
ても画素電位を必要な時間十分な電位に保持することが
できる。また、この第２の薄膜トランジスタＩＩのオフ
セット領域１５ｂの長さＬＤは、マスクアラインメント
のばらつきを考慮しても最大１．５μｍであるので、オ
ン電流に対する影響は殆どない程度である。

【００１７】次に、画素電極１１側がデ−タ電極１０に
比して高電位となる場合であるが、この場合、画素電極
側高不純物濃度領域５がドレイン、デ−タライン側高不
純物濃度領域４がソ−スとして、それぞれ機能すること
となる。そして、第２の薄膜トランジスタＩＩにおける
オフセット領域１５ｂの長さＬＤは、上述したようにマ
スクアライメントのばらつきを考慮しても少なくとも
０．５μｍはあるため、オフ状態及びオン状態のいずれ
においても電流は全く流れず、このように画素電極１１
側が高電位となる場合においては、第２の薄膜トランジ
スタＩＩはアクティブマトリクス素子として機能しない
こととなる。一方、第１の薄膜トランジスタＩにおいて
は、オフセット領域１５ａはドレイン（画素電極側高不
純物濃度領域５）側となり、その長さＬＰは、ばらつき
を考慮しても少なくとも０．５μｍはあるので、オフ電
流は従来のいわゆるデュアルゲ−ト構造のもの（図５参
照）に比して１／１０程度となる。このため、先のデ−
タ電極１０が高電位である場合と同様に、蓄積容量１７
を構成する２つの電極１７ａ，１７ｂの面積が従来に比
して１／１０程度であっても画素電位を必要な時間十分
な電位に保持することができることとなる。また、この
第１の薄膜トランジスタＩにおいては、オフセット領域
１５ａの長さＬＰは、マスクアラインメントのばらつき
を考慮しても、最大１．５μｍ程度であるのでオン電流
には殆ど影響を与えることはない。

【００１８】本実施例においては、画素電極側高不純物
濃度領域５と半導体活性層３との間にオフセット領域１
５ａを設けてなる第１の薄膜トランジスタＩと、デ−タ
ライン側高不純物濃度領域４と半導体活性層３との間に
オフセット領域１５ｂを設けてなる第２の薄膜トランジ
スタＩＩとを並列接続し、デ−タ電極１０側又は画素電
極１１のいずれかが高電位となると、第１又は第２の薄
膜トンランジスタＩ，ＩＩのいずれかがオン状態とな
り、しかもそのオン状態となる薄膜トランジスタは、高
電位側にオフセット領域を有するものであるので、オフ
状態においてはオフ電流が従来に比して十分小さいもの
となるものである。

【００１９】尚、上述の実施例においては製造の際、ゲ
−ト電極７及び蓄積容量１７の他方の電極１７ｂを形成
した後にゲ−ト電極７及びオフセット領域１５ａ，１５
ｂを覆うマスクを使用し、例えば、イオンシャワ−法に
よりリン、ボロン等の不純物を注入するようにしたが、
ゲ−ト電極７及び蓄積容量１７の他方の電極１７ｂを形
成下後に、少量の不純物イオンを全面に注入し、その後
にマスクを使用して大量の不純物イオン注入を行うよう
にすると、薄膜トランジスタのオン電流を大きくするこ
ととなるので好都合である。

【００２０】

【発明の効果】以上、述べたように、本発明によれば、
二つの高不純物濃度領域の一方の側にオフセット領域を
有する２つ薄膜半導体素子を、互いにオフセット領域が
ない高不純物濃度領域が同士が接続されるように並列接
続する構成とすることにより、いずれの高不純物濃度領
域が他方の高不純物濃度領域より高電位となっても、並
列接続された２つの薄膜半導体素子の内、高電位となっ
た高不純物濃度領域側にオフセット領域を有する薄膜半
導体素子が動作することとなるので、そのオフセット領
域の長さが多少ばらついてもオン電流値に与える影響は
小さく、しかもオフ電流を低減することができることと
なる。そのため、液晶ディスプレイ装置のアクティブマ
トリクス素子として使用した際には、液晶素子の電荷蓄
積の能力不足を補うために設けられる蓄積容量の大きさ
が小さくて済むので、一画素当りの開口率を向上させる
ことができ、しかも液晶の動作に必要な電荷を十分な時
間保持することができることとなり液晶ディスプレイ装
置の表示能力の向上に寄与することができるという効果
を奏するものである。

【図面の簡単な説明】

【図１】 本発明に係る薄膜半導体装置の一実施例を示
す縦断面図であり、（ａ）は図３（ｂ）ＡＡ線断面図、
（ｂ）は図３ＢＢ線断面図である。

【図２】 本発明に係る薄膜半導体装置の製造工程を説
明するための製造工程の主要部における平面図である。

【図３】 本発明に係る薄膜半導体装置の製造工程を説
明するための製造工程の主要部における平面図ある。

【図４】 図１に示された実施例の薄膜半導体装置の等
価回路図である。

【図５】 従来の薄膜半導体素子を説明する説明図であ
る。

【図６】 従来の薄膜半導体素子の他の例を示す縦断面
図である。

【符号の説明】

３…半導体活性層、 ４…デ−タライン側高不純物濃度
領域、 ５…画素電極側高不純物濃度領域、 １０…デ
−タ電極、 １１…画素電極、 １４…デ−タライン、
１５ａ，１５ｂ…オフセット領域、 １６…ゲ−ト電
極ライン、 １７…蓄積容量

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体活性層の両脇にそれぞれ高い不純
   物濃度を有する第１の高不純物濃度領域と第２の高不純
   物領域とを形成し、これら第１及び第２の高不純物濃度
   領域並びに前記半導体活性層を覆うようにゲ−ト絶縁膜
   層を積層し、前記半導体活性層の位置に対応する前記ゲ
   −ト絶縁膜層上の位置にゲ−ト電極を設けてなる２つの
   薄膜半導体素子が並列接続され、前記２つの薄膜半導体
   素子の一方は、前記第２の高不純物濃度領域と前記半導
   体活性層との間にオフセット領域が、前記２つの薄膜半
   導体素子の他方は、前記第１の高不純物濃度領域と前記
   半導体活性層との間にオフセット領域が、それぞれ形成
   されてなることを特徴とする薄膜半導体装置。