JPH0682834A - アクティブマトリクスパネル - Google Patents
アクティブマトリクスパネルInfo
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- JPH0682834A JPH0682834A JP25759592A JP25759592A JPH0682834A JP H0682834 A JPH0682834 A JP H0682834A JP 25759592 A JP25759592 A JP 25759592A JP 25759592 A JP25759592 A JP 25759592A JP H0682834 A JPH0682834 A JP H0682834A
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- capacitor
- gate
- active matrix
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Abstract
(57)【要約】
【目的】 リ−ク電流が少なく、且つ配線が少ないアク
ティブマトリクスパネルを提供する。 【構成】 第２ゲ−ト電極２０とコンデンサ下部電極１
０ａとはガラス基板１８の上に配され且つ相互に接続さ
れてオフセット領域９に多数キャリアを生ずる極性の電
圧が印加されるようになっている。一方、ｐｏｌｙ−Ｓ
ｉ層２の一部にはソ−ス拡散領域３及びドレイン拡散領
域４が形成されると共に、オフセット領域９上には第１
ゲ−ト線１２が設けられている。
ティブマトリクスパネルを提供する。 【構成】 第２ゲ−ト電極２０とコンデンサ下部電極１
０ａとはガラス基板１８の上に配され且つ相互に接続さ
れてオフセット領域９に多数キャリアを生ずる極性の電
圧が印加されるようになっている。一方、ｐｏｌｙ−Ｓ
ｉ層２の一部にはソ−ス拡散領域３及びドレイン拡散領
域４が形成されると共に、オフセット領域９上には第１
ゲ−ト線１２が設けられている。
Description
【０００１】
【産業上の利用分野】本発明は、液晶ディスプレイ等の
表示素子を駆動するいわゆるアクティブマトリクスパネ
ルに係り、特に、低リ−ク電流で且つ構造の簡素化を図
ったアクティブマトリクスパネルに関する。
表示素子を駆動するいわゆるアクティブマトリクスパネ
ルに係り、特に、低リ−ク電流で且つ構造の簡素化を図
ったアクティブマトリクスパネルに関する。
【０００２】
【従来の技術】近年、アクティブマトリクスパネルにお
ける能動素子として、これまでのアモルファスシリコン
薄膜トランジスタに代って、移動度が高いポリシリコン
薄膜トランジスタを用いたものが種々提案されている。
ところが、このポリシリコン薄膜トランジスタにおいて
は、アモルファスシリコン薄膜トランジスタに比してリ
−ク電流が高いという欠点があり、この欠点を解決する
技術として、例えば、「Extended Abstracts of the 22
nd ConferenceonSolid State Devices and Materials
（ p1011）」には、ゲ−トとドレインの間にオフセット
領域と称される不純物がド−ピングされてない領域を設
けると共に、その上面を覆うように第２のゲ−ト電極を
設けることが提案されている。
ける能動素子として、これまでのアモルファスシリコン
薄膜トランジスタに代って、移動度が高いポリシリコン
薄膜トランジスタを用いたものが種々提案されている。
ところが、このポリシリコン薄膜トランジスタにおいて
は、アモルファスシリコン薄膜トランジスタに比してリ
−ク電流が高いという欠点があり、この欠点を解決する
技術として、例えば、「Extended Abstracts of the 22
nd ConferenceonSolid State Devices and Materials
（ p1011）」には、ゲ−トとドレインの間にオフセット
領域と称される不純物がド−ピングされてない領域を設
けると共に、その上面を覆うように第２のゲ−ト電極を
設けることが提案されている。
【０００３】図６には、かかる第２のゲ−ト電極を有す
るアクティブマトリクスパネルの構成例が示されてお
り、以下、同図を参照しつつその構成を概略的に説明す
る。このアクティブマトリクスパネルは、絶縁性基板１
にｐｏｌｙ−Ｓｉ層２の一部に形成されたソ−ス及びド
レイン拡散領域３，４と、ゲ−ト絶縁膜５と、第１ゲ−
ト電極６と、層間絶縁膜７と、第２ゲ−ト電極８とが順
に積層されてなり、第１ゲ−ト電極６はソ−ス拡散領域
３とドレイン拡散領域４との間にオフセット領域９が形
成されるように設けられている。また、ドレイン拡散領
域４が形成された同じｐｏｌｙ−Ｓｉ層２においては、
ドレイン拡散領域４と隣接した部位に、コンデンサ下部
電極１０ａが、さらに、第１ゲ−ト電極６が形成された
面と同じ平面にはコンデンサ上部電極１０ｂが、それぞ
れ設けられている。そして、コンデンサ下部電極１０ａ
とコンデンサ上部電極１０ｂとで、この種のアクティブ
マトリクスパネルに設けられている電荷蓄積のためのコ
ンデンサ１１が形成されるようになっている。
るアクティブマトリクスパネルの構成例が示されてお
り、以下、同図を参照しつつその構成を概略的に説明す
る。このアクティブマトリクスパネルは、絶縁性基板１
にｐｏｌｙ−Ｓｉ層２の一部に形成されたソ−ス及びド
レイン拡散領域３，４と、ゲ−ト絶縁膜５と、第１ゲ−
ト電極６と、層間絶縁膜７と、第２ゲ−ト電極８とが順
に積層されてなり、第１ゲ−ト電極６はソ−ス拡散領域
３とドレイン拡散領域４との間にオフセット領域９が形
成されるように設けられている。また、ドレイン拡散領
域４が形成された同じｐｏｌｙ−Ｓｉ層２においては、
ドレイン拡散領域４と隣接した部位に、コンデンサ下部
電極１０ａが、さらに、第１ゲ−ト電極６が形成された
面と同じ平面にはコンデンサ上部電極１０ｂが、それぞ
れ設けられている。そして、コンデンサ下部電極１０ａ
とコンデンサ上部電極１０ｂとで、この種のアクティブ
マトリクスパネルに設けられている電荷蓄積のためのコ
ンデンサ１１が形成されるようになっている。
【０００４】かかる構成における等価回路は、図７に示
されるように横方向（図７において紙面左右方向）にお
いて各第１ゲ−ト電極６は、共通の第１ゲ−ト線１２
に、また、各第２ゲ−ト電極８は共通の第２ゲ−ト線１
３に、それぞれ接続されている。さらに、縦方向（図７
において紙面上下方向）で各ソ−ス電極１４は共通のデ
−タ線１６に接続される一方、ドレイン電極１５は図示
されない表示素子のＩＴＯ電極に接続されると共に、コ
ンデンサ１１の下部電極１０ａに接続されている。そし
て、各コンデンサ１１の上部電極１０ｂは、横方向で共
通のコンデンサ電極線１７に接続されている。
されるように横方向（図７において紙面左右方向）にお
いて各第１ゲ−ト電極６は、共通の第１ゲ−ト線１２
に、また、各第２ゲ−ト電極８は共通の第２ゲ−ト線１
３に、それぞれ接続されている。さらに、縦方向（図７
において紙面上下方向）で各ソ−ス電極１４は共通のデ
−タ線１６に接続される一方、ドレイン電極１５は図示
されない表示素子のＩＴＯ電極に接続されると共に、コ
ンデンサ１１の下部電極１０ａに接続されている。そし
て、各コンデンサ１１の上部電極１０ｂは、横方向で共
通のコンデンサ電極線１７に接続されている。
【０００５】
【発明が解決しようとする課題】上述の構成のアクティ
ブマトリクスパネルにおいては、共通の接続線として第
１ゲ−ト線１２、第２ゲ−ト線１３、デ−タ線１６及び
コンデンサ電極線１７の４種類の配線を必要とするため
に、パネルとしての開口率が低くなり、そのうえ、全配
線長が長くなったり、配線間の交差が増えるため、製造
段階における配線間の短絡が生じ易く、歩留まりが低下
するという問題があった。
ブマトリクスパネルにおいては、共通の接続線として第
１ゲ−ト線１２、第２ゲ−ト線１３、デ−タ線１６及び
コンデンサ電極線１７の４種類の配線を必要とするため
に、パネルとしての開口率が低くなり、そのうえ、全配
線長が長くなったり、配線間の交差が増えるため、製造
段階における配線間の短絡が生じ易く、歩留まりが低下
するという問題があった。
【０００６】本発明は、上記実情に鑑みてなされたもの
で、配線数が少ないアクティブマトリクスパネルを提供
するものである。
で、配線数が少ないアクティブマトリクスパネルを提供
するものである。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
め本発明に係るアクティブマトリクスパネルは、ソ−ス
拡散領域とドレイン拡散領域との間に不純物が注入され
ない真性半導体領域を設けると共に、ソ−ス拡散領域と
ドレイン拡散領域との間で前記真性半導体領域にそれぞ
れ異なる電界を与える第１のゲ−ト電極と第２のゲ−ト
電極とを有してなる複数の薄膜トランジスタと、前記複
数の薄膜トランジスタにそれぞれ一方の電極が接続され
る複数のコンデンサとを有すると共に、これらをマトリ
クス状に配してなるアクティブマトリクスパネルにおい
て、前記第２のゲ−ト電極と前記コンデンサの他方の電
極とを相互に接続してなるものである。
め本発明に係るアクティブマトリクスパネルは、ソ−ス
拡散領域とドレイン拡散領域との間に不純物が注入され
ない真性半導体領域を設けると共に、ソ−ス拡散領域と
ドレイン拡散領域との間で前記真性半導体領域にそれぞ
れ異なる電界を与える第１のゲ−ト電極と第２のゲ−ト
電極とを有してなる複数の薄膜トランジスタと、前記複
数の薄膜トランジスタにそれぞれ一方の電極が接続され
る複数のコンデンサとを有すると共に、これらをマトリ
クス状に配してなるアクティブマトリクスパネルにおい
て、前記第２のゲ−ト電極と前記コンデンサの他方の電
極とを相互に接続してなるものである。
【０００８】
【作用】第２のゲ−ト電極とコンデンサの他方の電極と
が相互に接続される結果、従来、それぞれに接続されて
いた接続配線が一本で済むこととなり、このため、従来
に比して配線構造が簡易となるものである。
が相互に接続される結果、従来、それぞれに接続されて
いた接続配線が一本で済むこととなり、このため、従来
に比して配線構造が簡易となるものである。
【０００９】
【実施例】以下、図１乃至図５を参照しつつ、本発明に
係るアクティブマトリクスパネルについて説明する。こ
こで、図１は本発明に係るアクティブマトリクスパネル
の一実施例を示す縦断面図、図２は図１に示されたアク
ティブマトリクスパネルの製造プロセスを説明するため
の断面図、図３は図１に示されたアクティブマトリクス
パネルの製造プロセスを説明するための平面図、図４は
図１に示されたアクティブマトリクスパネルの製造プロ
セスを説明するための平面図、図５は図１に示されたア
クティブマトリクスパネルの電気等価回路を示す回路図
である。尚、以下の説明においては、図６において説明
した従来のアクティブマトリクスパネルと同一の構成要
素については同一の符号を付して説明するものとする。
このアクティブマトリクスパネル、図に示された構成を
基本単位とし、これを略同一平面上にマトリクス状に複
数配してなるものである。
係るアクティブマトリクスパネルについて説明する。こ
こで、図１は本発明に係るアクティブマトリクスパネル
の一実施例を示す縦断面図、図２は図１に示されたアク
ティブマトリクスパネルの製造プロセスを説明するため
の断面図、図３は図１に示されたアクティブマトリクス
パネルの製造プロセスを説明するための平面図、図４は
図１に示されたアクティブマトリクスパネルの製造プロ
セスを説明するための平面図、図５は図１に示されたア
クティブマトリクスパネルの電気等価回路を示す回路図
である。尚、以下の説明においては、図６において説明
した従来のアクティブマトリクスパネルと同一の構成要
素については同一の符号を付して説明するものとする。
このアクティブマトリクスパネル、図に示された構成を
基本単位とし、これを略同一平面上にマトリクス状に複
数配してなるものである。
【００１０】図１に示された構成を説明すれば、ガラス
基板１８の上に第２ゲ−ト電極２０及びコンデンサ下部
電極１０ａが配され、これら、第２ゲ−ト電極２０及び
コンデンサ下部電極１０ａを覆うようにＳｉＯ2 膜１９
が設けられている。さらに、このＳｉＯ2 膜１９の上に
チャンネル層９ａ、ソ−ス拡散領域３、ドレイン拡散領
域４及びコンデンサ上部電極１０ｂが配され、これらソ
−ス拡散領域３、ドレイン拡散領域４及びコンデンサ上
部電極１０ｂの上にゲ−ト絶縁膜５、第１ゲ−ト線１
２、層間絶縁膜７が順に積層されると共に、この層間絶
縁膜７上にはソ−ス拡散領域３に接続されたソ−ス電極
１４及びドレイン拡散領域４に接続されたドレイン電極
１５並びにＩＴＯ電極２１がそれぞれ設けられており、
ドレイン電極１５はＩＴＯ電極２１に接続されている。
そして、これら層間絶縁膜７、ソ−ス電極１４、ドレイ
ン電極及びＩＴＯ電極２１を覆うようにパシベ−ション
膜２６が設けられている。
基板１８の上に第２ゲ−ト電極２０及びコンデンサ下部
電極１０ａが配され、これら、第２ゲ−ト電極２０及び
コンデンサ下部電極１０ａを覆うようにＳｉＯ2 膜１９
が設けられている。さらに、このＳｉＯ2 膜１９の上に
チャンネル層９ａ、ソ−ス拡散領域３、ドレイン拡散領
域４及びコンデンサ上部電極１０ｂが配され、これらソ
−ス拡散領域３、ドレイン拡散領域４及びコンデンサ上
部電極１０ｂの上にゲ−ト絶縁膜５、第１ゲ−ト線１
２、層間絶縁膜７が順に積層されると共に、この層間絶
縁膜７上にはソ−ス拡散領域３に接続されたソ−ス電極
１４及びドレイン拡散領域４に接続されたドレイン電極
１５並びにＩＴＯ電極２１がそれぞれ設けられており、
ドレイン電極１５はＩＴＯ電極２１に接続されている。
そして、これら層間絶縁膜７、ソ−ス電極１４、ドレイ
ン電極及びＩＴＯ電極２１を覆うようにパシベ−ション
膜２６が設けられている。
【００１１】次に、上述の構成のアクティブマトリクス
パネルの製造プロセスについて図２乃至図４を参照しつ
つ説明する。先ず、ガラス基板１８の上にｐｏｌｙ−Ｓ
ｉを着膜し、イオン注入によりド−ピングした後に、フ
ォトリソグラフィ−によって第２ゲ−ト電極２０及びコ
ンデンサ下部電極１０ａを図２（ａ）及び図３（ａ）に
示されるように形成する。本実施例における第２ゲ−ト
電極２０とコンデンサ下部電極１０ａとは図３（ａ）に
示されたようにｐｏｌｙ−Ｓｉ接続配線２７で接続され
るようになっている。また、コンデンサ下部電極１０ａ
からは第２ゲ−ト・コンデンサ共通線２３が引き出され
ており、この線２３が従来の第２ゲ−ト線（図７の符号
１３参照）及びコンデンサ電極線（図７の符号１７参
照）を兼ねるようになっている。尚、図２（ａ）は図３
（ａ）のＡ−Ａ線縦断面図である。
パネルの製造プロセスについて図２乃至図４を参照しつ
つ説明する。先ず、ガラス基板１８の上にｐｏｌｙ−Ｓ
ｉを着膜し、イオン注入によりド−ピングした後に、フ
ォトリソグラフィ−によって第２ゲ−ト電極２０及びコ
ンデンサ下部電極１０ａを図２（ａ）及び図３（ａ）に
示されるように形成する。本実施例における第２ゲ−ト
電極２０とコンデンサ下部電極１０ａとは図３（ａ）に
示されたようにｐｏｌｙ−Ｓｉ接続配線２７で接続され
るようになっている。また、コンデンサ下部電極１０ａ
からは第２ゲ−ト・コンデンサ共通線２３が引き出され
ており、この線２３が従来の第２ゲ−ト線（図７の符号
１３参照）及びコンデンサ電極線（図７の符号１７参
照）を兼ねるようになっている。尚、図２（ａ）は図３
（ａ）のＡ−Ａ線縦断面図である。
【００１２】次に、プラズマＣＶＤ法によりＳｉＯ2 を
１０００オングストロ−ム程度着膜してＳｉＯ2 膜１９
を形成する。続いてａ−Ｓｉを同じく１０００オングス
トロ−ム程度着膜した後、基板全体を赤外線ランプヒ−
タ−又はレ−ザ光線でアニ−ルし、ａ−Ｓｉをｐｏｌｙ
−Ｓｉに成長させてｐｏｌｙ−Ｓｉ層２を形成する。そ
して、図２（ｂ）及び図３（ｂ）に示されるようにパタ
−ニングした後、フォトレジストを塗布し、フォトリソ
グラフィ−によってフォトレジストの一部を除去し（図
２（ｂ）参照）、残されたフォトレジスト２４をマスク
としてイオン注入を行うことにより、ソ−ス拡散領域
３、ドレイン拡散領域４及びコンデンサ上部電極１０ｂ
を形成する。この際、ソ−ス拡散領域３とドレイン拡散
領域４の間にマスクとしてのフォトレジスト２４がある
ために両拡散領域３，４の間は、イオンが注入されない
オフセット領域９が形成されることとなる。
１０００オングストロ−ム程度着膜してＳｉＯ2 膜１９
を形成する。続いてａ−Ｓｉを同じく１０００オングス
トロ−ム程度着膜した後、基板全体を赤外線ランプヒ−
タ−又はレ−ザ光線でアニ−ルし、ａ−Ｓｉをｐｏｌｙ
−Ｓｉに成長させてｐｏｌｙ−Ｓｉ層２を形成する。そ
して、図２（ｂ）及び図３（ｂ）に示されるようにパタ
−ニングした後、フォトレジストを塗布し、フォトリソ
グラフィ−によってフォトレジストの一部を除去し（図
２（ｂ）参照）、残されたフォトレジスト２４をマスク
としてイオン注入を行うことにより、ソ−ス拡散領域
３、ドレイン拡散領域４及びコンデンサ上部電極１０ｂ
を形成する。この際、ソ−ス拡散領域３とドレイン拡散
領域４の間にマスクとしてのフォトレジスト２４がある
ために両拡散領域３，４の間は、イオンが注入されない
オフセット領域９が形成されることとなる。
【００１３】次に、フォトレジスタ２４を除去し、Ｓｉ
Ｏ2 を堆積させてゲ−ト絶縁膜５を形成し、この後、ｐ
ｏｌｙ−Ｓｉを堆積してパタ−ニングすることによって
第１ゲ−ト線１２を形成する（図２（ｃ）及び図４
（ａ）参照）。この時、第１のゲ−ト電極となる第１の
ゲ−ト線１２とソ−ス・ドレイン領域３，４との間に不
純物が注入されていないオフセット領域ができるように
する。このオフセット領域９の長さＬ（図２（ｃ）参
照）は、例えば、２μｍ程度に設定する。続いて、Ｓｉ
Ｏ2 をプラズマＣＶＤ法により５０００オングストロ−
ム乃至１μｍ程度着膜して層間絶縁膜７を形成する。そ
して、この層間絶縁膜７及びゲ−ト絶縁膜５を貫いてソ
−ス拡散領域３及びドレイン拡散領域４にそれぞれ連通
するビアホ−ル２５ａ，２５ｂを穿設する（図１及び図
４（ａ）参照）。続いて、水素プラズマ処理を施してｐ
ｏｌｙ−Ｓｉ層２とゲ−ト絶縁膜５との境界面における
ダングリングボンドを水素で終端して欠陥準位密度を低
減する。
Ｏ2 を堆積させてゲ−ト絶縁膜５を形成し、この後、ｐ
ｏｌｙ−Ｓｉを堆積してパタ−ニングすることによって
第１ゲ−ト線１２を形成する（図２（ｃ）及び図４
（ａ）参照）。この時、第１のゲ−ト電極となる第１の
ゲ−ト線１２とソ−ス・ドレイン領域３，４との間に不
純物が注入されていないオフセット領域ができるように
する。このオフセット領域９の長さＬ（図２（ｃ）参
照）は、例えば、２μｍ程度に設定する。続いて、Ｓｉ
Ｏ2 をプラズマＣＶＤ法により５０００オングストロ−
ム乃至１μｍ程度着膜して層間絶縁膜７を形成する。そ
して、この層間絶縁膜７及びゲ−ト絶縁膜５を貫いてソ
−ス拡散領域３及びドレイン拡散領域４にそれぞれ連通
するビアホ−ル２５ａ，２５ｂを穿設する（図１及び図
４（ａ）参照）。続いて、水素プラズマ処理を施してｐ
ｏｌｙ−Ｓｉ層２とゲ−ト絶縁膜５との境界面における
ダングリングボンドを水素で終端して欠陥準位密度を低
減する。
【００１４】この後、例えば、スパッタリング法により
アルミニウム（Ａｌ）を着膜し、さらにパタ−ニングす
ることによりソ−ス電極１４及びドレイン電極１５を形
成する（図１及び図４（ｂ）参照）。その後、ドレイン
電極１５を、ＩＴＯ電極２１に接続する。最後に、パシ
ベ−ション膜２６を全体に着膜して一連の製造プロセス
が完了する。この製造プロセスに用いられるマスク数
は、従来のもの（例えば、図６で説明したもの）と同一
である。
アルミニウム（Ａｌ）を着膜し、さらにパタ−ニングす
ることによりソ−ス電極１４及びドレイン電極１５を形
成する（図１及び図４（ｂ）参照）。その後、ドレイン
電極１５を、ＩＴＯ電極２１に接続する。最後に、パシ
ベ−ション膜２６を全体に着膜して一連の製造プロセス
が完了する。この製造プロセスに用いられるマスク数
は、従来のもの（例えば、図６で説明したもの）と同一
である。
【００１５】本実施例におけるアクティブマトリクスの
等価回路は、図５に示されるように第２ゲ−ト電極２０
とコンデンサ下部電極１０ａとが第２ゲ−ト・コンデン
サ共通線２３に接続されることとなり、共通配線の種類
は、デ−タ線１６、第１ゲ−ト線１２及び第２ゲ−ト・
コンデンサ共通線２３の３種で済み、従来のもの（図７
参照）より１種類少なくて済むこととなる。尚、本実施
例における第１ゲ−ト電極６は、図１の構成においては
第１ゲ−ト線１２と一体に吸収された状態となってお
り、このため第１ゲ−ト線１２と別個独立した状態には
設けられていない。
等価回路は、図５に示されるように第２ゲ−ト電極２０
とコンデンサ下部電極１０ａとが第２ゲ−ト・コンデン
サ共通線２３に接続されることとなり、共通配線の種類
は、デ−タ線１６、第１ゲ−ト線１２及び第２ゲ−ト・
コンデンサ共通線２３の３種で済み、従来のもの（図７
参照）より１種類少なくて済むこととなる。尚、本実施
例における第１ゲ−ト電極６は、図１の構成においては
第１ゲ−ト線１２と一体に吸収された状態となってお
り、このため第１ゲ−ト線１２と別個独立した状態には
設けられていない。
【００１６】本実施例のアクティブマトリクスパネルを
駆動する場合、ｐｏｌｙ−Ｓｉ薄膜トランジスタ（以
下、「ＴＦＴ」と言う。）がｐチャンネルで形成されて
いる際には、第２ゲ−ト・コンデンサ共通線２３に−１
２Ｖを印加し、この電圧を保持した状態で駆動すること
によって、第２ゲ−ト電極２０によってオフセット領域
９に常にホ−ルが誘起されために、ＴＦＴが非導通状態
となった時、接合部分への電界集中が避けられることと
なり、この結果、いわゆるリ−ク電流が低く抑圧される
と同時に導通状態におけるいわゆるオン電流が確保され
ることなる。尚、コンデンサ１１は、ビデオ信号が書き
込まれる際、フィ−ドスル−によって画素電極（図示せ
ず）の電位が変動するのを防止するためのものであるの
で、その電位は任意の定電位にあればよいので、本実施
例のように第２ゲ−ト線２０と共通の電位としても別段
支障はないものである。また、上述の実施例において
は、第２のゲ−ト電極２０とコンデンサ下部電極１０ａ
とを同一平面上に設ける構成としたが、図８に示される
ようにコンデンサ下部電極１０ａをゲ−ト絶縁膜５の上
に設けるようにしてもよい。尚、この場合における、第
２のゲ−ト電極２０、コンデンサ下部電極１０ａ及びソ
−ス・ドレイン電極１４，１５等の主要部分の平面図が
図９に示されている。そして、第２のゲ−ト電極２０と
コンデンサ下部電極１０ａとはコンタクト孔２８を介し
て接続されている。
駆動する場合、ｐｏｌｙ−Ｓｉ薄膜トランジスタ（以
下、「ＴＦＴ」と言う。）がｐチャンネルで形成されて
いる際には、第２ゲ−ト・コンデンサ共通線２３に−１
２Ｖを印加し、この電圧を保持した状態で駆動すること
によって、第２ゲ−ト電極２０によってオフセット領域
９に常にホ−ルが誘起されために、ＴＦＴが非導通状態
となった時、接合部分への電界集中が避けられることと
なり、この結果、いわゆるリ−ク電流が低く抑圧される
と同時に導通状態におけるいわゆるオン電流が確保され
ることなる。尚、コンデンサ１１は、ビデオ信号が書き
込まれる際、フィ−ドスル−によって画素電極（図示せ
ず）の電位が変動するのを防止するためのものであるの
で、その電位は任意の定電位にあればよいので、本実施
例のように第２ゲ−ト線２０と共通の電位としても別段
支障はないものである。また、上述の実施例において
は、第２のゲ−ト電極２０とコンデンサ下部電極１０ａ
とを同一平面上に設ける構成としたが、図８に示される
ようにコンデンサ下部電極１０ａをゲ−ト絶縁膜５の上
に設けるようにしてもよい。尚、この場合における、第
２のゲ−ト電極２０、コンデンサ下部電極１０ａ及びソ
−ス・ドレイン電極１４，１５等の主要部分の平面図が
図９に示されている。そして、第２のゲ−ト電極２０と
コンデンサ下部電極１０ａとはコンタクト孔２８を介し
て接続されている。
【００１７】
【発明の効果】以上、述べたように、本発明によれば、
第２のゲ−ト電極を有する薄膜トランジスタと、この薄
膜トランジスタに一方の電極が接続される電荷蓄積用の
コンデンサとをマトリクス状に配してなるアクティブマ
トリクスパネルにおいて、第２のゲ−ト電極と電荷蓄積
用のコンデンサの他方の電極とを接続する構成とするこ
とにより、従来、第２のゲ−ト電極とコンデンサの他方
の電極とのそれぞれに接続される配線が必要であったの
に対して、これら第２のゲ−ト電極とコンデンサの他方
の電極とに対して共通の配線で済むので、配線が少なく
て済み、簡易な構造となるという効果を奏するものであ
る。
第２のゲ−ト電極を有する薄膜トランジスタと、この薄
膜トランジスタに一方の電極が接続される電荷蓄積用の
コンデンサとをマトリクス状に配してなるアクティブマ
トリクスパネルにおいて、第２のゲ−ト電極と電荷蓄積
用のコンデンサの他方の電極とを接続する構成とするこ
とにより、従来、第２のゲ−ト電極とコンデンサの他方
の電極とのそれぞれに接続される配線が必要であったの
に対して、これら第２のゲ−ト電極とコンデンサの他方
の電極とに対して共通の配線で済むので、配線が少なく
て済み、簡易な構造となるという効果を奏するものであ
る。
【図１】 本発明に係るアクティブマトリクスパネルの
一実施例を示す縦断面図である。
一実施例を示す縦断面図である。
【図２】 図１に示されたアクティブマトリクスパネル
の製造プロセスを説明するための断面図である。
の製造プロセスを説明するための断面図である。
【図３】 図１に示されたアクティブマトリクスパネル
の製造プロセスを説明するための平面図である。
の製造プロセスを説明するための平面図である。
【図４】 図１に示されたアクティブマトリクスパネル
の製造プロセスを説明するための平面図である。
の製造プロセスを説明するための平面図である。
【図５】 図１に示されたアクティブマトリクスパネル
の電気的等価回路を示す回路図である。
の電気的等価回路を示す回路図である。
【図６】 従来のアクティブマトリクスパネルの一例を
示す縦断面図である。
示す縦断面図である。
【図７】 図６に示されたアクティブマトリクスパネル
の電気的等価回路を示す回路図である。
の電気的等価回路を示す回路図である。
【図８】 第２のゲ−ト電極とコンデンサ下部電極とが
同一平面に設けない構成のアクティブマトリクスパネル
の縦断面図である。
同一平面に設けない構成のアクティブマトリクスパネル
の縦断面図である。
【図９】 図８に示されたアクティブマトリクスパネル
の主要電極の配置を示す平面図である。
の主要電極の配置を示す平面図である。
２…ｐｏｌｙ−Ｓｉ層、 ３…ソ−ス拡散領域、 ４…
ドレイン拡散領域、６…第１ゲ−ト電極、 ８，２０…
第２ゲ−ト電極、 ９…オフセット領域、 ９ａ…チャ
ンネル層、 １０ａ…コンデンサ下部電極、 １０ｂ…
コンデンサ上部電極、 １２…第１ゲ−ト線、 １３…
第２ゲ−ト線、 １６…デ−タ線、 ２３…第２ゲ−ト
・コンデンサ共通線
ドレイン拡散領域、６…第１ゲ−ト電極、 ８，２０…
第２ゲ−ト電極、 ９…オフセット領域、 ９ａ…チャ
ンネル層、 １０ａ…コンデンサ下部電極、 １０ｂ…
コンデンサ上部電極、 １２…第１ゲ−ト線、 １３…
第２ゲ−ト線、 １６…デ−タ線、 ２３…第２ゲ−ト
・コンデンサ共通線
Claims (1)
- 【請求項１】 ソ−ス拡散領域とドレイン拡散領域との
間に不純物が注入されない真性半導体領域を設けると共
に、ソ−ス拡散領域とドレイン拡散領域との間で前記真
性半導体領域にそれぞれ異なる電界を与える第１のゲ−
ト電極と第２のゲ−ト電極とを有してなる複数の薄膜ト
ランジスタと、前記複数の薄膜トランジスタにそれぞれ
一方の電極が接続される複数のコンデンサとを有すると
共に、これらをマトリクス状に配してなるアクティブマ
トリクスパネルにおいて、前記第２のゲ−ト電極と前記
コンデンサの他方の電極とを相互に接続したことを特徴
とするアクティブマトリクスパネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25759592A JPH0682834A (ja) | 1992-09-02 | 1992-09-02 | アクティブマトリクスパネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25759592A JPH0682834A (ja) | 1992-09-02 | 1992-09-02 | アクティブマトリクスパネル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0682834A true JPH0682834A (ja) | 1994-03-25 |
Family
ID=17308455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25759592A Pending JPH0682834A (ja) | 1992-09-02 | 1992-09-02 | アクティブマトリクスパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682834A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001092377A (ja) * | 1999-09-24 | 2001-04-06 | Sony Corp | 半導体装置及び表示装置 |
| US6864508B2 (en) | 2001-07-17 | 2005-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
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| JP5468612B2 (ja) * | 2009-09-01 | 2014-04-09 | シャープ株式会社 | 半導体装置、アクティブマトリクス基板、及び表示装置 |
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| JP2017069568A (ja) * | 2009-12-04 | 2017-04-06 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US11960174B2 (en) | 2006-06-02 | 2024-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic appliance |
-
1992
- 1992-09-02 JP JP25759592A patent/JPH0682834A/ja active Pending
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