JP2001092377A - 半導体装置及び表示装置 - Google Patents
半導体装置及び表示装置Info
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Abstract
(57)【要約】
【課題】 ボトムゲート型の薄膜トランジスタ素子と同
時に集積形成される薄膜容量素子の欠陥を抑制する。 【解決手段】 半導体装置は、薄膜トランジスタ素子Ｔ
ＦＴと薄膜容量素子Ｃｓとが基板に形成されている。薄
膜トランジスタ素子ＴＦＴは、基板の上に形成されたゲ
ート電極Ｇと、その上に成膜された絶縁膜と、その上に
形成された半導体薄膜３とからなる積層構造を有する。
薄膜容量素子Ｃｓは、基板の上に段差ＳＴを伴って形成
された下側電極ＬＥと、その上に成膜された絶縁膜と、
その上に形成された上側電極ＵＥとからなる積層構造を
有する。上側電極ＵＥは、下側電極ＬＥの段差ＳＴを乗
り越える様にして薄膜トランジスタ素子ＴＦＴから延設
された半導体薄膜３からなり、段差ＳＴを乗り越える部
分のパタン寸法ＰＷが５μｍ以下に設定されている。こ
れにより、欠陥が多発する乗越部ＣＴを限定化する。。
時に集積形成される薄膜容量素子の欠陥を抑制する。 【解決手段】 半導体装置は、薄膜トランジスタ素子Ｔ
ＦＴと薄膜容量素子Ｃｓとが基板に形成されている。薄
膜トランジスタ素子ＴＦＴは、基板の上に形成されたゲ
ート電極Ｇと、その上に成膜された絶縁膜と、その上に
形成された半導体薄膜３とからなる積層構造を有する。
薄膜容量素子Ｃｓは、基板の上に段差ＳＴを伴って形成
された下側電極ＬＥと、その上に成膜された絶縁膜と、
その上に形成された上側電極ＵＥとからなる積層構造を
有する。上側電極ＵＥは、下側電極ＬＥの段差ＳＴを乗
り越える様にして薄膜トランジスタ素子ＴＦＴから延設
された半導体薄膜３からなり、段差ＳＴを乗り越える部
分のパタン寸法ＰＷが５μｍ以下に設定されている。こ
れにより、欠陥が多発する乗越部ＣＴを限定化する。。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びこ
れを利用した表示装置に関する。より詳しくは、薄膜ト
ランジスタと薄膜保持容量とを基板に集積形成した半導
体装置に関する。更に詳しくは、薄膜保持容量の素子欠
陥を抑制する技術に関する。
れを利用した表示装置に関する。より詳しくは、薄膜ト
ランジスタと薄膜保持容量とを基板に集積形成した半導
体装置に関する。更に詳しくは、薄膜保持容量の素子欠
陥を抑制する技術に関する。
【０００２】
【従来の技術】図７は、従来の薄膜半導体装置を基板に
用いたアクティブマトリクス型の表示装置を示す模式的
な部分断面図であり、一画素分のみを表わしている。図
示する様に、表示装置は所定の間隙を介して互いに接合
した一対の基板１，９と、この間隙に保持された電気光
学物質１１とからなる。電気光学物質１１としては例え
ば液晶が用いられる。下側の基板１にはトランジスタ素
子と容量素子と画素電極８が形成される。この例では、
トランジスタ素子は薄膜トランジスタＴＦＴからなり、
容量素子は同じく薄膜の保持容量Ｃｓからなる。保持容
量Ｃｓは、液晶などからなる電気光学物質１１に蓄積さ
れる信号電荷を補助的に保持するものである。この様な
薄膜トランジスタＴＦＴや保持容量Ｃｓが集積的に形成
されたガラスなどからなる基板１を本明細書では半導体
装置と呼んでいる。これに対し、他方の基板９には対向
電極１０が形成されている。一方の基板１側に形成され
た各画素電極８と他方の基板９に形成された対向電極１
０との間に個々の画素が規定される。
用いたアクティブマトリクス型の表示装置を示す模式的
な部分断面図であり、一画素分のみを表わしている。図
示する様に、表示装置は所定の間隙を介して互いに接合
した一対の基板１，９と、この間隙に保持された電気光
学物質１１とからなる。電気光学物質１１としては例え
ば液晶が用いられる。下側の基板１にはトランジスタ素
子と容量素子と画素電極８が形成される。この例では、
トランジスタ素子は薄膜トランジスタＴＦＴからなり、
容量素子は同じく薄膜の保持容量Ｃｓからなる。保持容
量Ｃｓは、液晶などからなる電気光学物質１１に蓄積さ
れる信号電荷を補助的に保持するものである。この様な
薄膜トランジスタＴＦＴや保持容量Ｃｓが集積的に形成
されたガラスなどからなる基板１を本明細書では半導体
装置と呼んでいる。これに対し、他方の基板９には対向
電極１０が形成されている。一方の基板１側に形成され
た各画素電極８と他方の基板９に形成された対向電極１
０との間に個々の画素が規定される。
【０００３】この例では、薄膜トランジスタＴＦＴは所
謂ボトムゲート構造を有し、基板１の上に形成されたゲ
ート電極Ｇと、その上に成膜された絶縁膜２と、その上
に形成された半導体薄膜３とからなる積層構造になって
いる。半導体薄膜３は、ゲート電極Ｇと重なる部分がチ
ャネル領域となり、その両側に不純物が高濃度で注入さ
れたソース領域Ｓとドレイン領域Ｄが形成される。係る
構成を有する薄膜トランジスタＴＦＴは層間絶縁膜４に
より被覆されている。層間絶縁膜の上には信号線Ｙがパ
タニング形成されており、層間絶縁膜４に形成されたコ
ンタクトホールを介して薄膜トランジスタＴＦＴのソー
ス領域Ｓに電気接続している。又、ドレイン領域Ｄ側に
電気接続しているパッド電極６が、同じく層間絶縁膜４
の上にパタニング形成されている。信号線Ｙ及びパッド
電極６は平坦化膜７によって被覆されており、その上に
前述した画素電極８がパタニング形成されている。これ
に対し、保持容量Ｃｓは基板１の上に段差を伴って形成
された下側電極ＬＥと、その上に成膜された誘電体層
と、その上に形成された上側電極ＵＥとからなる積層構
造を有している。この例では、下側電極ＬＥはゲート電
極Ｇと同層の金属膜をパタニングしたものであり、製造
プロセス上必然的に段差ＳＴが形成されている。又、下
側電極ＬＥと上側電極ＵＥの間に挟まれた誘電体層は、
ゲート絶縁膜２と同層の絶縁膜である。又、上側電極Ｕ
Ｅは下側電極ＬＥの段差ＳＴを乗り越える様にして薄膜
トランジスタＴＦＴ側から延設された半導体薄膜３の部
分（ドレイン領域Ｄと同電位）からなり、図では段差Ｓ
Ｔを乗り越える部分を乗越部ＣＴとして表わしている。
謂ボトムゲート構造を有し、基板１の上に形成されたゲ
ート電極Ｇと、その上に成膜された絶縁膜２と、その上
に形成された半導体薄膜３とからなる積層構造になって
いる。半導体薄膜３は、ゲート電極Ｇと重なる部分がチ
ャネル領域となり、その両側に不純物が高濃度で注入さ
れたソース領域Ｓとドレイン領域Ｄが形成される。係る
構成を有する薄膜トランジスタＴＦＴは層間絶縁膜４に
より被覆されている。層間絶縁膜の上には信号線Ｙがパ
タニング形成されており、層間絶縁膜４に形成されたコ
ンタクトホールを介して薄膜トランジスタＴＦＴのソー
ス領域Ｓに電気接続している。又、ドレイン領域Ｄ側に
電気接続しているパッド電極６が、同じく層間絶縁膜４
の上にパタニング形成されている。信号線Ｙ及びパッド
電極６は平坦化膜７によって被覆されており、その上に
前述した画素電極８がパタニング形成されている。これ
に対し、保持容量Ｃｓは基板１の上に段差を伴って形成
された下側電極ＬＥと、その上に成膜された誘電体層
と、その上に形成された上側電極ＵＥとからなる積層構
造を有している。この例では、下側電極ＬＥはゲート電
極Ｇと同層の金属膜をパタニングしたものであり、製造
プロセス上必然的に段差ＳＴが形成されている。又、下
側電極ＬＥと上側電極ＵＥの間に挟まれた誘電体層は、
ゲート絶縁膜２と同層の絶縁膜である。又、上側電極Ｕ
Ｅは下側電極ＬＥの段差ＳＴを乗り越える様にして薄膜
トランジスタＴＦＴ側から延設された半導体薄膜３の部
分（ドレイン領域Ｄと同電位）からなり、図では段差Ｓ
Ｔを乗り越える部分を乗越部ＣＴとして表わしている。
【０００４】
【発明が解決しようとする課題】保持容量Ｃｓは、上述
した様に、薄膜トランジスタＴＦＴのドレイン領域Ｄと
同電位にある上側電極ＵＥと、ゲート電極Ｇと同層の下
側電極ＬＥと、両電極によって挟まれた絶縁膜２で形成
される。この絶縁膜２は薄膜トランジスタＴＦＴのゲー
ト絶縁膜と同層であり、二酸化珪素などをＣＶＤで成膜
することにより容易に形成可能である。この保持容量Ｃ
ｓの形成方法は、誘電体として利用する絶縁膜が非常に
薄い層である為、誘電率が高く比較的小さい電極面積で
大きな容量を作り込むことができる。透過型の表示装置
等画素の開口率を大きく取る必要がある場合には、この
ゲート絶縁膜を誘電体に利用した保持容量Ｃｓが広く用
いられている。
した様に、薄膜トランジスタＴＦＴのドレイン領域Ｄと
同電位にある上側電極ＵＥと、ゲート電極Ｇと同層の下
側電極ＬＥと、両電極によって挟まれた絶縁膜２で形成
される。この絶縁膜２は薄膜トランジスタＴＦＴのゲー
ト絶縁膜と同層であり、二酸化珪素などをＣＶＤで成膜
することにより容易に形成可能である。この保持容量Ｃ
ｓの形成方法は、誘電体として利用する絶縁膜が非常に
薄い層である為、誘電率が高く比較的小さい電極面積で
大きな容量を作り込むことができる。透過型の表示装置
等画素の開口率を大きく取る必要がある場合には、この
ゲート絶縁膜を誘電体に利用した保持容量Ｃｓが広く用
いられている。
【０００５】しかし、誘電体としてゲート絶縁膜を用い
た場合、大きな容量を実現できる反面極めて膜厚が薄い
ことから誘電体の絶縁性が保てない場合がある。例え
ば、ＣＶＤ法により二酸化珪素を成膜して絶縁膜を形成
した場合、成膜異常があった箇所では上側電極と下側電
極との間が電気的に短絡してしまうことがある。保持容
量に短絡欠陥があると画素の表示状態に異常が生じる。
欠陥画素を含む表示装置は結果的に不良になる。
た場合、大きな容量を実現できる反面極めて膜厚が薄い
ことから誘電体の絶縁性が保てない場合がある。例え
ば、ＣＶＤ法により二酸化珪素を成膜して絶縁膜を形成
した場合、成膜異常があった箇所では上側電極と下側電
極との間が電気的に短絡してしまうことがある。保持容
量に短絡欠陥があると画素の表示状態に異常が生じる。
欠陥画素を含む表示装置は結果的に不良になる。
【０００６】特に、誘電体の絶縁破壊による保持容量の
短絡欠陥は、下側電極ＬＥの段差ＳＴに沿って発生し易
い傾向がある。段差ＳＴに沿って成膜された絶縁膜２の
部分は均一性に劣っており、又他の平坦な部分に成膜さ
れた膜に比べ薄くなっている。従って、耐圧が低く、静
電気によって容易に絶縁破壊を起こし短絡欠陥の原因に
なる静電痕が発生し易い。
短絡欠陥は、下側電極ＬＥの段差ＳＴに沿って発生し易
い傾向がある。段差ＳＴに沿って成膜された絶縁膜２の
部分は均一性に劣っており、又他の平坦な部分に成膜さ
れた膜に比べ薄くなっている。従って、耐圧が低く、静
電気によって容易に絶縁破壊を起こし短絡欠陥の原因に
なる静電痕が発生し易い。
【０００７】図８は、図７に示した表示装置の一画素分
の等価回路図である。図示する様に、薄膜トランジスタ
ＴＦＴのソース領域Ｓは信号線Ｙに接続し、ゲート電極
Ｇは走査線Ｘから延設されており、ドレイン領域Ｄは電
気光学素子及び保持容量Ｃｓに接続している。この例の
場合、電気光学素子は液晶セルＣｌｃであり、等価的に
コンデンサで表わしている。液晶セルＣｌｃは画素電極
８と対向電極１０との間に保持された液晶１１からな
る。画素電極８は薄膜トランジスタＴＦＴのドレイン領
域Ｄに接続し、対向電極１０には一定の電位が印加され
ている。一方、保持容量Ｃｓの上側電極ＵＥは半導体薄
膜３の一部からなりドレイン領域Ｄと同電位である。下
側電極ＬＥは所定の電位が供給される容量線Ｘｓから延
設されている。これらのＴＦＴ，Ｃｌｃ，Ｃｓは低抵抗
化された半導体薄膜３によって互いに接続されている。
前述した様に、保持容量Ｃｓには静電気による絶縁破壊
などで短絡欠陥が発生することが多い。Ｃｓに短絡欠陥
が発生すると、液晶セルＣｌｃの画素電極８に短絡した
Ｃｓを介して容量線Ｘｓの電位が印加され、液晶セルＣ
ｌｃの対向電極１０には一定の電位が印加される。従っ
て、液晶セルＣｌｃには常時直流電圧が印加された状態
になる。例えば、対向電極１０の電位と容量線Ｘｓの電
位が同レベルであると、ノーマリホワイトモードの場合
液晶セルＣｌｃは常時白レベルの輝度を表示することに
なり、画素欠陥が目立ってしまう。
の等価回路図である。図示する様に、薄膜トランジスタ
ＴＦＴのソース領域Ｓは信号線Ｙに接続し、ゲート電極
Ｇは走査線Ｘから延設されており、ドレイン領域Ｄは電
気光学素子及び保持容量Ｃｓに接続している。この例の
場合、電気光学素子は液晶セルＣｌｃであり、等価的に
コンデンサで表わしている。液晶セルＣｌｃは画素電極
８と対向電極１０との間に保持された液晶１１からな
る。画素電極８は薄膜トランジスタＴＦＴのドレイン領
域Ｄに接続し、対向電極１０には一定の電位が印加され
ている。一方、保持容量Ｃｓの上側電極ＵＥは半導体薄
膜３の一部からなりドレイン領域Ｄと同電位である。下
側電極ＬＥは所定の電位が供給される容量線Ｘｓから延
設されている。これらのＴＦＴ，Ｃｌｃ，Ｃｓは低抵抗
化された半導体薄膜３によって互いに接続されている。
前述した様に、保持容量Ｃｓには静電気による絶縁破壊
などで短絡欠陥が発生することが多い。Ｃｓに短絡欠陥
が発生すると、液晶セルＣｌｃの画素電極８に短絡した
Ｃｓを介して容量線Ｘｓの電位が印加され、液晶セルＣ
ｌｃの対向電極１０には一定の電位が印加される。従っ
て、液晶セルＣｌｃには常時直流電圧が印加された状態
になる。例えば、対向電極１０の電位と容量線Ｘｓの電
位が同レベルであると、ノーマリホワイトモードの場合
液晶セルＣｌｃは常時白レベルの輝度を表示することに
なり、画素欠陥が目立ってしまう。
【０００８】
【課題を解決する為の手段】上述した従来の技術の課題
を解決する為に以下の手段を講じた。即ち、トランジス
タ素子と容量素子とを基板に形成した半導体装置であっ
て、前記トランジスタ素子は、該基板の上に形成された
ゲート電極と、その上に成膜された絶縁膜と、その上に
形成された半導体薄膜とからなる積層構造を有し、前記
容量素子は、該基板の上に段差を伴って形成された下側
電極と、その上に成膜された絶縁膜と、その上に形成さ
れた上側電極とからなる積層構造を有し、前記上側電極
は、下側電極の段差を乗り越える様にして該トランジス
タ素子から延設された半導体薄膜からなり、該段差を乗
り越える部分のパタン寸法が５μｍ以下に設定されてい
ることを特徴とする。好ましくは、前記半導体薄膜は、
該段差を乗り越える部分のパタン寸法が、半導体薄膜を
パタニングする場合の最小限界に設定されている。又、
前記容量素子の下側電極は、前記トランジスタ素子のゲ
ート電極と同一の導電層をパタニングしたものである。
を解決する為に以下の手段を講じた。即ち、トランジス
タ素子と容量素子とを基板に形成した半導体装置であっ
て、前記トランジスタ素子は、該基板の上に形成された
ゲート電極と、その上に成膜された絶縁膜と、その上に
形成された半導体薄膜とからなる積層構造を有し、前記
容量素子は、該基板の上に段差を伴って形成された下側
電極と、その上に成膜された絶縁膜と、その上に形成さ
れた上側電極とからなる積層構造を有し、前記上側電極
は、下側電極の段差を乗り越える様にして該トランジス
タ素子から延設された半導体薄膜からなり、該段差を乗
り越える部分のパタン寸法が５μｍ以下に設定されてい
ることを特徴とする。好ましくは、前記半導体薄膜は、
該段差を乗り越える部分のパタン寸法が、半導体薄膜を
パタニングする場合の最小限界に設定されている。又、
前記容量素子の下側電極は、前記トランジスタ素子のゲ
ート電極と同一の導電層をパタニングしたものである。
【０００９】本発明の一態様として、以下の手段を講じ
た。即ち、トランジスタ素子と容量素子とを基板に形成
した半導体装置であって、前記トランジスタ素子は、該
基板の上に形成されたゲート電極と、その上に成膜され
た絶縁膜と、その上に形成された半導体薄膜とからなる
積層構造を有し、前記容量素子は、該基板の上に段差を
伴って形成された下側電極と、その上に成膜された絶縁
膜と、その上に形成された上側電極とからなる積層構造
を有し、前記上側電極は、下側電極の段差を乗り越える
様にして該トランジスタ素子から延設された半導体薄膜
からなり、該段差を乗り越える部分がくびれたパタンを
有することを特徴とする。
た。即ち、トランジスタ素子と容量素子とを基板に形成
した半導体装置であって、前記トランジスタ素子は、該
基板の上に形成されたゲート電極と、その上に成膜され
た絶縁膜と、その上に形成された半導体薄膜とからなる
積層構造を有し、前記容量素子は、該基板の上に段差を
伴って形成された下側電極と、その上に成膜された絶縁
膜と、その上に形成された上側電極とからなる積層構造
を有し、前記上側電極は、下側電極の段差を乗り越える
様にして該トランジスタ素子から延設された半導体薄膜
からなり、該段差を乗り越える部分がくびれたパタンを
有することを特徴とする。
【００１０】本発明の他の態様として以下の手段を講じ
た。即ち、トランジスタ素子と容量素子とを基板に形成
した半導体装置であって、前記トランジスタ素子は、該
基板の上に形成されたゲート電極と、その上に成膜され
た絶縁膜と、その上に形成された半導体薄膜とからなる
積層構造を有し、前記容量素子は、該基板の上に段差を
伴って形成された下側電極と、その上に成膜された絶縁
膜と、その上に形成された上側電極とからなる積層構造
を有し、前記上側電極は、下側電極の段差を乗り越える
様にして該トランジスタ素子から延設された半導体薄膜
からなり、該段差を乗り越える部分が段差に沿って部分
的に切り欠かれたパタンを有することを特徴とする。
た。即ち、トランジスタ素子と容量素子とを基板に形成
した半導体装置であって、前記トランジスタ素子は、該
基板の上に形成されたゲート電極と、その上に成膜され
た絶縁膜と、その上に形成された半導体薄膜とからなる
積層構造を有し、前記容量素子は、該基板の上に段差を
伴って形成された下側電極と、その上に成膜された絶縁
膜と、その上に形成された上側電極とからなる積層構造
を有し、前記上側電極は、下側電極の段差を乗り越える
様にして該トランジスタ素子から延設された半導体薄膜
からなり、該段差を乗り越える部分が段差に沿って部分
的に切り欠かれたパタンを有することを特徴とする。
【００１１】本発明の別の態様として以下の手段を講じ
た。即ち、トランジスタ素子と容量素子とを基板に形成
した半導体装置であって、前記トランジスタ素子は、該
基板の上に形成されたゲート電極と、その上に成膜され
た絶縁膜と、その上に形成された半導体薄膜とからなる
積層構造を有し、前記容量素子は、該基板の上に段差を
伴って形成された下側電極と、その上に成膜された絶縁
膜と、その上に形成された上側電極とからなる積層構造
を有し、前記上側電極は、下側電極の段差を乗り越える
様にして該トランジスタ素子から延設された半導体薄膜
からなり、該段差を乗り越える部分が下側電極の一辺の
みに重なるパタンを有することを特徴とする。
た。即ち、トランジスタ素子と容量素子とを基板に形成
した半導体装置であって、前記トランジスタ素子は、該
基板の上に形成されたゲート電極と、その上に成膜され
た絶縁膜と、その上に形成された半導体薄膜とからなる
積層構造を有し、前記容量素子は、該基板の上に段差を
伴って形成された下側電極と、その上に成膜された絶縁
膜と、その上に形成された上側電極とからなる積層構造
を有し、前記上側電極は、下側電極の段差を乗り越える
様にして該トランジスタ素子から延設された半導体薄膜
からなり、該段差を乗り越える部分が下側電極の一辺の
みに重なるパタンを有することを特徴とする。
【００１２】本発明によれば、保持容量の上側電極は、
下側電極の段差を乗り越える様にして薄膜トランジスタ
から延設された半導体薄膜からなり、段差を乗り越える
部分のパタン寸法が５μｍ以下に設定されている。最適
には、このパタン寸法は半導体薄膜をパタニングする場
合のプロセス最小限界まで短縮化されている。この様
に、段差を乗り越える部分の面積を極力小さくすること
で、最も短絡欠陥が発生し易い部分を縮小化し、これに
より欠陥発生率を物理的に抑制可能である。現実問題と
して、保持容量の短絡欠陥はほとんどが下側電極の段差
に沿って発生している。この為、上側電極が下側電極を
段差で乗り越える部分の面積を従来に比し１／１０に圧
縮すると、これとほぼ比例して短絡欠陥発生率を１／１
０にでき、その効果は絶大なものがある。
下側電極の段差を乗り越える様にして薄膜トランジスタ
から延設された半導体薄膜からなり、段差を乗り越える
部分のパタン寸法が５μｍ以下に設定されている。最適
には、このパタン寸法は半導体薄膜をパタニングする場
合のプロセス最小限界まで短縮化されている。この様
に、段差を乗り越える部分の面積を極力小さくすること
で、最も短絡欠陥が発生し易い部分を縮小化し、これに
より欠陥発生率を物理的に抑制可能である。現実問題と
して、保持容量の短絡欠陥はほとんどが下側電極の段差
に沿って発生している。この為、上側電極が下側電極を
段差で乗り越える部分の面積を従来に比し１／１０に圧
縮すると、これとほぼ比例して短絡欠陥発生率を１／１
０にでき、その効果は絶大なものがある。
【００１３】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳細に説明する。図１は本発明に係る半導体装
置及び表示装置の第一実施形態の一例を示す模式的な部
分平面図である。本表示装置は、行状の走査線Ｘと、列
状の信号線Ｙと、両者の交差部に配された行列状の画素
ＰＸＬとを備えている。画素ＰＸＬはトランジスタ素子
と容量素子と電気光学素子とを含んでいる。トランジス
タ素子は薄膜トランジスタＴＦＴからなり、走査線Ｘに
よって選択された時信号線Ｙから電気信号を取り込む。
容量素子は保持容量Ｃｓとして形成されており、取り込
んだ電気信号を保持する。電気光学素子は保持された電
気信号に応じて光学状態が変化する。図示しないが、こ
の電気光学素子はコンタクトＣＯＮを介して薄膜トラン
ジスタＴＦＴのドレイン領域Ｄに接続されている。
の形態を詳細に説明する。図１は本発明に係る半導体装
置及び表示装置の第一実施形態の一例を示す模式的な部
分平面図である。本表示装置は、行状の走査線Ｘと、列
状の信号線Ｙと、両者の交差部に配された行列状の画素
ＰＸＬとを備えている。画素ＰＸＬはトランジスタ素子
と容量素子と電気光学素子とを含んでいる。トランジス
タ素子は薄膜トランジスタＴＦＴからなり、走査線Ｘに
よって選択された時信号線Ｙから電気信号を取り込む。
容量素子は保持容量Ｃｓとして形成されており、取り込
んだ電気信号を保持する。電気光学素子は保持された電
気信号に応じて光学状態が変化する。図示しないが、こ
の電気光学素子はコンタクトＣＯＮを介して薄膜トラン
ジスタＴＦＴのドレイン領域Ｄに接続されている。
【００１４】薄膜トランジスタＴＦＴは、基板（図示せ
ず）の上に形成されたゲート電極Ｇと、その上に成膜さ
れた絶縁膜（図示せず）と、その上に形成された半導体
薄膜３とからなる積層構造を有する。尚、薄膜トランジ
スタＴＦＴのゲート電極Ｇは走査線Ｘから延設されてお
り、ソース領域ＳはコンタクトＣＯＮを介して信号線Ｙ
に接続されており、ドレイン領域Ｄは別のコンタクトＣ
ＯＮを介して電気光学素子（例えば液晶セル）に接続し
ている。保持容量Ｃｓは基板の上に段差ＳＴを伴って形
成された下側電極ＬＥと、その上に成膜された絶縁膜
（図示せず）と、その上に形成された上側電極ＵＥとか
らなる積層構造を有する。図では、下側電極ＬＥは走査
線Ｘと平行に形成された容量線Ｘｓの一部からなる。一
方、上側電極ＵＥは下側電極ＬＥの段差ＳＴを乗り越え
る様にして薄膜トランジスタＴＦＴのドレイン領域Ｄか
ら延設された半導体薄膜３からなる。ここでは、段差Ｓ
Ｔを乗り越える部分を乗越部ＣＴとして表わしている。
ず）の上に形成されたゲート電極Ｇと、その上に成膜さ
れた絶縁膜（図示せず）と、その上に形成された半導体
薄膜３とからなる積層構造を有する。尚、薄膜トランジ
スタＴＦＴのゲート電極Ｇは走査線Ｘから延設されてお
り、ソース領域ＳはコンタクトＣＯＮを介して信号線Ｙ
に接続されており、ドレイン領域Ｄは別のコンタクトＣ
ＯＮを介して電気光学素子（例えば液晶セル）に接続し
ている。保持容量Ｃｓは基板の上に段差ＳＴを伴って形
成された下側電極ＬＥと、その上に成膜された絶縁膜
（図示せず）と、その上に形成された上側電極ＵＥとか
らなる積層構造を有する。図では、下側電極ＬＥは走査
線Ｘと平行に形成された容量線Ｘｓの一部からなる。一
方、上側電極ＵＥは下側電極ＬＥの段差ＳＴを乗り越え
る様にして薄膜トランジスタＴＦＴのドレイン領域Ｄか
ら延設された半導体薄膜３からなる。ここでは、段差Ｓ
Ｔを乗り越える部分を乗越部ＣＴとして表わしている。
【００１５】本発明の特徴事項として、半導体薄膜３の
乗越部ＣＴの段差ＳＴに沿ったパタン寸法ＰＷが５μｍ
以下に設定されている。好ましくは、半導体薄膜３は段
差ＳＴを乗り越える部分ＣＴのパタン寸法ＰＷが、半導
体薄膜３をパタニングする場合の最小限界に設定されて
いる。一般に、半導体薄膜はフォトリソグラフィ及びエ
ッチングによりパタニングされる。フォトリソグラフィ
では半導体薄膜の上にフォトレジストを塗工した後、マ
スクを介して露光処理を行なう。この露光処理に用いる
光線の回折現象や干渉現象により露光精度に限界が生じ
る。結局この露光限界が半導体薄膜のパタニングにおけ
るプロセス限界となり、例えば３．５μｍのオーダーで
ある。前述した様に、保持容量Ｃｓの短絡欠陥は段差Ｓ
Ｔに沿って多発する。本発明ではこの点に着目して、乗
越部ＣＴの段差ＳＴに沿ったパタン幅ＰＷを可能な限り
小さくしている。例えば、従来の点線で示した半導体薄
膜３のパタン形状から、本実施形態の乗越部ＣＴの様に
くびれたパタン形状とすることで、短絡欠陥は顕著に減
少できる。例えば、乗越部ＣＴのパタン幅を従来に比べ
１／７とすると、短絡欠陥発生率もほぼ１／７程度まで
抑えることができる。
乗越部ＣＴの段差ＳＴに沿ったパタン寸法ＰＷが５μｍ
以下に設定されている。好ましくは、半導体薄膜３は段
差ＳＴを乗り越える部分ＣＴのパタン寸法ＰＷが、半導
体薄膜３をパタニングする場合の最小限界に設定されて
いる。一般に、半導体薄膜はフォトリソグラフィ及びエ
ッチングによりパタニングされる。フォトリソグラフィ
では半導体薄膜の上にフォトレジストを塗工した後、マ
スクを介して露光処理を行なう。この露光処理に用いる
光線の回折現象や干渉現象により露光精度に限界が生じ
る。結局この露光限界が半導体薄膜のパタニングにおけ
るプロセス限界となり、例えば３．５μｍのオーダーで
ある。前述した様に、保持容量Ｃｓの短絡欠陥は段差Ｓ
Ｔに沿って多発する。本発明ではこの点に着目して、乗
越部ＣＴの段差ＳＴに沿ったパタン幅ＰＷを可能な限り
小さくしている。例えば、従来の点線で示した半導体薄
膜３のパタン形状から、本実施形態の乗越部ＣＴの様に
くびれたパタン形状とすることで、短絡欠陥は顕著に減
少できる。例えば、乗越部ＣＴのパタン幅を従来に比べ
１／７とすると、短絡欠陥発生率もほぼ１／７程度まで
抑えることができる。
【００１６】図２は、図１に示した（ａ）−（ｂ）−
（ｃ）−（ｄ）−（ｅ）線に沿った断面形状を表わした
展開断面図である。図示する様に、本表示装置は一対の
基板１，９と両者の間に保持された液晶１１とで構成さ
れている。上側の基板９の内表面には透明な対向電極１
０が形成されている。一方、下側のガラス基板１の内表
面には、薄膜トランジスタＴＦＴや保持容量Ｃｓが形成
されている。ＴＦＴはボトムゲート構造を有し、ゲート
電極Ｇの上にゲート絶縁膜２を介して半導体薄膜３が成
膜されている。この半導体薄膜３は例えば多結晶シリコ
ンからなり、所定の形状にパタニングされている。尚、
本発明は多結晶シリコンに限られるものではなく、非晶
質シリコンからなる半導体薄膜３を用いてもよい。又、
一旦非晶質シリコンを成膜した後、レーザ光を照射して
多結晶シリコンに転換した半導体薄膜３を用いることも
できる。半導体薄膜３のゲート電極Ｇと対応する部分に
は上からストッパ５が形成されており、薄膜トランジス
タＴＦＴのチャネル領域を保護している。係る構成を有
する薄膜トランジスタＴＦＴは層間絶縁膜４により被覆
されている。その上には信号線Ｙがパタニング形成され
ており、層間絶縁膜４に開口したコンタクトホールを介
してＴＦＴのソース領域Ｓに電気接続している。
（ｃ）−（ｄ）−（ｅ）線に沿った断面形状を表わした
展開断面図である。図示する様に、本表示装置は一対の
基板１，９と両者の間に保持された液晶１１とで構成さ
れている。上側の基板９の内表面には透明な対向電極１
０が形成されている。一方、下側のガラス基板１の内表
面には、薄膜トランジスタＴＦＴや保持容量Ｃｓが形成
されている。ＴＦＴはボトムゲート構造を有し、ゲート
電極Ｇの上にゲート絶縁膜２を介して半導体薄膜３が成
膜されている。この半導体薄膜３は例えば多結晶シリコ
ンからなり、所定の形状にパタニングされている。尚、
本発明は多結晶シリコンに限られるものではなく、非晶
質シリコンからなる半導体薄膜３を用いてもよい。又、
一旦非晶質シリコンを成膜した後、レーザ光を照射して
多結晶シリコンに転換した半導体薄膜３を用いることも
できる。半導体薄膜３のゲート電極Ｇと対応する部分に
は上からストッパ５が形成されており、薄膜トランジス
タＴＦＴのチャネル領域を保護している。係る構成を有
する薄膜トランジスタＴＦＴは層間絶縁膜４により被覆
されている。その上には信号線Ｙがパタニング形成され
ており、層間絶縁膜４に開口したコンタクトホールを介
してＴＦＴのソース領域Ｓに電気接続している。
【００１７】一方、保持容量Ｃｓは容量線の一部である
下側電極ＬＥと半導体薄膜３の一部である上側電極ＵＥ
との間に挟持された絶縁膜を誘電体層として形成されて
いる。尚、下側電極ＬＥを含む容量線はゲート電極Ｇを
含む走査線と同一材料である。又、誘電体層はゲート絶
縁膜２と同一層である。係る構成を有する保持容量Ｃｓ
はＴＦＴのドレイン領域Ｄに電気接続している。前述し
た様に、本発明の特徴事項として、下側電極ＬＥの段差
ＳＴに沿った上側電極ＵＥの乗越部ＣＴは、くびれたパ
タン形状となっており、極力乗越部ＣＴの面積が少なく
なる様に設計されている。
下側電極ＬＥと半導体薄膜３の一部である上側電極ＵＥ
との間に挟持された絶縁膜を誘電体層として形成されて
いる。尚、下側電極ＬＥを含む容量線はゲート電極Ｇを
含む走査線と同一材料である。又、誘電体層はゲート絶
縁膜２と同一層である。係る構成を有する保持容量Ｃｓ
はＴＦＴのドレイン領域Ｄに電気接続している。前述し
た様に、本発明の特徴事項として、下側電極ＬＥの段差
ＳＴに沿った上側電極ＵＥの乗越部ＣＴは、くびれたパ
タン形状となっており、極力乗越部ＣＴの面積が少なく
なる様に設計されている。
【００１８】上述したＴＦＴ及びＣｓは層間絶縁膜４及
び平坦化膜７により被覆されている。その上には画素電
極８が形成されており、パッド電極６を介してＴＦＴの
ドレイン領域Ｄと電気接続している。この画素電極８と
対向電極１０との間に保持された液晶１１とで、画素毎
に液晶セルが構成される。本例の場合、画素電極８はＩ
ＴＯなどの透明導電膜からなり、透過型の反射装置とな
っている。尚、本発明は透過型の表示装置に限られるも
のではなく、画素電極８を金属反射膜などで形成した反
射型の表示装置にも適用可能であることは言うまでもな
い。
び平坦化膜７により被覆されている。その上には画素電
極８が形成されており、パッド電極６を介してＴＦＴの
ドレイン領域Ｄと電気接続している。この画素電極８と
対向電極１０との間に保持された液晶１１とで、画素毎
に液晶セルが構成される。本例の場合、画素電極８はＩ
ＴＯなどの透明導電膜からなり、透過型の反射装置とな
っている。尚、本発明は透過型の表示装置に限られるも
のではなく、画素電極８を金属反射膜などで形成した反
射型の表示装置にも適用可能であることは言うまでもな
い。
【００１９】図３は、本発明に係る半導体装置の第二実
施形態の一例を示す模式的な部分断面図である。図１に
示した第一実施形態と対応する部分には対応する参照番
号を付して理解を容易にしている。本実施形態でも、容
量線Ｘｓの一部からなる下側電極ＬＥと、半導体薄膜３
の一部からなる上側電極ＵＥとで保持容量Ｃｓが形成さ
れている。本実施形態の特徴事項として、上側電極ＵＥ
の乗越部ＣＴが下側電極ＬＥの一辺のみに重なるパタン
を有している。具体的には、乗越部ＣＴは下側電極ＬＥ
の段差ＳＴ１を乗り越えるのみであり、これと直交する
段差ＳＴ２は乗り越えない様にパタニングされている。
従って、乗越部ＣＴのパタン幅ＰＷは狭くなっており、
その分短絡欠陥の発生する確率が低い。これに対し、点
線は従来の上側電極ＵＥのパタン形状を表わしており、
下側電極ＬＥの段差ＳＴ１とＳＴ２の両方を乗り越える
様になっている。従って、段差に沿った保持容量Ｃｓの
短絡欠陥の発生確率が高くなっている。尚、この実施形
態では液晶セルとの電気的な接続を取るコンタクトホー
ルＣＯＮが上側電極ＵＥの部分にある為、この部分と重
ならない様に下側電極ＬＥが切り欠かれている。
施形態の一例を示す模式的な部分断面図である。図１に
示した第一実施形態と対応する部分には対応する参照番
号を付して理解を容易にしている。本実施形態でも、容
量線Ｘｓの一部からなる下側電極ＬＥと、半導体薄膜３
の一部からなる上側電極ＵＥとで保持容量Ｃｓが形成さ
れている。本実施形態の特徴事項として、上側電極ＵＥ
の乗越部ＣＴが下側電極ＬＥの一辺のみに重なるパタン
を有している。具体的には、乗越部ＣＴは下側電極ＬＥ
の段差ＳＴ１を乗り越えるのみであり、これと直交する
段差ＳＴ２は乗り越えない様にパタニングされている。
従って、乗越部ＣＴのパタン幅ＰＷは狭くなっており、
その分短絡欠陥の発生する確率が低い。これに対し、点
線は従来の上側電極ＵＥのパタン形状を表わしており、
下側電極ＬＥの段差ＳＴ１とＳＴ２の両方を乗り越える
様になっている。従って、段差に沿った保持容量Ｃｓの
短絡欠陥の発生確率が高くなっている。尚、この実施形
態では液晶セルとの電気的な接続を取るコンタクトホー
ルＣＯＮが上側電極ＵＥの部分にある為、この部分と重
ならない様に下側電極ＬＥが切り欠かれている。
【００２０】図４は、本発明に係る半導体装置の第三実
施形態の一例を示す模式的な部分平面図である。図１に
示した第一実施形態と対応する部分には対応する参照番
号を付して理解を容易にしている。本実施形態でも、保
持容量Ｃｓは容量線Ｘｓの一部からなる下側電極ＬＥ
と、半導体薄膜３の一部からなる上側電極ＵＥとで形成
されている。特徴事項として、本実施形態では上側電極
ＵＥが下側電極ＬＥの段差ＳＴを乗り越える部分ＣＴ
が、切り欠かれた形状となっており、段差ＳＴに沿った
パタン幅ＰＷが先の実施形態と同様に短縮化されている
ことである。図示の様に、上側電極ＵＥのパタンを下側
電極ＬＥの段差ＳＴに沿って一部切り欠くことで、パタ
ン幅ＰＷを縮小化可能である。
施形態の一例を示す模式的な部分平面図である。図１に
示した第一実施形態と対応する部分には対応する参照番
号を付して理解を容易にしている。本実施形態でも、保
持容量Ｃｓは容量線Ｘｓの一部からなる下側電極ＬＥ
と、半導体薄膜３の一部からなる上側電極ＵＥとで形成
されている。特徴事項として、本実施形態では上側電極
ＵＥが下側電極ＬＥの段差ＳＴを乗り越える部分ＣＴ
が、切り欠かれた形状となっており、段差ＳＴに沿った
パタン幅ＰＷが先の実施形態と同様に短縮化されている
ことである。図示の様に、上側電極ＵＥのパタンを下側
電極ＬＥの段差ＳＴに沿って一部切り欠くことで、パタ
ン幅ＰＷを縮小化可能である。
【００２１】図５は、本発明に係る半導体装置の第四実
施形態の一例を示す模式的な部分断面図であり、図１に
示した先の実施形態と対応する部分には対応する参照番
号を付して理解を容易にしている。本実施形態でも、保
持容量Ｃｓは容量線Ｘｓの一部からなる下側電極ＬＥ
と、半導体薄膜３から延設された上側電極ＵＥとの間で
形成されている。この実施形態では、液晶セル（図示せ
ず）との電気接続を取るコンタクトホールＣＯＮが、容
量線Ｘｓを間にして薄膜トランジスタＴＦＴと反対側に
位置している。この結果、上側電極ＵＥは下側電極ＬＥ
の互いに平行な段差ＳＴ１及びＳＴ２に沿って、一対の
乗越部ＣＴ１及びＣＴ２を有している。この構造では、
乗越部ＣＴ１及びＣＴ２のパタン幅ＰＷをプロセス限界
（例えば３．５μｍ）まで小さくすることが、保持容量
Ｃｓの短絡欠陥を抑制する上で効果的である。
施形態の一例を示す模式的な部分断面図であり、図１に
示した先の実施形態と対応する部分には対応する参照番
号を付して理解を容易にしている。本実施形態でも、保
持容量Ｃｓは容量線Ｘｓの一部からなる下側電極ＬＥ
と、半導体薄膜３から延設された上側電極ＵＥとの間で
形成されている。この実施形態では、液晶セル（図示せ
ず）との電気接続を取るコンタクトホールＣＯＮが、容
量線Ｘｓを間にして薄膜トランジスタＴＦＴと反対側に
位置している。この結果、上側電極ＵＥは下側電極ＬＥ
の互いに平行な段差ＳＴ１及びＳＴ２に沿って、一対の
乗越部ＣＴ１及びＣＴ２を有している。この構造では、
乗越部ＣＴ１及びＣＴ２のパタン幅ＰＷをプロセス限界
（例えば３．５μｍ）まで小さくすることが、保持容量
Ｃｓの短絡欠陥を抑制する上で効果的である。
【００２２】図６は、本発明に係る半導体装置の第五実
施形態の一例を示す模式的な部分平面図であり、図１に
示した第一実施形態と対応する部分には対応する参照番
号を付して理解を容易にしている。本実施形態では、保
持容量Ｃｓの下側電極ＬＥが容量線から延設されたもの
ではなく、前段の走査線Ｘ０の一部から延設されている
ことである。一方、保持容量Ｃｓの上側電極ＵＥは当段
に属するＴＦＴの半導体薄膜３から延設されたものであ
る。この構成でも、下側電極ＬＥの段差ＳＴに沿った上
側電極ＵＥの乗越部ＣＴは、そのパタン幅ＰＷを極力狭
くする為、段差ＳＴに沿って半導体薄膜３に切り欠きが
形成されている。
施形態の一例を示す模式的な部分平面図であり、図１に
示した第一実施形態と対応する部分には対応する参照番
号を付して理解を容易にしている。本実施形態では、保
持容量Ｃｓの下側電極ＬＥが容量線から延設されたもの
ではなく、前段の走査線Ｘ０の一部から延設されている
ことである。一方、保持容量Ｃｓの上側電極ＵＥは当段
に属するＴＦＴの半導体薄膜３から延設されたものであ
る。この構成でも、下側電極ＬＥの段差ＳＴに沿った上
側電極ＵＥの乗越部ＣＴは、そのパタン幅ＰＷを極力狭
くする為、段差ＳＴに沿って半導体薄膜３に切り欠きが
形成されている。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
上側電極は下側電極の段差を乗り越える様にして薄膜ト
ランジスタから延設された半導体薄膜からなり、段差を
乗り越える部分のパタン寸法が極力小さくなる様に設計
されている。これにより、段差に沿って多発する保持容
量の短絡欠陥を抑制することが可能となり、半導体装置
及びこれを利用した表示装置の歩留りを大幅に改善する
ことが可能である。
上側電極は下側電極の段差を乗り越える様にして薄膜ト
ランジスタから延設された半導体薄膜からなり、段差を
乗り越える部分のパタン寸法が極力小さくなる様に設計
されている。これにより、段差に沿って多発する保持容
量の短絡欠陥を抑制することが可能となり、半導体装置
及びこれを利用した表示装置の歩留りを大幅に改善する
ことが可能である。
【図１】本発明に係る半導体装置の第一実施形態を示す
部分平面図である。
部分平面図である。
【図２】本発明に係る半導体装置の第一実施形態を示す
部分断面図である。
部分断面図である。
【図３】本発明に係る半導体装置の第二実施形態を示す
部分平面図である。
部分平面図である。
【図４】本発明に係る半導体装置の第三実施形態を示す
部分平面図である。
部分平面図である。
【図５】本発明に係る半導体装置の第四実施形態を示す
部分平面図である。
部分平面図である。
【図６】本発明に係る半導体装置の第五実施形態を示す
部分平面図である。
部分平面図である。
【図７】従来の表示装置の一例を示す部分断面図であ
る。
る。
【図８】図７に示した表示装置の一画素分を示す等価回
路図である。
路図である。
１・・・基板、２・・・絶縁膜、３・・・半導体薄膜、
４・・・層間絶縁膜、７・・・平坦化膜、８・・・画素
電極、９・・・基板、１０・・・対向電極、１１・・・
液晶、Ｘ・・・走査線、Ｙ・・・信号線、ＴＦＴ・・・
薄膜トランジスタ、Ｃｓ・・・保持容量、ＰＸＬ・・・
画素、ＬＥ・・・下側電極、ＵＥ・・・上側電極、ＳＴ
・・・段差、ＣＴ・・・乗越部
４・・・層間絶縁膜、７・・・平坦化膜、８・・・画素
電極、９・・・基板、１０・・・対向電極、１１・・・
液晶、Ｘ・・・走査線、Ｙ・・・信号線、ＴＦＴ・・・
薄膜トランジスタ、Ｃｓ・・・保持容量、ＰＸＬ・・・
画素、ＬＥ・・・下側電極、ＵＥ・・・上側電極、ＳＴ
・・・段差、ＣＴ・・・乗越部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA26 JA29 JA38 JA42 JA44 JA46 JB13 JB23 JB32 JB33 JB38 JB57 JB63 JB69 KA04 KA07 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA30 MA35 MA37 MA41 NA25 NA27 NA29 PA06 5C094 AA42 BA03 BA45 CA19 EB05 GB10 5F110 AA26 BB01 CC07 GG02 GG13 NN02 NN73 PP03
Claims (30)
- 【請求項１】 トランジスタ素子と容量素子とを基板に
形成した半導体装置であって、 前記トランジスタ素子は、該基板の上に形成されたゲー
ト電極と、その上に成膜された絶縁膜と、その上に形成
された半導体薄膜とからなる積層構造を有し、 前記容量素子は、該基板の上に段差を伴って形成された
下側電極と、その上に成膜された絶縁膜と、その上に形
成された上側電極とからなる積層構造を有し、 前記上側電極は、下側電極の段差を乗り越える様にして
該トランジスタ素子から延設された半導体薄膜からな
り、該段差を乗り越える部分のパタン寸法が５μｍ以下
に設定されていることを特徴とする半導体装置。 - 【請求項２】 前記半導体薄膜は、該段差を乗り越える
部分のパタン寸法が、半導体薄膜をパタニングする場合
の最小限界に設定されていることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 前記容量素子の下側電極は、前記トラン
ジスタ素子のゲート電極と同一の導電層をパタニングし
たものであることを特徴とする請求項１記載の半導体装
置。 - 【請求項４】 トランジスタ素子と容量素子とを基板に
形成した半導体装置であって、 前記トランジスタ素子は、該基板の上に形成されたゲー
ト電極と、その上に成膜された絶縁膜と、その上に形成
された半導体薄膜とからなる積層構造を有し、 前記容量素子は、該基板の上に段差を伴って形成された
下側電極と、その上に成膜された絶縁膜と、その上に形
成された上側電極とからなる積層構造を有し、 前記上側電極は、下側電極の段差を乗り越える様にして
該トランジスタ素子から延設された半導体薄膜からな
り、該段差を乗り越える部分がくびれたパタンを有する
ことを特徴とする半導体装置。 - 【請求項５】 前記くびれたパタンは、該段差を乗り越
える部分のパタン寸法が５μｍ以下に設定されているこ
とを特徴とする請求項４記載の半導体装置。 - 【請求項６】 前記半導体薄膜は、該段差を乗り越える
部分のパタン寸法が、半導体薄膜をパタニングする場合
の最小限界に設定されていることを特徴とする請求項４
記載の半導体装置。 - 【請求項７】 前記容量素子の下側電極は、前記トラン
ジスタ素子のゲート電極と同一の導電層をパタニングし
たものであることを特徴とする請求項４記載の半導体装
置。 - 【請求項８】 トランジスタ素子と容量素子とを基板に
形成した半導体装置であって、 前記トランジスタ素子は、該基板の上に形成されたゲー
ト電極と、その上に成膜された絶縁膜と、その上に形成
された半導体薄膜とからなる積層構造を有し、 前記容量素子は、該基板の上に段差を伴って形成された
下側電極と、その上に成膜された絶縁膜と、その上に形
成された上側電極とからなる積層構造を有し、 前記上側電極は、下側電極の段差を乗り越える様にして
該トランジスタ素子から延設された半導体薄膜からな
り、該段差を乗り越える部分が段差に沿って部分的に切
り欠かれたパタンを有することを特徴とする半導体装
置。 - 【請求項９】 前記切り欠かれたパタンは、該段差を乗
り越える部分のパタン寸法が５μｍ以下に設定されてい
ることを特徴とする請求項８記載の半導体装置。 - 【請求項１０】 前記半導体薄膜は、該段差を乗り越え
る部分のパタン寸法が、半導体薄膜をパタニングする場
合の最小限界に設定されていることを特徴とする請求項
８記載の半導体装置。 - 【請求項１１】 前記容量素子の下側電極は、前記トラ
ンジスタ素子のゲート電極と同一の導電層をパタニング
したものであることを特徴とする請求項８記載の半導体
装置。 - 【請求項１２】 トランジスタ素子と容量素子とを基板
に形成した半導体装置であって、 前記トランジスタ素子は、該基板の上に形成されたゲー
ト電極と、その上に成膜された絶縁膜と、その上に形成
された半導体薄膜とからなる積層構造を有し、 前記容量素子は、該基板の上に段差を伴って形成された
下側電極と、その上に成膜された絶縁膜と、その上に形
成された上側電極とからなる積層構造を有し、 前記上側電極は、下側電極の段差を乗り越える様にして
該トランジスタ素子から延設された半導体薄膜からな
り、該段差を乗り越える部分が下側電極の一辺のみに重
なるパタンを有することを特徴とする半導体装置。 - 【請求項１３】 前記下側電極の一辺のみに重なるパタ
ンは、該段差を乗り越える部分のパタン寸法が５μｍ以
下に設定されていることを特徴とする請求項１２記載の
半導体装置。 - 【請求項１４】 前記半導体薄膜は、該段差を乗り越え
る部分のパタン寸法が、半導体薄膜をパタニングする場
合の最小限界に設定されていることを特徴とする請求項
１２記載の半導体装置。 - 【請求項１５】 前記容量素子の下側電極は、前記トラ
ンジスタ素子のゲート電極と同一の導電層をパタニング
したものであることを特徴とする請求項１２記載の半導
体装置。 - 【請求項１６】 所定の間隙を介して互いに接合した一
対の基板と、該間隙に保持された電気光学物質とからな
り、一方の基板にはトランジスタ素子と容量素子と画素
電極が形成され、他方の基板には対向電極が形成された
表示装置であって、 前記トランジスタ素子は該一方の基板の上に形成された
ゲート電極と、その上に成膜された絶縁膜と、その上に
形成された半導体薄膜とからなる積層構造を有し、 前記容量素子は、該一方の基板の上に段差を伴って形成
された下側電極と、その上に成膜された絶縁膜と、その
上に形成された上側電極とからなる積層構造を有し、 前記上側電極は、下側電極の段差を乗り越える様にして
該トランジスタ素子から延設された半導体薄膜からな
り、該段差を乗り越える部分のパタン寸法が５μm以下
に設定されていることを特徴とする表示装置。 - 【請求項１７】 前記半導体薄膜は、該段差を乗り越え
る部分のパタン寸法が、半導体薄膜をパタニングする場
合の最小限界に設定されていることを特徴とする請求項
１６記載の表示装置。 - 【請求項１８】 前記容量素子の下側電極は、前記トラ
ンジスタ素子のゲート電極と同一の導電層をパタニング
したものであることを特徴とする請求項１６記載の表示
装置。 - 【請求項１９】 所定の間隙を介して互いに接合した一
対の基板と、該間隙に保持された電気光学物質とからな
り、一方の基板にはトランジスタ素子と容量素子と画素
電極が形成され、他方の基板には対向電極が形成された
表示装置であって、 前記トランジスタ素子は、該一方の基板の上に形成され
たゲート電極と、その上に成膜された絶縁膜と、その上
に形成された半導体薄膜とからなる積層構造を有し、 前記容量素子は、該一方の基板の上に段差を伴って形成
された下側電極と、その上に成膜された絶縁膜と、その
上に形成された上側電極とからなる積層構造を有し、 前記上側電極は、下側電極の段差を乗り越える様にして
該トランジスタ素子から延設された半導体薄膜からな
り、該段差を乗り越える部分がくびれたパタンを有する
ことを特徴とする表示装置。 - 【請求項２０】 前記くびれたパタンは、該段差を乗り
越える部分のパタン寸法が５μm以下に設定されている
ことを特徴とする請求項１９記載の表示装置。 - 【請求項２１】 前記半導体薄膜は、該段差を乗り越え
る部分のパタン寸法が、半導体薄膜をパタニングする場
合の最小限界に設定されていることを特徴とする請求項
１９記載の表示装置。 - 【請求項２２】 前記容量素子の下側電極は、前記トラ
ンジスタ素子のゲート電極と同一の導電層をパタニング
したものであることを特徴とする請求項１９記載の表示
装置。 - 【請求項２３】 所定の間隙を介して互いに接合した一
対の基板と、該間隙に保持された電気光学物質とからな
り、一方の基板にはトランジスタ素子と容量素子と画素
電極が形成され、他方の基板には対向電極が形成された
表示装置であって、 前記トランジスタ素子は、該一方の基板の上に形成され
たゲート電極と、その上に成膜された絶縁膜と、その上
に形成された半導体薄膜とからなる積層構造を有し、 前記容量素子は、該一方の基板の上に段差を伴って形成
された下側電極と、その上に成膜された絶縁膜と、その
上に形成された上側電極とからなる積層構造を有し、 前記上側電極は、下側電極の段差を乗り越える様にして
該トランジスタ素子から延設された半導体薄膜からな
り、該段差を乗り越える部分が段差に沿って部分的に切
り欠かれたパタンを有することを特徴とする表示装置。 - 【請求項２４】 前記切り欠かれたパタンは、該段差を
乗り越える部分のパタン寸法が５μm以下に設定されて
いることを特徴とする請求項２３記載の表示装置。 - 【請求項２５】 前記半導体薄膜は、該段差を乗り越え
る部分のパタン寸法が、半導体薄膜をパタニングする場
合の最小限界に設定されていることを特徴とする請求項
２３記載の表示装置。 - 【請求項２６】 前記容量素子の下側電極は、前記トラ
ンジスタ素子のゲート電極と同一の導電層をパタニング
したものであることを特徴とする請求項２３記載の表示
装置。 - 【請求項２７】 所定の間隙を介して互いに接合した一
対の基板と、該間隙に保持された電気光学物質とからな
り、一方の基板にはトランジスタ素子と容量素子と画素
電極が形成され、他方の基板には対向電極が形成された
表示装置であって、 前記トランジスタ素子は、該一方の基板の上に形成され
たゲート電極と、その上に成膜された絶縁膜と、その上
に形成された半導体薄膜とからなる積層構造を有し、 前記容量素子は、該一方の基板の上に段差を伴って形成
された下側電極と、その上に成膜された絶縁膜と、その
上に形成された上側電極とからなる積層構造を有し、 前記上側電極は、下側電極の段差を乗り越える様にして
該トランジスタ素子から延設された半導体薄膜からな
り、該段差を乗り越える部分が下側電極の一辺のみに重
なるパタンを有することを特徴とする表示装置。 - 【請求項２８】 前記下側電極の一辺のみに重なるパタ
ンは、該段差を乗り越える部分のパタン寸法が５μm以
下に設定されていることを特徴とする請求項２７記載の
表示装置。 - 【請求項２９】 前記半導体薄膜は、該段差を乗り越え
る部分のパタン寸法が、半導体薄膜をパタニングする場
合の最小限界に設定されていることを特徴とする請求項
２７記載の表示装置。 - 【請求項３０】 前記容量素子の下側電極は、前記トラ
ンジスタ素子のゲート電極と同一の導電層をパタニング
したものであることを特徴とする請求項２７記載の表示
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26958099A JP4427842B2 (ja) | 1999-09-24 | 1999-09-24 | 半導体装置及び表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26958099A JP4427842B2 (ja) | 1999-09-24 | 1999-09-24 | 半導体装置及び表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001092377A true JP2001092377A (ja) | 2001-04-06 |
| JP4427842B2 JP4427842B2 (ja) | 2010-03-10 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26958099A Expired - Fee Related JP4427842B2 (ja) | 1999-09-24 | 1999-09-24 | 半導体装置及び表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4427842B2 (ja) |
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| JP4427842B2 (ja) | 2010-03-10 |
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| A977 | Report on retrieval |
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|
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| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| A61 | First payment of annual fees (during grant procedure) |
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