JPH11121753A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11121753A JPH11121753A JP9280168A JP28016897A JPH11121753A JP H11121753 A JPH11121753 A JP H11121753A JP 9280168 A JP9280168 A JP 9280168A JP 28016897 A JP28016897 A JP 28016897A JP H11121753 A JPH11121753 A JP H11121753A
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- polycrystalline semiconductor
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Abstract
(57)【要約】
【課題】 オン抵抗を低くしたいTFTに対して、ばらつき
を抑えながら十分低いオン抵抗をとること、更にオフ抵
抗を高くしたいTFTに対しては、サブスレッショルド特性
の劣化を抑えながらオフ抵抗を大きくする。 【解決手段】 多結晶半導体薄膜を構成する結晶粒子
を、オン抵抗を低くしたいTFTに対してはチャネル電流
に対して平行な方向の長さが、垂直な方向の長さよりも
長くなるように形成し、オフ抵抗を高くしたいTFTに対
してはチャネル電流に対して垂直な方向の長さが、平行
な方向の長さよりも長くなるように形成する。
を抑えながら十分低いオン抵抗をとること、更にオフ抵
抗を高くしたいTFTに対しては、サブスレッショルド特性
の劣化を抑えながらオフ抵抗を大きくする。 【解決手段】 多結晶半導体薄膜を構成する結晶粒子
を、オン抵抗を低くしたいTFTに対してはチャネル電流
に対して平行な方向の長さが、垂直な方向の長さよりも
長くなるように形成し、オフ抵抗を高くしたいTFTに対
してはチャネル電流に対して垂直な方向の長さが、平行
な方向の長さよりも長くなるように形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、良好な特性を持つ
TFTを有する半導体装置に関する。
TFTを有する半導体装置に関する。
【０００２】
【従来の技術】以下、従来の技術による半導体装置とそ
の製造方法の例について、図８、図９を用いて説明す
る。
の製造方法の例について、図８、図９を用いて説明す
る。
【０００３】図８（a） は従来の技術によるTFTの平面
図、図８（b）はその断面図である。図８（a）において
多結晶Si薄膜104はSi結晶粒106から構成されており、多
結晶Si薄膜104の上部にはゲート電極105が設けられてい
る。また図８（b）に示したように、ゲート電極105にあ
わせて多結晶Si薄膜104にはソース及びドレインとなる
不純物領域107、108が形成されている。これらはガラス
基板101上に設けられ、全体は絶縁体109に覆われてい
る。なおここでは説明の簡略化のために、ゲート電極10
5やソース及びドレインとなる不純物領域107、108に対す
る配線は省略している。
図、図８（b）はその断面図である。図８（a）において
多結晶Si薄膜104はSi結晶粒106から構成されており、多
結晶Si薄膜104の上部にはゲート電極105が設けられてい
る。また図８（b）に示したように、ゲート電極105にあ
わせて多結晶Si薄膜104にはソース及びドレインとなる
不純物領域107、108が形成されている。これらはガラス
基板101上に設けられ、全体は絶縁体109に覆われてい
る。なおここでは説明の簡略化のために、ゲート電極10
5やソース及びドレインとなる不純物領域107、108に対す
る配線は省略している。
【０００４】図９は、従来技術によるガラス基板101上
に多結晶Si薄膜104を形成するプロセスの説明図であ
る。図９（a）は、アモルファスSi薄膜103に対してライ
ン状のエキシマレーザ102をスキャンすることにより、
多結晶Si薄膜104を形成するプロセスを示している。図
９（b）はその断面図であるが、ガラス基板101上のアモ
ルファスSi薄膜103はライン状のエキシマレーザ102によ
って多結晶化され、多結晶Si薄膜104へ変化する。この
ときのエキシマレーザ102のエネルギー強度を、レーザ
のスキャン方向を横軸として示したのが図９（c）であ
る。図示のように、レーザは最強度の部分がフラットに
なるように設計されている。以上のようなプロセスはレ
ーザアニールプロセスと呼ばれ、ガラスのような低融点
基板上に高性能TFTを形成するための高品質な多結晶Si
薄膜を製造する際に用いられる。これらに関しては、例
えば“1996 Society for Information Display Interna
tional Symposium Digest of Technical Papers， pp.1
7−20"や、“IEEE Transactions on Electron Device
s， vol.43， no.9， 1996， pp.1454−1458"等に詳し
い。
に多結晶Si薄膜104を形成するプロセスの説明図であ
る。図９（a）は、アモルファスSi薄膜103に対してライ
ン状のエキシマレーザ102をスキャンすることにより、
多結晶Si薄膜104を形成するプロセスを示している。図
９（b）はその断面図であるが、ガラス基板101上のアモ
ルファスSi薄膜103はライン状のエキシマレーザ102によ
って多結晶化され、多結晶Si薄膜104へ変化する。この
ときのエキシマレーザ102のエネルギー強度を、レーザ
のスキャン方向を横軸として示したのが図９（c）であ
る。図示のように、レーザは最強度の部分がフラットに
なるように設計されている。以上のようなプロセスはレ
ーザアニールプロセスと呼ばれ、ガラスのような低融点
基板上に高性能TFTを形成するための高品質な多結晶Si
薄膜を製造する際に用いられる。これらに関しては、例
えば“1996 Society for Information Display Interna
tional Symposium Digest of Technical Papers， pp.1
7−20"や、“IEEE Transactions on Electron Device
s， vol.43， no.9， 1996， pp.1454−1458"等に詳し
い。
【０００５】
【発明が解決しようとする課題】上記従来例において
は、第１にオン抵抗を低くしたいTFTに対して、十分低い
オン抵抗をとることができないという問題があった。多
結晶Si薄膜の結晶粒を大きくすれば、オン抵抗を小さく
することができる。しかしばらつきを押さえたままでレ
ーザアニールで生成可能な結晶粒の大きさには限界があ
るため、従来以上に結晶粒を大きくする事には困難が伴
った。
は、第１にオン抵抗を低くしたいTFTに対して、十分低い
オン抵抗をとることができないという問題があった。多
結晶Si薄膜の結晶粒を大きくすれば、オン抵抗を小さく
することができる。しかしばらつきを押さえたままでレ
ーザアニールで生成可能な結晶粒の大きさには限界があ
るため、従来以上に結晶粒を大きくする事には困難が伴
った。
【０００６】第２にオフ抵抗を高くしたいTFTに対して
は、サブスレッショルド特性が劣化するという問題があ
った。多結晶Si薄膜の結晶粒を小さくすれば、オフ抵抗
を大きくすることができる。しかしながらこのときには
多結晶Si薄膜に占める粒界の体積が増えてしまう。これ
はTFTのサブスレッショルド特性は、主に粒界における
トラップの量で決まっているためである。この結果、多
結晶Si薄膜の結晶粒を小さくするとサブスレッショルド
特性が劣化し、TFTの駆動により大きい電圧が必要にな
ってしまう。
は、サブスレッショルド特性が劣化するという問題があ
った。多結晶Si薄膜の結晶粒を小さくすれば、オフ抵抗
を大きくすることができる。しかしながらこのときには
多結晶Si薄膜に占める粒界の体積が増えてしまう。これ
はTFTのサブスレッショルド特性は、主に粒界における
トラップの量で決まっているためである。この結果、多
結晶Si薄膜の結晶粒を小さくするとサブスレッショルド
特性が劣化し、TFTの駆動により大きい電圧が必要にな
ってしまう。
【０００７】
【課題を解決するための手段】上記第１の課題は、絶縁
基板上に設けられた多結晶半導体薄膜と、多結晶半導体
薄膜に接して設けられた絶縁体と、絶縁体上に接して上
記多結晶半導体薄膜と反対側の面に設けられた導電性物
質からなる制御電極と、多結晶半導体薄膜と絶縁体と制
御電極と共に電界効果トランジスタを形成するために多
結晶半導体薄膜の一部に形成された、第１及び第２の不
純物拡散領域とを有する半導体装置において、上記多結
晶半導体薄膜を構成する結晶粒子を、その上記電界効果
トランジスタのチャネル電流に対して平行な方向の長さ
が、電界効果トランジスタのチャネル電流に対して垂直
な方向の長さよりも長くなるように形成することにより
解決できる。
基板上に設けられた多結晶半導体薄膜と、多結晶半導体
薄膜に接して設けられた絶縁体と、絶縁体上に接して上
記多結晶半導体薄膜と反対側の面に設けられた導電性物
質からなる制御電極と、多結晶半導体薄膜と絶縁体と制
御電極と共に電界効果トランジスタを形成するために多
結晶半導体薄膜の一部に形成された、第１及び第２の不
純物拡散領域とを有する半導体装置において、上記多結
晶半導体薄膜を構成する結晶粒子を、その上記電界効果
トランジスタのチャネル電流に対して平行な方向の長さ
が、電界効果トランジスタのチャネル電流に対して垂直
な方向の長さよりも長くなるように形成することにより
解決できる。
【０００８】更に上記第２の課題は、絶縁基板上に設け
られた多結晶半導体薄膜と、多結晶半導体薄膜に接して
設けられた絶縁体と、絶縁体上に接して上記多結晶半導
体薄膜と反対側の面に設けられた導電性物質からなる制
御電極と、多結晶半導体薄膜と絶縁体と制御電極と共に
電界効果トランジスタを形成するために多結晶半導体薄
膜の一部に形成された、第１及び第２の不純物拡散領域
とを有する半導体装置において、上記多結晶半導体薄膜
を構成する結晶粒子を、その上記電界効果トランジスタ
のチャネル電流に対して垂直な方向の長さが、電界効果
トランジスタのチャネル電流に対して平行な方向の長さ
よりも長くなるように形成することにより解決できる。
られた多結晶半導体薄膜と、多結晶半導体薄膜に接して
設けられた絶縁体と、絶縁体上に接して上記多結晶半導
体薄膜と反対側の面に設けられた導電性物質からなる制
御電極と、多結晶半導体薄膜と絶縁体と制御電極と共に
電界効果トランジスタを形成するために多結晶半導体薄
膜の一部に形成された、第１及び第２の不純物拡散領域
とを有する半導体装置において、上記多結晶半導体薄膜
を構成する結晶粒子を、その上記電界効果トランジスタ
のチャネル電流に対して垂直な方向の長さが、電界効果
トランジスタのチャネル電流に対して平行な方向の長さ
よりも長くなるように形成することにより解決できる。
【０００９】
（実施例１）以下本発明による第１の実施例に関して、
図１〜図４を用いて説明する。図１（a） は本発明の第
１の実施例におけるTFTの平面図、図１（b）はその断面
図である。図１（a）において多結晶Si薄膜4はSi結晶粒
6から構成されており、多結晶Si薄膜4の上部にはゲート
電極5が設けられている。また図１（b）に示したよう
に、ゲート電極5にあわせて多結晶Si薄膜4にはソース及
びドレインとなる不純物領域7、8が形成されている。こ
れらはガラス基板1上に設けられ、全体は絶縁体9に覆わ
れている。なおここでは説明の簡略化のために、ゲート
電極5やソース及びドレインとなる不純物領域7、8に対す
る配線は省略している。
図１〜図４を用いて説明する。図１（a） は本発明の第
１の実施例におけるTFTの平面図、図１（b）はその断面
図である。図１（a）において多結晶Si薄膜4はSi結晶粒
6から構成されており、多結晶Si薄膜4の上部にはゲート
電極5が設けられている。また図１（b）に示したよう
に、ゲート電極5にあわせて多結晶Si薄膜4にはソース及
びドレインとなる不純物領域7、8が形成されている。こ
れらはガラス基板1上に設けられ、全体は絶縁体9に覆わ
れている。なおここでは説明の簡略化のために、ゲート
電極5やソース及びドレインとなる不純物領域7、8に対す
る配線は省略している。
【００１０】本TFTにおいて重要な事は、 Si結晶粒6がソ
ースとドレイン間を流れるチャネル電流と平行な向きに
長く伸びていることである。結晶粒を単純に大きく成長
させようとすると、ばらつきが大きくなってしまうが、
本発明ではチャネル電流の増大に関与するチャネル電流
と平行な向きにのみ結晶粒を大きくしているため、ばら
つきは最小限に抑えながらオン抵抗を下げることが可能
である。更にこの場合、粒界が減少したのでしきい値電
圧の低減も同時に達成される。
ースとドレイン間を流れるチャネル電流と平行な向きに
長く伸びていることである。結晶粒を単純に大きく成長
させようとすると、ばらつきが大きくなってしまうが、
本発明ではチャネル電流の増大に関与するチャネル電流
と平行な向きにのみ結晶粒を大きくしているため、ばら
つきは最小限に抑えながらオン抵抗を下げることが可能
である。更にこの場合、粒界が減少したのでしきい値電
圧の低減も同時に達成される。
【００１１】なお本実施例では、チャネル電流と平行な
向きの結晶粒の長さD1は、TFTゲート長Lよりも長く形成
されている。このようにすることにより、チャネル電流
に対する粒界の効果を適切に抑制することができる。
向きの結晶粒の長さD1は、TFTゲート長Lよりも長く形成
されている。このようにすることにより、チャネル電流
に対する粒界の効果を適切に抑制することができる。
【００１２】図２は本発明の第１の実施例における他の
TFTの平面図である。図２において多結晶Si薄膜4aはSi
結晶粒6aから構成されており、多結晶Si薄膜4aの上部に
はゲート電極5aが設けられている。ここで図２に関して
も、図１の場合と同様な断面図を示す事ができるが、そ
の内容は図１（b）と同一になるのでここでは省略す
る。本TFTにおいて重要な事は、 Si結晶粒6aがソースと
ドレイン間を流れるチャネル電流と垂直な向きに長く伸
びていることである。結晶粒はチャネル電流と平行な向
きには伸びていないので、オフ電流を劣化させることは
ない。しかしながらチャネル電流と垂直な向きには伸び
ているので、TFTのサブスレッショルド特性は向上す
る。さらにこの場合、本TFTのしきい値電圧は図１のTFT
同様に低減される。なお本TFTの例では、チャネル電流と
平行な向きの結晶粒の長さD2は、TFTゲート長Lよりも短
く形成されている。このようにすることにより、オフ電
流は粒界の効果により適切に抑制することができる。
TFTの平面図である。図２において多結晶Si薄膜4aはSi
結晶粒6aから構成されており、多結晶Si薄膜4aの上部に
はゲート電極5aが設けられている。ここで図２に関して
も、図１の場合と同様な断面図を示す事ができるが、そ
の内容は図１（b）と同一になるのでここでは省略す
る。本TFTにおいて重要な事は、 Si結晶粒6aがソースと
ドレイン間を流れるチャネル電流と垂直な向きに長く伸
びていることである。結晶粒はチャネル電流と平行な向
きには伸びていないので、オフ電流を劣化させることは
ない。しかしながらチャネル電流と垂直な向きには伸び
ているので、TFTのサブスレッショルド特性は向上す
る。さらにこの場合、本TFTのしきい値電圧は図１のTFT
同様に低減される。なお本TFTの例では、チャネル電流と
平行な向きの結晶粒の長さD2は、TFTゲート長Lよりも短
く形成されている。このようにすることにより、オフ電
流は粒界の効果により適切に抑制することができる。
【００１３】本実施例においては、図１のTFTと図２のTF
Tとは同一ガラス基板上に形成されているため、結晶粒
は同一である。両TFTの特徴の違いは、図のように両者の
チャネル電流の方向がそれぞれ90度異なるように配置さ
れていることから生じている。しかしなおここでもしも
異なるガラス基板上に両TFTを設けるのであれば、結晶
粒の大きさを更に最適化することも可能である。例えば
図２に相当するTFTの結晶粒をより小さくすれば、 TFT
のサブスレッショルド特性の劣化を最小限に止めながら
オフ電流をより低下させること等も可能である。
Tとは同一ガラス基板上に形成されているため、結晶粒
は同一である。両TFTの特徴の違いは、図のように両者の
チャネル電流の方向がそれぞれ90度異なるように配置さ
れていることから生じている。しかしなおここでもしも
異なるガラス基板上に両TFTを設けるのであれば、結晶
粒の大きさを更に最適化することも可能である。例えば
図２に相当するTFTの結晶粒をより小さくすれば、 TFT
のサブスレッショルド特性の劣化を最小限に止めながら
オフ電流をより低下させること等も可能である。
【００１４】次に図３は、本実施例における製造方法の
説明図である。ここではガラス基板1上に多結晶Si薄膜4
を形成するプロセスを説明する。図３（a）は、アモル
ファスSi薄膜3に対してライン状のエキシマレーザ2をス
キャンすることにより、多結晶Si薄膜4を形成するプロ
セスを示している。図３（b）はその断面図であるが、
ガラス基板1上のアモルファスSi薄膜3はライン状のエキ
シマレーザ2によって多結晶化され、多結晶Si薄膜4へ変
化する。このときのエキシマレーザ2のエネルギー強度
を、レーザのスキャン方向を横軸として示したのが図３
（c）である。図示のようにレーザはスキャンの進行方
向に向けて、エネルギー強度が単調増加するように設計
されている。このようなエネルギー分布は、レーザ照射
を受けて融解したSi領域の再固化に方向性を生じさせ
る。すなわちスキャンに垂直な方向には変化はなくラン
ダムに結晶化するが、平行な方向にはスキャンの向きの
結晶化が優先的に生じる。これによりスキャンに平行な
方向に、結晶粒を長く成長させることができる。
説明図である。ここではガラス基板1上に多結晶Si薄膜4
を形成するプロセスを説明する。図３（a）は、アモル
ファスSi薄膜3に対してライン状のエキシマレーザ2をス
キャンすることにより、多結晶Si薄膜4を形成するプロ
セスを示している。図３（b）はその断面図であるが、
ガラス基板1上のアモルファスSi薄膜3はライン状のエキ
シマレーザ2によって多結晶化され、多結晶Si薄膜4へ変
化する。このときのエキシマレーザ2のエネルギー強度
を、レーザのスキャン方向を横軸として示したのが図３
（c）である。図示のようにレーザはスキャンの進行方
向に向けて、エネルギー強度が単調増加するように設計
されている。このようなエネルギー分布は、レーザ照射
を受けて融解したSi領域の再固化に方向性を生じさせ
る。すなわちスキャンに垂直な方向には変化はなくラン
ダムに結晶化するが、平行な方向にはスキャンの向きの
結晶化が優先的に生じる。これによりスキャンに平行な
方向に、結晶粒を長く成長させることができる。
【００１５】図４は本実施例におけるTFTを有する半導
体装置の構成図である。ガラス基板1上にはTFT液晶表示
画素部10、画素TFTをスキャンするためのシフトレジス
タ12、画素TFTにアナログ画像信号を入力するためのア
ナログスイッチ14、アナログスイッチ14に画像信号を供
給するための信号線13、アナログスイッチ14をスキャン
するためのシフトレジスタ11が一体構成されている。こ
こで用いられているトランジスタは全てTFTである。ア
ナログスイッチ14はオン抵抗を十分に下げる必要がある
ため、図１で説明した低オン抵抗TFTを用いている。また
TFT液晶表示画素部10のTFTは図２で説明したTFTを用い
ているために、前述のようにオフ抵抗を下げずにTFTの
サブスレッショルド特性の向上としきい値電圧の低減が
達成されている。 （実施例２）以下本発明による第２の実施例に関して、
図５を用いて説明する。本実施例においてTFTの構成、
動作は第１の実施例と同様なので省略する。図５は、本
実施例における製造方法の説明図である。ここではガラ
ス基板1上に多結晶Si薄膜24を形成するプロセスを説明
する。図５（a）は、アモルファスSi薄膜23に対してラ
イン状のエキシマレーザ22をスキャンすることにより、
多結晶Si薄膜24を形成するプロセスを示している。図５
（b）はそのスキャン方向の断面図であるが、ガラス基
板1上のアモルファスSi薄膜23はライン状のエキシマレ
ーザ22によって多結晶化され、多結晶Si薄膜24へ変化す
る。このときのエキシマレーザ22のエネルギー分布は従
来例と同様である。
体装置の構成図である。ガラス基板1上にはTFT液晶表示
画素部10、画素TFTをスキャンするためのシフトレジス
タ12、画素TFTにアナログ画像信号を入力するためのア
ナログスイッチ14、アナログスイッチ14に画像信号を供
給するための信号線13、アナログスイッチ14をスキャン
するためのシフトレジスタ11が一体構成されている。こ
こで用いられているトランジスタは全てTFTである。ア
ナログスイッチ14はオン抵抗を十分に下げる必要がある
ため、図１で説明した低オン抵抗TFTを用いている。また
TFT液晶表示画素部10のTFTは図２で説明したTFTを用い
ているために、前述のようにオフ抵抗を下げずにTFTの
サブスレッショルド特性の向上としきい値電圧の低減が
達成されている。 （実施例２）以下本発明による第２の実施例に関して、
図５を用いて説明する。本実施例においてTFTの構成、
動作は第１の実施例と同様なので省略する。図５は、本
実施例における製造方法の説明図である。ここではガラ
ス基板1上に多結晶Si薄膜24を形成するプロセスを説明
する。図５（a）は、アモルファスSi薄膜23に対してラ
イン状のエキシマレーザ22をスキャンすることにより、
多結晶Si薄膜24を形成するプロセスを示している。図５
（b）はそのスキャン方向の断面図であるが、ガラス基
板1上のアモルファスSi薄膜23はライン状のエキシマレ
ーザ22によって多結晶化され、多結晶Si薄膜24へ変化す
る。このときのエキシマレーザ22のエネルギー分布は従
来例と同様である。
【００１６】図５（c）はスキャンと垂直な方向の断面
図である。ガラス基板1上のアモルファスSi薄膜23は、
図に示したt1とt2とから成り、一様ではないことがわか
る。すなわちレーザのスキャン方向に対して平行に凹凸
が形成されている。これにより、レーザ照射を受けて融
解したSi領域の再固化には方向性が生じる。すなわちス
キャンに垂直な方向の結晶成長は凹凸パターンによって
阻害され、スキャンに平行な方向には自然に結晶化が進
行する。これにより結晶粒を、スキャンに垂直な方向に
は短く、平行な方向には長く成長制御させることができ
る。
図である。ガラス基板1上のアモルファスSi薄膜23は、
図に示したt1とt2とから成り、一様ではないことがわか
る。すなわちレーザのスキャン方向に対して平行に凹凸
が形成されている。これにより、レーザ照射を受けて融
解したSi領域の再固化には方向性が生じる。すなわちス
キャンに垂直な方向の結晶成長は凹凸パターンによって
阻害され、スキャンに平行な方向には自然に結晶化が進
行する。これにより結晶粒を、スキャンに垂直な方向に
は短く、平行な方向には長く成長制御させることができ
る。
【００１７】ここでアモルファスSi薄膜23の薄い部分t2
は、特殊な場合として厚さ0の場合も可能である。
は、特殊な場合として厚さ0の場合も可能である。
【００１８】（実施例３）以下本発明による第３の実施
例に関して、図６を用いて説明する。本実施例において
TFTの構成、動作は第１の実施例と同様なので省略する。
図６は、本実施例における製造方法の説明図である。こ
こではガラス基板1上に多結晶Si薄膜34を形成するプロ
セスを説明する。図６（a）は、アモルファスSi薄膜33
に対してライン状のエキシマレーザ32をスキャンするこ
とにより、多結晶Si薄膜34を形成するプロセスを示して
いる。図６（b）はそのスキャン方向の断面図である
が、ガラス基板1上のアモルファスSi薄膜33はライン状
のエキシマレーザ32によって多結晶化され、多結晶Si薄
膜34へ変化する。このときのエキシマレーザ32のエネル
ギー分布は従来例と同様である。
例に関して、図６を用いて説明する。本実施例において
TFTの構成、動作は第１の実施例と同様なので省略する。
図６は、本実施例における製造方法の説明図である。こ
こではガラス基板1上に多結晶Si薄膜34を形成するプロ
セスを説明する。図６（a）は、アモルファスSi薄膜33
に対してライン状のエキシマレーザ32をスキャンするこ
とにより、多結晶Si薄膜34を形成するプロセスを示して
いる。図６（b）はそのスキャン方向の断面図である
が、ガラス基板1上のアモルファスSi薄膜33はライン状
のエキシマレーザ32によって多結晶化され、多結晶Si薄
膜34へ変化する。このときのエキシマレーザ32のエネル
ギー分布は従来例と同様である。
【００１９】図６（c）はスキャンと垂直な方向の断面
図である。ガラス基板1上のアモルファスSi薄膜33の底
面には、Si3N4膜35がストライプ状に形成されているこ
とがわかる。すなわちレーザのスキャン方向に対して平
行にSi3N4膜35が形成されている。これにより、レーザ
照射を受けて融解したSi領域の再固化には方向性が生じ
る。すなわちスキャンに垂直な方向の結晶成長はSi3N4
膜35パターンによって一様性が阻害され、スキャンに平
行な方向には自然に結晶化が進行する。これにより結晶
粒を、スキャンに垂直な方向には短く、平行な方向には
長く成長制御させることができる。
図である。ガラス基板1上のアモルファスSi薄膜33の底
面には、Si3N4膜35がストライプ状に形成されているこ
とがわかる。すなわちレーザのスキャン方向に対して平
行にSi3N4膜35が形成されている。これにより、レーザ
照射を受けて融解したSi領域の再固化には方向性が生じ
る。すなわちスキャンに垂直な方向の結晶成長はSi3N4
膜35パターンによって一様性が阻害され、スキャンに平
行な方向には自然に結晶化が進行する。これにより結晶
粒を、スキャンに垂直な方向には短く、平行な方向には
長く成長制御させることができる。
【００２０】（実施例４）以下本発明による第４の実施
例に関して、図７を用いて説明する。本実施例において
TFTの構成、動作は第１の実施例と同様なので省略する。
図７は、本実施例における製造方法の説明図である。ア
モルファスSi薄膜43に対してライン状のエキシマレーザ
42をスキャンすることにより、多結晶Si薄膜４４を形成
するプロセスを示している。ここまでの原理は先に示し
た従来例と同様である。しかし本発明においては、アモ
ルファスSi薄膜43及び多結晶Si薄膜44の端部にそれぞれ
電極46，47を設けてあり、更にこれらの電極46，47には
電圧源48により外部電圧を印加させてある。これによ
り、レーザ照射を受けて融解したSi領域の再固化には方
向性が生じる。すなわちスキャンに平行な方向のSi融解
領域には電流が流れるためにSi原子の移動／再配置が加
速され、スキャンに平行な方向の結晶化が促進される。
これにより結晶粒を、スキャンに平行な方向には長く成
長制御させることができる。
例に関して、図７を用いて説明する。本実施例において
TFTの構成、動作は第１の実施例と同様なので省略する。
図７は、本実施例における製造方法の説明図である。ア
モルファスSi薄膜43に対してライン状のエキシマレーザ
42をスキャンすることにより、多結晶Si薄膜４４を形成
するプロセスを示している。ここまでの原理は先に示し
た従来例と同様である。しかし本発明においては、アモ
ルファスSi薄膜43及び多結晶Si薄膜44の端部にそれぞれ
電極46，47を設けてあり、更にこれらの電極46，47には
電圧源48により外部電圧を印加させてある。これによ
り、レーザ照射を受けて融解したSi領域の再固化には方
向性が生じる。すなわちスキャンに平行な方向のSi融解
領域には電流が流れるためにSi原子の移動／再配置が加
速され、スキャンに平行な方向の結晶化が促進される。
これにより結晶粒を、スキャンに平行な方向には長く成
長制御させることができる。
【００２１】
【発明の効果】本発明によれば、第１にオン抵抗を低く
したいTFTに対して、ばらつきを抑えながら十分低いオン
抵抗をとることが可能になる。第２にオフ抵抗を高くし
たいTFTに対しては、サブスレッショルド特性の劣化を抑
えながらオフ抵抗を大きくすることができる。
したいTFTに対して、ばらつきを抑えながら十分低いオン
抵抗をとることが可能になる。第２にオフ抵抗を高くし
たいTFTに対しては、サブスレッショルド特性の劣化を抑
えながらオフ抵抗を大きくすることができる。
【図１】本発明の第１の実施例におけるTFTの平面図
（ａ）および断面図（ｂ）。
（ａ）および断面図（ｂ）。
【図２】本発明の第１の実施例における他のTFTの平面
図。
図。
【図３】本発明の第１の実施例におけるTFT製造方法の
説明図。
説明図。
【図４】本発明の第１の実施例における半導体装置の構
成を示す回路図。
成を示す回路図。
【図５】本発明の第２の実施例におけるTFTの製造方法
の説明図。
の説明図。
【図６】本発明の第３の実施例におけるTFTの製造方法
の説明図。
の説明図。
【図７】本発明の第４の実施例におけるTFTの製造方法
の説明図。
の説明図。
【図８】従来例におけるTFTの平面図（ａ）および断面
図（ｂ）。
図（ｂ）。
【図９】従来例におけるTFTの製造方法の説明図。
１…ガラス基板、４…多結晶Si薄膜、５…ゲート電極、
６…Si結晶粒、７…ソース不純物領域、８…ドレイン不
純物領域、９…絶縁体。
６…Si結晶粒、７…ソース不純物領域、８…ドレイン不
純物領域、９…絶縁体。
Claims (10)
- 【請求項１】絶縁基板上に設けられた多結晶半導体薄膜
と、上記多結晶半導体薄膜に接して設けられた絶縁体
と、上記絶縁体上に接して上記多結晶半導体薄膜と反対
側の面に設けられ、導電性物質からなる制御電極と、上
記多結晶半導体薄膜と上記絶縁体と上記制御電極と共に
電界効果トランジスタを形成するために上記多結晶半導
体薄膜の一部に形成された、第１及び第２の不純物拡散
領域とを有する半導体装置において、上記多結晶半導体
薄膜を構成する結晶粒子は、その上記電界効果トランジ
スタのチャネル電流に対して平行な方向の長さが、上記
電界効果トランジスタのチャネル電流に対して垂直な方
向の長さよりも長くなるように形成されていることを特
徴とする半導体装置。 - 【請求項２】請求項１において、上記多結晶半導体薄膜
を構成する結晶粒子は、その上記電界効果トランジスタ
のチャネル電流に対して平行な方向の長さが、上記電界
効果トランジスタのチャネル長よりも大きいことを特徴
とする半導体装置。 - 【請求項３】絶縁基板上に設けられた多結晶半導体薄膜
と、上記多結晶半導体薄膜に接して設けられた絶縁体
と、上記絶縁体上に接して上記多結晶半導体薄膜と反対
側の面に設けられ、導電性物質からなる制御電極と、上
記多結晶半導体薄膜と上記絶縁体と上記制御電極と共に
電界効果トランジスタを形成するために上記多結晶半導
体薄膜の一部に形成された、第１及び第２の不純物拡散
領域とを有する半導体装置において、上記多結晶半導体
薄膜を構成する結晶粒子は、その上記電界効果トランジ
スタのチャネル電流に対して垂直な方向の長さが、上記
電界効果トランジスタのチャネル電流に対して平行な方
向の長さよりも長くなるように形成されていることを特
徴とする半導体装置。 - 【請求項４】請求項３において、上記多結晶半導体薄膜
を構成する結晶粒子は、その上記電界効果トランジスタ
のチャネル電流に対して平行な方向の長さが、上記電界
効果トランジスタのチャネル長よりも小さいことを特徴
とする半導体装置。 - 【請求項５】絶縁基板上に設けられた多結晶半導体薄膜
と、上記多結晶半導体薄膜に接して設けられた絶縁体
と、上記絶縁体上に接して上記多結晶半導体薄膜と反対
側の面に設けられ、導電性物質からなる制御電極と、上
記多結晶半導体薄膜と上記絶縁体と上記制御電極と共に
電界効果トランジスタを形成するために上記多結晶半導
体薄膜の一部に形成された、第１及び第２の不純物拡散
領域とを有する半導体装置において、上記電界効果トラ
ンジスタは同一絶縁基板上に複数設けられており、一部
の第１の電界効果トランジスタにおいては、上記多結晶
半導体薄膜を構成する結晶粒子は、その上記電界効果ト
ランジスタのチャネル電流に対して平行な方向の長さ
が、上記電界効果トランジスタのチャネル電流に対して
垂直な方向の長さよりも長くなるように形成されてお
り、その他の第２の電界効果トランジスタにおいては、
上記多結晶半導体薄膜を構成する結晶粒子は、その上記
電界効果トランジスタのチャネル電流に対して垂直な方
向の長さが、上記電界効果トランジスタのチャネル電流
に対して平行な方向の長さよりも長くなるように形成さ
れており、上記第１の電界効果トランジスタと第２の電
界効果トランジスタのチャネル電流の向きが90度異なっ
ていることを特徴とする半導体装置。 - 【請求項６】請求項５において、上記絶縁基板上に設け
られたTFT（Thin−Film Transistor）ディスプレイの画
素トランジスタは上記第２の電界効果トランジスタで構
成されており、上記絶縁基板上に設けられ、上記画素ト
ランジスタに入力する信号線のアナログゲートを駆動す
るためのアナログスイッチ回路を構成するトランジスタ
は上記第１の電界効果トランジスタで構成されているこ
とを特徴とする半導体装置。 - 【請求項７】絶縁基板上にアモルファスないし第１の多
結晶の半導体薄膜を形成し、上記アモルファスないし第
１の多結晶の半導体薄膜に対して、ライン状のパルスレ
ーザ光をスキャンすることによって第２の多結晶半導体
薄膜を生成し、上記第２の多結晶半導体薄膜上に絶縁体
と制御電極を設け、更に上記第２の多結晶半導体薄膜と
上記絶縁体と上記制御電極と共に電界効果トランジスタ
を形成するために、上記第２の多結晶半導体薄膜の一部
に第１及び第２の不純物拡散領域とを形成する半導体装
置の製造方法において、上記ライン状のパルスレーザ光
の照射エネルギーは、ライン方向には一様であり、かつ
スキャン方向には実質的に単調増加していることを特徴
とする半導体装置の製造方法。 - 【請求項８】請求項７において、上記アモルファスない
し第１の多結晶の半導体薄膜は、スキャン方向には一様
であり、かつライン方向には規則的に膜厚が増減してい
ることを特徴とする半導体装置の製造方法。 - 【請求項９】請求項７において、上記アモルファスない
し第１の多結晶の半導体薄膜の下には、スキャン方向と
平行に、上記絶縁基板とは異なる絶縁膜が等間隔に配置
されていることを特徴とする半導体装置の製造方法。 - 【請求項１０】請求項７において、上記ライン状のパル
スレーザ光をスキャンする際に、スキャンの方向と平行
に上記アモルファスないし第１の多結晶の半導体薄膜に
電圧を印加することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9280168A JPH11121753A (ja) | 1997-10-14 | 1997-10-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9280168A JPH11121753A (ja) | 1997-10-14 | 1997-10-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11121753A true JPH11121753A (ja) | 1999-04-30 |
Family
ID=17621259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9280168A Pending JPH11121753A (ja) | 1997-10-14 | 1997-10-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
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