JP5088661B2 - 半導体装置および電気光学装置 - Google Patents

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Description

本発明は、基板上に形成された多結晶シリコン膜を薄膜トランジスタの能動層に用いた半導体装置および電気光学装置に関するものである。
薄膜トランジスタは、有機エレクトロルミネセンス装置において有機エレクトロルミネッセンス素子に対する電流制御用トランジスタや、オペアンプなどに代表されるアナログ回路を同一基板上に内蔵した液晶装置の構成素子として用いられている。このような用途において、薄膜トランジスタはその飽和特性が利用されているが、薄膜トランジスタの飽和特性は、シリコン基板上に形成されたＭＯＳトランジスタと比較して不完全であり、ドレイン電圧の変化に対してドレイン電流が増加する現象が認められている。このような現象を、図１４を参照して説明する。
第１の現象：図１４に示すように、薄膜トランジスタでは、ドレイン電圧が高い範囲においてキンク効果と呼ばれる現象により電流が増大し、ドレイン電圧に対するドレイン電流の変化率が大きくなってしまう。かかる現象の発生原因は次のように考えられる。まず、薄膜トランジスタにおいて、ドレイン電圧を上昇させた際にドレイン電圧がピンチオフ点を超えるとドレイン端に比較的大きな電界が集中する。この電界が一定の強度を超えると電界によって加速された電子によってインパクトイオン化が起こり、電子・正孔対が生成する。このようにして生成された正孔は、バルク型のＭＯＳトラジスタの場合には、バルクとしての半導体基板に向かって流れるため、ソース・ドレイン電流には大きな影響を及ぼさない。しかしながら、薄膜トランジスタの場合には、チャネル部の正孔に対するコンタクトが形成されていないため、正孔はチャネル部分に侵入してチャネル部分のポテンシャルを引き下げる結果、電子電流が増加することになる。なお、ドレイン端の電界集中を緩和するために、半導体層においてゲート電極の端部に対峙する領域を低濃度領域としたＬＤＤ（Lightly Doped Drain）構造が採用されることがあるが、かかるＬＤＤ構造だけでは、キンク現象を完全に抑えることはできない。
第２の現象：エンハンスメント型のトランジスタ素子の場合、バルク型のＭＯＳトランジスタでは、Ｖｄｓ＝Ｖｇｓの点よりＶｔｈ分小さなドレイン電圧の動作点がピンチオフ点Ｖｐとなり、ピンチオフ点Ｖｐより大きなソース・ドレイン電圧Ｖｄｓの範囲は飽和領域となる。しかしながら、薄膜トランジスタでは、図１４に示すように、ピンチオフ点が不明確であり、線形領域と飽和領域の境界は、比較的広い電圧幅をもって切り替わる特性となっている。その原因としては、薄膜トランジスタのチャネル部のポテンシャルがゲート電圧、ドレイン電圧、ソース電圧の相対的な関係によって決まる構造をしているからであると考えられる。すなわち、ドレイン電圧は、電流経路である半導体層のみならず、ゲート電極に対して逆側に位置する絶縁体中を介しても影響を及ぼすからと考えられる。なお、第１の現象に対する対策として、ＬＤＤ構造を採用した場合、ＬＤＤ領域は、常に寄生抵抗となるためチャネル部に印加される実効的なドレイン電圧が小さくなっていることもその原因である。
第３の現象：薄膜トランジスタにおいて、第１の現象として指摘したソース・ドレイン電流が増大する領域と、第２の現象として指摘したピンチオフ点との間の領域は、飽和領域であるが、図１４に示すように、ドレイン電圧に対するドレイン電流の変化率は十分小さいわけではなく定電流動作が期待できないという問題点がある。
このような問題点を解消するための設計的手法としては、以下のような構造を採用することが考えられる。
構造Ａ：薄膜トランジスタのチャネル長を長くすることにより、第３の現象は改善される。またチャネル長を長くすると、ドレイン方向の電界強度が緩和されるので、第１の現象も緩和される。しかしながら、十分な特性を得ようとするとその長さは非常に大きくなってしまい、チャネル長を大きくするとゲート容量が増大するので、回路動作の高周波数特性が劣化する。また、ゲート電圧を変化させて電流を変化させようとする時の感度が低化する。さらに、薄膜トランジスタの占有面積が増大するので、適用範囲が制限される。
構造Ｂ：ドレイン端の電界強度を緩和する目的でドレイン端にＬＤＤ領域を形成することは公知であり、このＬＤＤ領域の不純物濃度を十分低く設定し、長さ寸法を十分長くすることにより、第１の現象を緩和することができる。しかしながら、ＬＤＤ領域は常に寄生抵抗として作用するため、薄膜トランジスタのオン電流を著しく制限することになる。また、実効的なドレイン電圧が小さくなるので、第２の現象が顕著となる。
構造Ｃ：図１５（ａ）に示すように、２つの薄膜トランジスタを直列接続し、ドレイン側の薄膜トランジスタのゲートに一定の電圧Ｖbiasを与える。このように構成した場合において、ノード電圧Ｖmをパラメータにして、ソース側のＴＦＴｓと、ドレイン側のＴＦＴｄの電圧電流特性を図示すると、図１５（ｂ）に示すようになり、図１５（ｂ）において、破線はドレイン電圧ＶｄをＶd1、Ｖd2、Ｖd3、Ｖd4と変化させた場合のＴＦＴｄの電圧電流特性を示している。図１５（ｂ）において、ＴＦＴｓとＴＦＴｄの電圧電流特性の交点が２つの薄膜トランジスタを直列接続した時の動作電流となり、図１５（ｃ）に示すように、飽和動作が著しく改善される。これはカスコード接続と呼ばれるＭＯＳアナログ回路では一般的な手法である。しかしながら、このような構成を採用すると、Ｖbiasを生成するための回路が別途、必要であるという問題点と、Ｖgateの入力範囲が限られるという問題点がある。
構造Ｄ：構造Ｃと類似した動作は、図１６（ａ）に示すように、２つの薄膜トランジスタを直列接続するとともに、２つの薄膜トランジスタのゲート同士を電気的に接続することにより、ＶbiasとＶgateとを共通化した場合も得ることができる。このような構成を採用した場合においても、ＶmをパラメータにＴＦＴｓとＴＦＴｄの電圧電流特性を図示すると、図１６（ｂ）に示すようになる。図１６（ｂ）において、破線はＶdを変えた場合のＴＦＴｄの電圧電流特性を示しており、図１６（ｂ）に示す交差点が２つの薄膜トランジスタを直列接続した時の動作電流となり、図１６（ｃ）に示すように、飽和動作が著しく改善される（例えば、非特許文献１、２参照）。
L.Mariucci et al、AM-LCD'03 pp57-60 Woo-Jin Nam et al、IDW'04 pp307-310
図１６を参照して説明した構造Ｄを採用した場合、ＴＦＴｄの動作点は、ＴＦＴｓのピンチオフ点Ｖpの近傍に限られることは明らかであり、動作点がＴＦＴｓの線形動作範囲に入ると効果が得られない。従って、良好な動作点を得るためには、例えば、ＴＦＴｄにおいてチャネル幅Ｗｄをチャネル長Ｌｄで割ったときの値（Ｗｄ／Ｌｄ）を、ＴＦＴｓにおいてチャネル幅Ｗｓをチャネル長Ｌｓで割ったときの値（Ｗｓ／Ｌｓ）の数倍以上に設定しなければならないなど、レイアウト面での制約が大きい。
また、薄膜トランジスタでは、元々、ピンチオフ点Ｖp近傍においてＶdsに対するＩdsの傾きが大きいため、第２の現象を解決しようとすると、（Ｗd／Ｌd）／（Ｗs／Ｌs）で求められる比が非常に大きくなってしまい、通常のデザインの範囲でレイアウトすると、ゲート容量が増大して回路動作の高周波数特性が劣化するとともに、薄膜トランジスタの占有面積が増大することになる。
以上の問題点に鑑みて、本発明の課題は、キンク効果に起因して薄膜トランジスタの飽和動作領域にソース・ドレイン電流の変動がある場合でも、安定した出力を得ることができる半導体装置および電気光学装置を提供することにある。
上記課題を解決するために、本発明では、基板上に形成された多結晶シリコン膜を能動層として備えた薄膜トランジスタを有する半導体装置において、前記多結晶シリコン膜は、第１のゲート絶縁層と前記第２のゲート絶縁層との層間に形成され、前記薄膜トランジスタは、前記多結晶シリコン膜のドレイン側に位置する第１のチャネル領域、および該第１のチャネル領域に前記第１のゲート絶縁層を介して対向する第１のフロントゲート電極を備えた第１の薄膜トランジスタ部と、前記多結晶シリコン膜において前記第１のチャネル領域に対して不純物導入領域を介してソース側で隣接する第２のチャネル領域、および該第２のチャネル領域に前記第１のゲート絶縁層を介して対向する第２のフロントゲート電極を備えた第２の薄膜トランジスタ部とを有し、前記第１の薄膜トランジスタ部と前記第２の薄膜トランジスタ部とは導電型が同一であって直列に接続されているとともに、前記第１のフロントゲート電極と前記第２のフロントゲート電極とは電気的に接続され、前記第２のチャネル領域に対して前記第２のゲート絶縁層を介して対向する領域には、ソース電位が印加されるソース側バックゲート電極が形成されていることを特徴とする。
本発明では、ドレイン側の第１の薄膜トランジスタ部と、第１の薄膜トランジスタ部に対してソース側で隣接する第２の薄膜トランジスタ部とを直列接続し、双方のゲート電極を電気的に接続したため、動作点が第２の薄膜トランジスタ部のピンチオフ点近傍となる。従って、キンク効果に起因する飽和領域におけるドレイン電流の変化率を小さくすることができる。また、ソース側の第２の薄膜トランジスタ部には、ソース電位が印加されるソース側バックゲート電極が形成されているので、第１の薄膜トランジスタ部においてチャネル幅をチャネル長で割ったときの値を第２の薄膜トランジスタ部においてチャネル幅をチャネル長で割ったときの値の過剰に大きく設定しなくても、第２の薄膜トランジスタのコンダクタンスを第１の薄膜トランジスタ部のコンダクタンスに対して相対的に低くすることができるので、動作点が第２の薄膜トランジスの線形動作範囲に入ることを確実に防止することができる。それ故、バイアスを生成する回路を追加しなくても、２つの薄膜トランジスタをカスコード接続した場合と同様、飽和領域におけるドレイン電流の変化率を小さくすることができ、飽和動作を著しく改善することができる。
本発明において、前記ソース側バックゲート電極は、前記第２のチャネル領域におけるソース側端部からドレイン側端部に向かう途中位置まで形成されていることが好ましい。すなわち、前記ソース側バックゲート電極については、前記第２のチャネル領域のドレイン側端部と重なる領域を避けるように形成されていることが好ましい。このように構成すると、第２のチャネル領域のドレイン端でのソース側バックゲート電極からの縦電界の影響を排除することができる。
本発明において、前記第１のチャネル領域に対して前記第２のゲート絶縁層を介して対向する領域には、前記第１のフロントゲート電極に電気的に接続されたドレイン側バックゲート電極が形成されていることが好ましい。このように構成すると、第１の薄膜トランジスタのコンダクタンスを第２の薄膜トランジスタ部のコンダクタンスに対して相対的に高くすることができるので、バイアスを生成する回路を追加しなくても、２つの薄膜トランジスタをカスコード接続した場合と同様、飽和領域におけるドレイン電流の変化率を小さくすることができ、飽和動作を著しく改善することができる。
本発明において、前記ドレイン側バックゲート電極は、前記第１のチャネル領域におけるソース側端部からドレイン側端部に向かう途中位置まで形成されていることが好ましい。すなわち、前記ドレイン側バックゲート電極については、前記第１のチャネル領域のドレイン側端部と重なる領域を避けるように形成されていることが好ましい。このように構成すると、第１のチャネル領域のドレイン端でのドレイン側バックゲート電極からの縦電界の影響を排除することができる。
本発明において、前記基板上には前記第２のゲート絶縁層、前記多結晶シリコン膜および前記第１のゲート絶縁層がこの順に積層されている構成を採用することができる。
本発明において、前記基板上には前記第１のゲート絶縁層、前記多結晶シリコン膜および前記第２のゲート絶縁層がこの順に積層されている構成を採用してもよい。
本発明を適用した半導体装置は、携帯電話機やモバイルコンピュータなどの電子機器に用いられる表示装置や、プリンタヘッドなどに使用される電気光学装置に用いることができ、この場合、前記半導体装置は、複数の画素が形成された素子基板である。このような電気光学装置において、本発明を適用した薄膜トランジスタは、各画素に構成された有機ＥＬ素子の駆動用や、液晶装置において素子基板上の駆動回路にオペアンプなどに代表されるアナログ回路を構成するのに用いられる。これらの用途のうち、有機ＥＬ素子の駆動用に用いると、黒表示時の電流リークが減少しコントラストが向上する。また、表示パネル内部の電源配線の抵抗による電源電圧の変動があっても駆動電流が変化しないため均一な表示が可能となり、より大容量・大型のディスプレイが可能となる。さらに、オペアンプのアナログ回路を構成する要素として用いると線形性がよくオフセットが小さな出力バッファを実現することができる。そのため、高品位の液晶表示装置を提供することができる。またオフセットがあると、それが原因で表示のちらつきや焼きつき現象が発生するが、本発明を適用すると、これらの問題も解決することができる。
以下に、図面を参照して、本発明の実施の形態を説明する。なお、以下の説明に用いた各図では、各層や各部材を図面上で認識可能とするため、各層や各部材毎に縮尺を相違させてある。また、以下の説明では、本発明を適用した薄膜トランジスタを備えた半導体装置として、有機ＥＬ装置の素子基板（半導体装置）において、有機ＥＬ素子を駆動するための薄膜トランジスタに本発明を適用した例を中心に説明する。
［実施の形態１］
（発光装置の全体構成）
図１（ａ）、（ｂ）は、本発明が適用される有機ＥＬ装置の電気的構成を示すブロック図、および電流制御用の薄膜トランジスタの等価回路図である。図１（ａ）に示す発光装置１００は、駆動電流が流れることによって発光する有機ＥＬ素子４０を薄膜トランジスタで駆動制御する装置であり、このタイプの発光装置１００では、有機ＥＬ素子４０が自己発光するため、バックライトを必要とせず、また、視野角依存性が少ないなどの利点がある。
発光装置１００では、素子基板１３上に、複数の走査線１２０と、この走査線１２０の延設方向に対して交差する方向に延設された複数のデータ線１１０と、走査線１２０に並列する複数の共通給電線１３０と、データ線１１０と走査線１２０との交差点に対応する画素１００ａとが構成され、画素１００ａは、画像表示領域にマトリクス状に配置されている。素子基板１３上には、データ線１１０に対して、シフトレジスタ、レベルシフタ、ビデオライン、アナログスイッチを備えるデータ線駆動回路（図示せず）が構成され、走査線１２０に対して、シフトレジスタおよびレベルシフタを備える走査線駆動回路（図示せず）が構成されている。また、複数の画素１００ａの各々には、走査線１２０を介して走査信号がゲート電極に供給される画素スイッチング用の薄膜トランジスタ２０と、この薄膜トランジスタ２０を介してデータ線１１０から供給される画像信号を保持する保持容量３０と、この保持容量３０によって保持された画像信号がゲートに供給される電流制御用の薄膜トランジスタ１０と、薄膜トランジスタ１０を介して共通給電線１３０に電気的に接続したときに共通給電線１３０から駆動電流が流れ込む有機ＥＬ素子４０とが構成されている。
（有機ＥＬ素子および素子基板の構成）
図２は、有機ＥＬ素子を備えた素子基板の断面図である。図２に示すように、素子基板１３において、有機ＥＬ素子４０は、例えば、陽極として機能する画素電極４４と、この画素電極４４からの正孔を注入／輸送する正孔輸送層４６と、有機ＥＬ物質からなる発光層４７（有機機能層）と、電子を注入／輸送する電子注入層４８と、陰極４９とがこの順に積層された構造になっている。発光装置１００が、発光層４７で発光した光を画素電極４４側から出射するボトムエミッション方式の場合には、素子基板１３の基体側から発光光を取り出す。このため、素子基板１３の基体としては、ガラス、石英、樹脂（プラスチック板、プラスチックフィルム）などの透明基板１５が用いられ、透明基板１５としては、ガラス基板が好適である。
また、素子基板１３上には、有機ＥＬ素子４０の下層側に模式的に示すように、図１（ａ）を参照して説明したデータ線１１０、走査線１２０、共通給電線１３０、画素スイッチング用の薄膜トランジスタ１０６、保持容量１３３、電流制御用の薄膜トランジスタ１０７などを備えた回路部１６が形成されている。
（電流制御用の薄膜トランジスタの構成）
図３（ａ）、（ｂ）は、本形態の発光装置に用いた電流制御用の薄膜トランジスタの平面図および断面図であり、ここに示す例は、基板上にバックゲート電極、下層側ゲート絶縁層（第２のゲート絶縁層）、多結晶シリコン膜、上層側ゲート絶縁層（第１のゲート絶縁層）、およびフロントゲート電極がこの順に積層された例である。なお、図３（ａ）において、多結晶シリコン膜については短い点線で示し、フロントゲート電極については実線で示し、ソース・ドレイン電極については一点鎖線で示し、バックゲート電極については長い点線で示し、多結晶シリコン膜の各領域の境界は二点鎖線で示してある。
本形態では、図１（ａ）に示す電流制御用の薄膜トランジスタ１０を構成するにあたって、図１６（ａ）、（ｂ）、（ｃ）を参照して説明したマルチゲート構造（構造Ｄ）を採用しており、図１（ｂ）に示すように、ドレイン側の薄膜トランジスタ（ＴＦＴｄ）と、ソース側の薄膜トランジスタ（ＴＦＴｓ）とを直列接続するとともに、２つの薄膜トランジスタ（ＴＦＴｄ、ＴＦＴｓ）のゲート同士（フロントゲート同士）を電気的に接続してある。
また、本形態の薄膜トランジスタ１０では、ドレイン側の薄膜トランジスタ（ＴＦＴｄ）、およびソース側の薄膜トランジスタ（ＴＦＴｓ）の各々にバックゲートを設け、ドレイン側の薄膜トランジスタ（ＴＦＴｄ）のバックゲート（ドレイン側バックゲート）についてはゲート（フロントゲート）に電気的に接続し、ソース側の薄膜トランジスタ（ＴＦＴｓ）のバックゲート（ソース側バックゲート）にはソース電位が印加されるようになっている。
このような薄膜トランジスタ１０を構成するにあたって、本形態の素子基板１３（半導体装置）では、図３（ａ）、（ｂ）に示すように、透明基板１５には、シリコン酸化膜やシリコン窒化膜などの下地保護膜（図示せず）が形成されており、その表面側には、ドレイン側バックゲート電極８ａおよびソース側バックゲート電極８ｂが形成されている。また、ドレイン側バックゲート電極８ａおよびソース側バックゲート電極８ｂの上層には下層側ゲート絶縁層７（第２のゲート絶縁層）が形成されている。
下層側ゲート絶縁層７の上層には島状の多結晶シリコン膜１ａが形成されている。多結晶シリコン膜１ａは、素子基板１３に対してアモルファスシリコン膜を形成した後、レーザアニールやランプアニールなどにより多結晶化された多結晶シリコン膜であり、その表面には、シリコン酸化膜やシリコン窒化膜などの上層側ゲート絶縁層２（第１のゲート絶縁層）が形成されている。
本形態では、多結晶シリコン膜１ａのドレイン側位置に第１のチャネル領域１ｅを備えたＮチャネル型の第１の薄膜トランジスタ部１０ａが形成されており、第１の薄膜トランジスタ部１０ａに対してソース側で隣接する位置には、Ｎチャネル型の第２の薄膜トランジスタ部１０ｂが形成されている。第２の薄膜トランジスタ部１０ｂは、多結晶シリコン膜１ａにおいて第１のチャネル領域１ｅに対して高濃度Ｎ型領域１ｆ（不純物導入領域）を介してソース側で隣接する位置に第２のチャネル領域１ｇを備えており、第１の薄膜トランジスタ部１０ａと第２の薄膜トランジスタ部１０ｂとが直列接続されてＮチャネル型の薄膜トランジスタ１０が構成されている。ここで、第１の薄膜トランジスタ部１０ａのチャネル長は、第２の薄膜トランジスタ部１０ｂのチャネル長よりも短く設定されている。
第１の薄膜トランジスタ部１０ａ、および第２の薄膜トランジスタ部１０ｂは各々、第１のチャネル領域１ｅに上層側ゲート絶縁層２を介して対向する位置、および第２のチャネル領域１ｇに上層側ゲート絶縁層２を介して対向する位置に第１のフロントゲート電極３ａ、および第２のフロントゲート電極３ｂを備えているが、フロントゲート電極３ａ、３ｂ同士は、多結晶シリコン膜１ａの側方位置で互いに繋がって電気的に接続されている。
第１の薄膜トランジスタ部１０ａはＬＤＤ構造を有している。但し、第１の薄膜トランジスタ部１０ａは、第１のチャネル領域１ｅに対してドレイン側で隣接する位置のみに低濃度Ｎ型領域１ｄを備え、第１のチャネル領域１ｅに対してソース側で隣接する位置には低濃度Ｎ型領域を備えていない。第２の薄膜トランジスタ部１０ｂは、ＬＤＤ構造およびセルフアライン構造のいずれをも備えておらず、多結晶シリコン膜１ａにおいて第２のフロントゲート電極３ｂの長さ方向の中央領域に対して重なる位置のみに第２のチャネル領域１ｇを備えている。このため、多結晶シリコン膜１ａには、ドレイン側からソース側に向かって、高濃度Ｎ型領域１ｃ、低濃度Ｎ型領域１ｄ、第１のチャネル領域１ｅ、高濃度Ｎ型領域１ｆ、第２のチャネル領域１ｇ、高濃度Ｎ型領域１ｈが形成されており、高濃度Ｎ型領域１ｃ、低濃度Ｎ型領域１ｄ、第１のチャネル領域１ｅおよび高濃度Ｎ型領域１ｆによって、第１の薄膜トランジスタ部１０ａが形成され、高濃度Ｎ型領域１ｆ、第２のチャネル領域１ｇおよび高濃度Ｎ型領域１ｈによって、第２の薄膜トランジスタ部１０ｂが形成されている。また、高濃度Ｎ型領域１ｆは、第１の薄膜トランジスタ部１０ａと第２の薄膜トランジスタ部１０ｂとのノードとして機能する。
本形態において、低濃度Ｎ型領域１ｄは、第１のフロントゲート電極３ａ、３ｂをマスクにして、例えば、約０．１×１０13／ｃｍ2〜約１０×１０13／ｃｍ2のドーズ量で低濃度Ｎ型の不純物イオン（リンイオン）が導入された領域であり、不純物濃度は概ね０．１×１０18／ｃｍ3〜１０×１０18／ｃｍ3である。このため、低濃度Ｎ型領域１ｄは、第１のフロントゲート電極３ａに自己整合的に形成されている。高濃度Ｎ型領域１ｃ、１ｆ、１ｈは、レジストマスクをマスクにして用いて、約０．１×１０15／ｃｍ2〜約１０×１０15／ｃｍ2のドーズ量で高濃度Ｎ型の不純物イオン（リンイオン）を導入することにより形成された領域であり、不純物濃度は概ね０．１×１０20／ｃｍ3〜約１０×１０20／ｃｍ3である。
フロントゲート電極３ａ、３ｂの上層には層間絶縁膜４が形成されており、層間絶縁膜４に形成されたコンタクトホール４ａ、４ｂを介して、ドレイン電極６ａが高濃度Ｎ型領域１ｃに電気的に接続し、ソース電極６ｂが高濃度Ｎ型領域１ｈに電気的に接続している。
ここで、上層側ゲート絶縁層２の上層には、中継電極３ｃがフロントゲート電極３ａ、３ｂと同時形成されており、この中継電極３ｃは、下層側ゲート絶縁層７および上層側ゲート絶縁層２に形成されたコンタクトホール２ａを介してソース側バックゲート電極８ｂに電気的に接続されている。また、層間絶縁膜４にはコンタクトホール４ｃも形成されており、ソース電極６ｂは、コンタクトホール４ｃを介して中継電極３ｃに電気的に接続している。このため、ソース側バックゲート電極８ｂはソース電極６ｂに電気的に接続され、ソース電位が印加される。
また、多結晶シリコン膜１ａの側方位置において、下層側ゲート絶縁層７および上層側ゲート絶縁層２にはコンタクトホール２ｂが形成されており、第１のフロントゲート電極３ａとドレイン側バックゲート電極８ａとはコンタクトホール２ｂを介して電気的に接続している。
（本形態の効果）
図４、図５および図６を参照して、本発明を適用した薄膜トランジスタの効果を説明する。図４は、本発明を適用した薄膜トランジスタの効果を説明するための電圧電流特性図であり、図４（ａ）、（ｂ）、（ｃ）は各々、本発明を適用した薄膜トランジスタを構成する薄膜トランジスタ部の各電圧電流特性を示すグラフである。図５は、本発明を適用した薄膜トランジスタの飽和特性を従来例および参考例と比較して示す説明図である。図６（ａ）、（ｂ）は、本発明および従来の薄膜トランジスタにおいてゲート電圧を変化させた場合の電圧電流特性を示すグラフである。
本形態の薄膜トランジスタ１０では、図１６を参照して説明した構造Ｄを採用しており、第１の薄膜トランジスタ部１０ａは、図１６（ａ）に示すＴＦＴｄに相当し、第２の薄膜トランジスタ部１０ｂは、図１６（ａ）に示すＴＦＴｓに相当する。また、高濃度Ｎ型領域ｆｇは、図１６（ａ）に示すノードに相当し、そのノードの電圧Ｖmをパラメータに第１の薄膜トランジスタ部１０ａ（ＴＦＴｄ）と第２の薄膜トランジスタ部１０ｂ（ＴＦＴｓ）の電圧電流特性を図示すると、図１６（ｂ）に示すようになる。図１６（ｂ）において、破線はＶdを変えた場合のＴＦＴｄの電圧電流特性を示しており、図１６（ｂ）に示す交差点が２つの薄膜トランジスタを直列接続した時の動作電流となり、薄膜トランジスタの動作特性は、概ね、図１６（ｃ）に示すように表わされる。従って、薄膜トランジスタ１０の動作点はソース側の第２の薄膜トランジスタ１０ｂのピンチオフ点近傍となる。それ故、第２の薄膜トランジスタ１０ｂのキンク効果を回避できる。
また、本形態の薄膜トランジスタ１０では、第１の薄膜トランジスタ部１０ａ、および第２の薄膜トランジスタ部１０ｂの各々にドレイン側バックゲート電極８ａ、およびソース側バックゲート電極８ｂを設け、ドレイン側バックゲート電極８ａについてはフロントゲート電極３ａに電気的に接続し、ソース側バックゲート電極８ｂにはソース電位を印加している。このため、図４（ａ）に示すように、ソース側の第２の薄膜トランジスタ部１０ｂのコンダクタンスｇｍを相対的に低く抑え、ドレイン側の第１の薄膜トランジスタ部１０ａのコンダクタンスｇｍを相対的に高くすることができるので、第１の薄膜トランジスタ部１０ａにおいてチャネル幅Ｗａをチャネル長Ｌａで割ったときの値（Ｗａ／Ｌａ）を第２の薄膜トランジスタ部１０ｂにおいてチャネル幅Ｗｂをチャネル長Ｌｂで割ったときの値（Ｗｂ／Ｌｂ）より極端に大きな値に設定しなくても、薄膜トランジスタ１０の動作点を第２の薄膜トランジスタ１０ｂのピンチオフ点よりＶmが高い位置に設定することができ、かかる領域では、ソース・ドレイン電圧Ｖdsに対するソース・ドレイン電流Ｉdsの傾きが小さい。
それ故、図５および図６を参照して後述するように、薄膜トランジスタ１０の占有面積を拡大することなく、飽和領域におけるドレイン電流の変化率を小さくすることができ、飽和動作を著しく改善することができる。
また、ソース側バックゲート電極８ｂにソース電位を印加すると、ソース側の第２の薄膜トランジスタ部１０ｂのコンダクタンスｇｍを相対的に低く抑えるという効果に加えて、図４（ｂ）、（ｃ）を参照して説明する以下の効果を奏する。図４（ｂ）は、従来の薄膜トランジスの飽和特性を示す説明図であり、Ｖdsが比較的小さい領域を示したものである。図４（ｃ）には、シリコン基板（バルク）の電位をソース電位としたバルク型ＭＯＳトランジスタの飽和特性を示す説明図であり、Ｖdsが比較的小さい領域を示したものである。図４（ｂ）、（ｃ）の各々において、ピンチオフ電圧Ｖpは、Ｖdｓ＝Ｖｇsの時の電流値を元に算出されたしきい値電圧Ｖthに基いて定義された値である。図４（ｃ）に示すように、バルク型ＭＯＳトランジスタでは、チャネル領域の電位はソース電圧・ドレイン電圧・ゲート電圧および基板電圧の関係によって決まるが、従来の薄膜トランジスタでは、基板電位を決める電極が存在しないため、チャネル領域の電位は、相対的にドレイン電圧の影響の寄与率が高い。このため、従来の薄膜トランジスタでは、ドレイン電圧が変化すると、ドレイン領域近傍のチャネル領域の電位はドレイン電圧に強く依存し、十分な飽和特性が得られなくなる。しかるに本形態では、ソース側バックゲート電極８ｂにソース電位を印加しているため、バルク型ＭＯＳトランジスタの飽和特性に近づくので、飽和領域におけるドレイン電流の変化率を小さくすることができ、飽和動作を著しく改善することができる。
また、図５の領域Ａには、図３に示す薄膜トランジスタ１０において、チャネル長Ｌｂを５μｍとし、Ｖgsを１Ｖとし、下層側ゲート絶縁層７の厚さを７５ｎｍから６００ｎｍに変えた場合において、Ｖd=Ｖgの時の電流値と、Ｖd=Ｖgの時の電流値のドレイン電圧に対する傾きの関係を示してある。ここで、Ｖd=Ｖgの時の電流値のドレイン電圧に対する傾きは
Ｉds＝Ａ（１＋λ・Ｖds）
としてλとして定義した。従って、λが小さいほど優れた飽和特性といえる。
図５の領域Ｂには、比較例として、バックゲート電極を形成せず、チャネルドーピングによりしきい値電圧を変えて、ソース側の第２の薄膜トランジスタ部１０ｂのコンダクタンスｇｍを相対的に低く抑え、ドレイン側の第１の薄膜トランジスタ部１０ａのコンダクタンスｇｍを相対的に高くした場合のλを示してある。なお、チャネルドーピングについては、チャネルドーピング濃度を１．５×１０16ｃｍ-3から５．５×１０16ｃｍ-3に変化させた結果を示してある。なお、図５には菱形のドットＣにより、バックゲート電極を形成せず、かつ、チャネルドーピングも行わない従来もプロットしてある。
図５からわかるように、本発明を適用した薄膜トランジスタ１０において、下層側ゲート絶縁層７の厚さを厚くするほどλが増大する。ここで、ソース側の第２の薄膜トランジスタ部１０ｂの電流は低く抑えてもよいように思われるが、実用面を考えると電源電圧の上昇を招き、消費電力が増大するため極端な電流低下は決して好ましくはない。それ故、下層側ゲート絶縁層７の厚さについては、２２５ｎｍが最適であったが、かかる条件については、要求される飽和特性に応じて最適な値に決定すればよい。
なお、１つのチャネル領域を持つシングルゲート薄膜トランジスタにバックゲート電極を設け、ソース電位を印加すると、逆に不具合が存在する。ドレイン端よりドレイン電極に近い半導体領域にはドレイン電圧に伴う電界とともに、バックゲート電極を設けたことによる膜厚方向の電界が加わる。そのため、インパクトイオン化はむしろ助長されてしまい、キンク効果はむしろ激しくなる結果、利用できるＶdsの上限が低くなる。しかるに本形態では、２つの薄膜トランジスタ部１０ａ、１０ｂを直列接続し、ドレイン側の第１の薄膜トランジスタ部１０ａ側において、ドレイン側バックゲート電極には、本来のゲート電極（フロントゲート電極）の電圧が印加されるので、ドレイン端における膜厚方向の電界はソース電位とした場合と比較して緩和されるので、キンク効果の課題は解決する。また、ドレイン側の第１の薄膜トランジスタ部１０ａのコンダクタンスｇｍが大きくなることにより、広いドレイン電圧範囲、広いゲート電圧範囲で安定した飽和動作を実現することができる。さらに、ソース側バックゲート電極８ｂがソース電極６ｂに接続されることで本発明の動作点におけるソース側の第２の薄膜トランジスタ部１０ｂの飽和特性が改善されているため、２つの薄膜トランジスタ部１０ａ、１０ｂを直列接続した時の合成特性の飽和特性は極めて良好となる。飽和特性はもともとの半導体膜の性質などにも依存するものではあるが、本発明を適用すれば、λの値として０．００３といった値を達成することができ、このような値は、有機ＥＬ装置の電流制御用トランジスタ（駆動用トランジスタ）として用いる場合やオペアンプなどに代表されるアナログ回路を同一基板上に内蔵した液晶装置の構成素子として用いる場合に十分な値である。
よって、本発明によれば、ソース側の第２の薄膜トランジスタ部１０ｂのチャネル長を４μｍとし、ドレイン側の第１の薄膜トランジスタ部１０ａのチャネル長を１μｍと設定した場合において、図６（ａ）に示す飽和特性を得ることができ、図６（ｂ）に示す従来の薄膜トランジスタ（チャネル長が５μｍ）の飽和特性と比較して大幅な改善を図ることができる。なお、図６（ａ）、（ｂ）には、白丸によってＶds＝Ｖgsの点を示してある。
（製造方法）
次に、図７および図８を参照して、本形態の薄膜トランジスタの製造方法の一例を説明する。図７および図８は、本形態の薄膜トランジスタの製造方法を示す工程断面図である。まず、図７（ａ）に示すように、超音波洗浄等により清浄化したガラス製等の透明基板１５を準備した後、必要に応じて、基板温度が１５０〜４５０℃の温度条件下で、プラズマＣＶＤ法などの方法により、透明基板１５の全面にシリコン酸化膜からなる下地保護膜（図示せず）を形成する。
次に、バックゲート電極形成工程において、透明基板１５の表面全体にモリブデン膜、アルミニウム膜、チタン膜、タングステン膜、タンタル膜、あるいはそれらの積層膜などの金属膜を形成した後、フォトリソグラフィ技術を用いてパターニングし、ドレイン側バックゲート電極８ａおよびソース側バックゲート電極８ｂを形成する。ここで、ドレイン側バックゲート電極８ａは、図３に示す第１のチャネル領域１ｅを形成すべき領域を含む領域と重なる位置に形成され、ソース側バックゲート電極８ｂは、図３に示す第２のチャネル領域１ｇを形成すべき領域を含む領域と重なる位置に形成される。
次に、図７（ｂ）に示すように、ＣＶＤ法などを用いて、透明基板１５の全面に厚さが７５ｎｍから６００ｎｍ、例えば、約２２５ｎｍのシリコン酸化膜からなる下層側ゲート絶縁層７を形成する。
次に、基板温度が１５０〜４５０℃の温度条件下で、透明基板１５の全面に、非晶質のシリコン膜をプラズマＣＶＤ法により、例えば、４０〜５０ｎｍの厚さに形成した後、レーザアニール法や急速加熱法などにより、シリコン膜を多結晶化させる。次に、フォトリソグラフィ技術を用いてシリコン膜をパターニングし、図７（ｃ）に示すように、島状の多結晶シリコン膜１ａを形成する。
次に、図７（ｄ）に示すように、ＣＶＤ法などを用いて、多結晶シリコン膜１ａの表面に、厚さが例えば７５ｎｍのシリコン酸化膜からなる上層側ゲート絶縁層２を形成する。
次に、図７（ｅ）に示す高濃度不純物工程において、上層側ゲート絶縁層２の上層にレジストマスク９ａ、９ｂを形成した後、高濃度Ｎ型の不純物イオン（リンイオン）を約０．１×１０15／ｃｍ2〜約１０×１０15／ｃｍ2のドーズ量で多結晶シリコン１ａに導入し、次に、レジストマスク９ａ、９ｂを除去する。その結果、多結晶シリコン膜１ａには、高濃度Ｎ型領域１ｃ、１ｆ、１ｈが形成される。
次に、図８（ａ）に示すように、上層側ゲート絶縁層２および下層側ゲート絶縁層７を貫通してソース側バックゲート電極８ｂに到るコンタクトホール２ａを形成する。その際、図３（ａ）に示すように、上層側ゲート絶縁層２および下層側ゲート絶縁層７を貫通してドレイン側バックゲート電極８ａに到るコンタクトホール２ｂを同時に形成する。
次に、図８（ｂ）に示すフロントゲート電極形成工程において、透明基板１５の表面全体にモリブデン膜、アルミニウム膜、チタン膜、タングステン膜、タンタル膜、あるいはそれらの積層膜などの金属膜を形成した後、フォトリソグラフィ技術を用いてパターニングし、第１のフロントゲート電極３ａ、第２のフロントゲート電極３ｂ、および中継電極３ｃを形成する。
次に、図８（ｃ）に示す低濃度不純物導入工程において、第１のフロントゲート電極３ａおよび第２のフロントゲート電極３ｂをマスクにして、低濃度Ｎ型の不純物イオン（リンイオン）を約０．１×１０13／ｃｍ2〜約１０×１０13／ｃｍ2のドーズ量で多結晶シリコン１ａに導入する。その結果、第１のフロントゲート電極３ａに対して自己整合的に低濃度Ｎ型領域１ｄが形成される。また、フロントゲート電極３ａ、３ｂで覆われていた領域に第１のチャネル領域１ｅ、および第２のチャネル領域１ｉが形成される。
次に、図８（ｄ）に示す層間絶縁膜形成工程において、ＣＶＤ法などを用いて、シリコン酸化膜からなる層間絶縁膜４を形成した後、層間絶縁膜４を貫通して、高濃度Ｎ型領域１ｃ、高濃度Ｎ型領域１ｈおよび中継電極２ａに到るコンタクトホール４ａ、４ｂ、４ｃを形成する。
次に、ゲート電極形成工程において、透明基板１５の表面全体にモリブデン膜、アルミニウム膜、チタン膜、タングステン膜、タンタル膜、あるいはそれらの積層膜などの金属膜を形成した後、フォトリソグラフィ技術を用いてパターニングし、図３（ａ）、（ｂ）に示すように、ドレイン電極６ａおよびソース電極６ｂを形成する。
このようにして、薄膜トランジスタ１０（第１の薄膜トランジスタ部１０ａおよび第２の薄膜トランジスタ部１０ｂ）を形成する。なお、不純物を導入した後、素子基板１０を加熱して、導入した不純物を活性化させるもよい。また、イオンシャワードーピングなどを利用して、多結晶シリコン膜１ａに水素イオンを導入して、多結晶シリコン膜１ａに存在していたダングリングボンドを終端化する工程を行ってもよい。
［実施の形態１の改良例］
上記形態では、ドレイン側バックゲート電極８ａを第１のチャネル領域１ｅの全体に重なる位置に形成し、ソース側バックゲート電極８ｂを第２のチャネル領域１ｇの全体に重なる領域に形成したが、図９（ａ）、（ｂ）に示すように、ソース側バックゲート電極８ｂは、第２のチャネル領域１ｇにおけるソース側端部からドレイン側端部に向かう途中位置まで形成されていることが好ましい。すなわち、ソース側バックゲート電極８ｂについては、寸法ｄ２分だけ、第２のチャネル領域１ｇのドレイン側端部と重なる領域を避けるように形成されていることが好ましい。このように構成すると、第２のチャネル領域１ｇのドレイン端においてソース側バックゲート電極８ｂからの縦電界の影響を排除することができる。
また、ドレイン側バックゲート電極８ａは、第１のチャネル領域１ｅにおけるソース側端部からドレイン側端部に向かう途中位置まで形成されていることが好ましい。すなわち、ドレイン側バックゲート電極８ａについては、寸法ｄ１分だけ、第１のチャネル領域１ｅのドレイン側端部と重なる領域を避けるように形成されていることが好ましい。このように構成すると、第１のチャネル領域１ｅのドレイン端においてドレイン側バックゲート電極８ａからの縦電界の影響を排除することができる。
［実施の形態１の変形例］
上記実施の形態では、ドレイン側バックゲート電極８ａおよびソース側バックゲート電極８ｂの双方を形成したが、ソース側バックゲート電極８ｂのみを形成した構成を採用してもよい。
［実施の形態２］
図１０（ａ）、（ｂ）は、本形態の発光装置に用いた電流制御用の薄膜トランジスタの平面図および断面図であり、ここに示す例は、基板上にフロントゲート電極、下層側ゲート絶縁層（第１のゲート絶縁層）、多結晶シリコン膜、上層側ゲート絶縁層（第２のゲート絶縁層）およびバックゲート電極がこの順に積層された例である。なお、図１０（ａ）において、多結晶シリコン膜については短い点線で示し、フロントゲート電極については実線で示し、ソース・ドレイン電極およびバックゲート電極については一点鎖線で示し、多結晶シリコン膜の各領域の境界は二点鎖線で示してある。また、本形態は、層の積層順が異なる以外、基本的な構成が実施の形態１の構成と共通するので、共通する部分には同一の符号を付してそれらの詳細な説明を省略する。
本形態でも、実施の形態１と同様、図１（ａ）に示す電流制御用の薄膜トランジスタ１０を構成するにあたって、図１６（ａ）、（ｂ）、（ｃ）を参照して説明したマルチゲート構造（構造Ｄ）を採用しており、図１（ｂ）に示すように、ドレイン側の薄膜トランジスタ（ＴＦＴｄ）と、ソース側の薄膜トランジスタ（ＴＦＴｓ）とを直列接続するとともに、２つの薄膜トランジスタ（ＴＦＴｄ、ＴＦＴｓ）のゲート同士（フロントゲート同士）を電気的に接続してある。また、本形態の薄膜トランジスタ１０では、ドレイン側の薄膜トランジスタ（ＴＦＴｄ）、およびソース側の薄膜トランジスタ（ＴＦＴｓ）の各々にバックゲートを設け、ドレイン側の薄膜トランジスタ（ＴＦＴｄ）のバックゲート（ドレイン側バックゲート）についてはゲート（フロントゲート）に電気的に接続し、ソース側の薄膜トランジスタ（ＴＦＴｓ）のバックゲート（ソース側バックゲート）にはソース電位が印加されるようになっている。
このような薄膜トランジスタ１０を構成するにあたって、本形態の素子基板１３（半導体装置）では、図１０（ａ）、（ｂ）に示すように、透明基板１５には、シリコン酸化膜やシリコン窒化膜などの下地保護膜（図示せず）が形成されており、その表面側には、第１のフロントバックゲート電極３ａおよび第２のフロントゲート電極３ｂがフロントゲート電極３ｄとして一体に形成されている。また、第１のフロントバックゲート電極３ａおよび第２のフロントゲート電極３ｂの上層には下層側ゲート絶縁層１２（第１のゲート絶縁層）が形成されている。
下層側ゲート絶縁層１２の上層には島状の多結晶シリコン膜１ａが形成されている。多結晶シリコン膜１ａは、素子基板１３に対してアモルファスシリコン膜を形成した後、レーザアニールやランプアニールなどにより多結晶化された多結晶シリコン膜であり、その表面には、シリコン酸化膜やシリコン窒化膜などの上層側ゲート絶縁層１７（第２のゲート絶縁層）が形成されている。
本形態では、多結晶シリコン膜１ａのドレイン側位置に第１のチャネル領域１ｅを備えたＮチャネル型の第１の薄膜トランジスタ部１０ａが形成されており、第１の薄膜トランジスタ部１０ａに対してソース側で隣接する位置には、Ｎチャネル型の第２の薄膜トランジスタ部１０ｂが形成されている。第２の薄膜トランジスタ部１０ｂは、多結晶シリコン膜１ａにおいて第１のチャネル領域１ｅに対して高濃度Ｎ型領域１ｆ（不純物導入領域）を介してソース側で隣接する位置に第２のチャネル領域１ｇを備えており、第１の薄膜トランジスタ部１０ａと第２の薄膜トランジスタ部１０ｂとが直列接続されてＮチャネル型の薄膜トランジスタ１０が構成されている。ここで、第１の薄膜トランジスタ部１０ａのチャネル長は、第２の薄膜トランジスタ部１０ｂのチャネル長よりも短く設定されている。
第１の薄膜トランジスタ部１０ａは、第１のチャネル領域１ｅに対してドレイン側で隣接する位置に低濃度Ｎ型領域１ｄを備えているが、かかる低濃度Ｎ型領域１ｄは、フロントゲート電極３ｄのうち、第１のフロントゲート電極３ａと重なる位置に形成されている。なお、第１の薄膜トランジスタ部１０ａにおいて、第１のチャネル領域１ｅに対してソース側で隣接する位置には低濃度Ｎ型領域を備えていない。第２の薄膜トランジスタ部１０ｂは、ＬＤＤ構造およびセルフアライン構造のいずれをも備えておらず、多結晶シリコン膜１ａにおいて、フロントゲート電極３ｄのうち、第２のフロントゲート電極３ｂの長さ方向の中央領域に対して重なる位置のみに第２のチャネル領域１ｇを備えている。このため、多結晶シリコン膜１ａには、ドレイン側からソース側に向かって、高濃度Ｎ型領域１ｃ、低濃度Ｎ型領域１ｄ、第１のチャネル領域１ｅ、高濃度Ｎ型領域１ｆ、第２のチャネル領域１ｇ、高濃度Ｎ型領域１ｈが形成されており、高濃度Ｎ型領域１ｃ、低濃度Ｎ型領域１ｄ、第１のチャネル領域１ｅおよび高濃度Ｎ型領域１ｆによって、第１の薄膜トランジスタ部１０ａが形成され、高濃度Ｎ型領域１ｆ、第２のチャネル領域１ｇおよび高濃度Ｎ型領域１ｈによって、第２の薄膜トランジスタ部１０ｂが形成されている。また、高濃度Ｎ型領域１ｆは、第１の薄膜トランジスタ部１０ａと第２の薄膜トランジスタ部１０ｂとのノードとして機能する。
多結晶シリコン膜１ａの上層には上層側ゲート絶縁層１７（第２のゲート絶縁層）が形成されており、上層側ゲート絶縁層１７の上層には、ドレイン電極６ａおよびソース電極６ｂが形成されている。ドレイン電極６ａおよびソース電極６ｂは、上層側ゲート絶縁層１７に形成されたコンタクトホール１７ａ、１７ｂを介して高濃度Ｎ型領域１ｃおよび高濃度Ｎ型領域１ｈに電気的に接続している。
また、上層側ゲート絶縁層１７の上層には、第１のチャネル領域１ｅに対して上層側ゲート絶縁層１７を介して対向する位置にドレイン側バックゲート電極６ｅが形成されている。ドレイン側バックゲート電極６ｅは、多結晶シリコン膜１ａの側方位置において下層側ゲート絶縁層１２および上層側ゲート絶縁層１７に形成されたコンタクトホール１７ｅを介してフロントゲート電極３ｄの第１のフロントゲート電極３ａに電気的に接続されている。
さらに、ソース電極６ｂの端部には、第２のチャネル領域１ｇに対して上層側ゲート絶縁層１７を介して対向する位置にソース側バックゲート電極６ｆが形成されており、ソース側バックゲート電極６ｆにはソース電位が印加されるようになっている。
（本形態の効果）
以上説明したように、本形態の薄膜トランジスタ１０では、実施の形態１と同様、図１６を参照して説明した構造Ｄを採用しており、第１の薄膜トランジスタ部１０ａは、図１６（ａ）に示すＴＦＴｄに相当し、第２の薄膜トランジスタ部１０ｂは、図１６（ａ）に示すＴＦＴｓに相当する。このため、薄膜トランジスタ１０の動作特性は、概ね、図１６（ｃ）に示すように表わされ、薄膜トランジスタ１０の動作点はソース側の第２の薄膜トランジスタ１０ｂのピンチオフ点近傍となる。それ故、第２の薄膜トランジスタ１０ｂのキンク効果を回避できる。
また、本形態の薄膜トランジスタ１０では、第１の薄膜トランジスタ部１０ａ、および第２の薄膜トランジスタ部１０ｂの各々にドレイン側バックゲート電極６ｅ、およびソース側バックゲート電極６ｆを設け、ドレイン側バックゲート電極６ｅについてはフロントゲート電極３ａに電気的に接続し、ソース側バックゲート電極６ｆにはソース電位を印加している。このため、実施の形態１と同様、ソース側の第２の薄膜トランジスタ部１０ｂのコンダクタンスｇｍを相対的に低く抑え、ドレイン側の第１の薄膜トランジスタ部１０ａのコンダクタンスｇｍを相対的に高くすることができるので、第１の薄膜トランジスタ部１０ａにおいてチャネル幅Ｗａをチャネル長Ｌａで割ったときの値（Ｗａ／Ｌａ）を第２の薄膜トランジスタ部１０ｂにおいてチャネル幅Ｗｂをチャネル長Ｌｂで割ったときの値（Ｗｂ／Ｌｂ）より極端に大きな値に設定しなくても、薄膜トランジスタ１０の動作点を第２の薄膜トランジスタ１０ｂのピンチオフ点よりＶmが高い位置に設定することができ、かかる領域では、ソース・ドレイン電圧Ｖdsに対するソース・ドレイン電流Ｉdsの傾きが小さい。それ故、薄膜トランジスタ１０の占有面積を拡大することなく、飽和領域におけるドレイン電流の変化率を小さくすることができ、飽和動作を著しく改善することができるなど、実施の形態１と同様な効果を奏する。
（製造方法）
次に、図１１を参照して、本形態の薄膜トランジスタの製造方法の一例を説明する。図１１は、本形態の薄膜トランジスタの製造方法を示す工程断面図である。まず、図１１（ａ）に示すように、超音波洗浄等により清浄化したガラス製等の透明基板１５を準備した後、必要に応じて、基板温度が１５０〜４５０℃の温度条件下で、プラズマＣＶＤ法などの方法により、透明基板１５の全面にシリコン酸化膜からなる下地保護膜（図示せず）を形成する。
次に、フロントゲート電極形成工程において、透明基板１５の表面全体にモリブデン膜、アルミニウム膜、チタン膜、タングステン膜、タンタル膜、あるいはそれらの積層膜などの金属膜を形成した後、フォトリソグラフィ技術を用いてパターニングし、フロントゲート電極３ｄ（第１のフロントゲート電極３ａおよび第２のフロントゲート電極３ｂ）を形成する。
次に、図１１（ｂ）に示すように、ＣＶＤ法などを用いて、透明基板１５の全面に厚さがシリコン酸化膜からなる下層側ゲート絶縁層１２を形成する。
次に、基板温度が１５０〜４５０℃の温度条件下で、透明基板１５の全面に、非晶質のシリコン膜をプラズマＣＶＤ法により、例えば、４０〜５０ｎｍの厚さに形成した後、レーザアニール法や急速加熱法などにより、シリコン膜を多結晶化させる。次に、フォトリソグラフィ技術を用いてシリコン膜をパターニングし、図１１（ｃ）に示すように、島状の多結晶シリコン膜１ａを形成する。
次に、図１１（ｄ）に示すように、ＣＶＤ法などを用いて、多結晶シリコン膜１ａの表面に、厚さが７５ｎｍから６００ｎｍ、例えば、約２２５ｎｍのシリコン酸化膜からなる上層側ゲート絶縁層１７を形成する。
次に、不純物工程において、レジストマスク（図示せず）を高濃度Ｎ型の不純物イオン（リンイオン）、および低濃度Ｎ型の不純物イオン（リンイオン）を順次、多結晶シリコン１ａに導入する。その結果、多結晶シリコン膜１ａには、高濃度Ｎ型領域１ｃ、低濃度Ｎ型領域１ｄ、高濃度Ｎ型領域１ｆおよび高濃度Ｎ型領域１ｈが形成され、不純物の導入されなかった領域が第１のチャネル領域１ｅおよび第２のチャネル領域１ｇとなる。
次に、図１１（ｅ）に示すように、上層側ゲート絶縁層１７に対して、高濃度Ｎ型領域１ｃ、１ｈ到るコンタクトホール１７ａ、１７ｂを形成する。また、図１０（ａ）に示すように、上層側ゲート絶縁層１７および下層側絶縁層１２を貫通してフロントゲート電極３ｄの第１のフロントゲート電極３ａに到るコンタクトホール１７ｅを形成する。
次に、ソース・ドレイン電極形成工程において、透明基板１５の表面全体にモリブデン膜、アルミニウム膜、チタン膜、タングステン膜、タンタル膜、あるいはそれらの積層膜などの金属膜を形成した後、フォトリソグラフィ技術を用いてパターニングし、図１０（ａ）、（ｂ）に示すように、ドレイン電極６ａ、ソース電極６ｂ、ドレイン側バックゲート電極６ｅおよびソース側バックゲート電極６ｆを形成する。
［実施の形態２の改良例］
上記形態では、ドレイン側バックゲート電極８ａを第１のチャネル領域１ｅの全体に重なる位置に形成し、ソース側バックゲート電極８ｂを第２のチャネル領域１ｇの全体に重なる領域に形成したが、図１２（ａ）、（ｂ）に示すように、ソース側バックゲート電極６ｆは、第２のチャネル領域１ｇにおけるソース側端部からドレイン側端部に向かう途中位置まで形成されていることが好ましい。すなわち、ソース側バックゲート電極６ｆについては、寸法ｄ２分だけ、第２のチャネル領域１ｇのドレイン側端部と重なる領域を避けるように形成されていることが好ましい。このように構成すると、第２のチャネル領域１ｇのドレイン端においてソース側バックゲート電極６ｆからの縦電界の影響を排除することができる。
また、ドレイン側バックゲート電極６ｅは、第１のチャネル領域１ｅにおけるソース側端部からドレイン側端部に向かう途中位置まで形成されていることが好ましい。すなわち、ドレイン側バックゲート電極６ｅについては、寸法ｄ１分だけ、第１のチャネル領域１ｅのドレイン側端部と重なる領域を避けるように形成されていることが好ましい。このように構成すると、第１のチャネル領域１ｅのドレイン端においてドレイン側バックゲート電極６ｅからの縦電界の影響を排除することができる。
［実施の形態２の変形例］
上記実施の形態２では、ドレイン側バックゲート電極６ｅおよびソース側バックゲート電極６ｆの双方を形成したが、ソース側バックゲート電極６ｆのみを形成した構成を採用してもよい。
［その他の実施の形態］
上記形態では、薄膜トランジスタ１０をＮ型に構成したが、Ｐ型の薄膜トランジスタ１０を形成する場合には、上記構造および製造方法において、Ｎ型とＰ型とを入れ換えればよい。また、上記形態では、半導体装置として、有機ＥＬ素子４０を用いた発光装置１００の素子基板１３を例に説明したが、液晶装置において素子基板上（半導体装置）の駆動回路には、図１３に示すようなオペアンプなどに代表されるアナログ回路が構成される。従って、本発明を適用した薄膜トランジスタ１０を用いて駆動トランジスタ、さらにはカレントミラー回路や出力回路を構成すれば、線形性がよくオフセットが小さな出力バッファを実現することができる。
（ａ）、（ｂ）は、本発明が適用される有機ＥＬ装置の電気的構成を示すブロック図、および電流制御用の薄膜トランジスタの等価回路図である。 有機ＥＬ素子を備えた素子基板の断面図である。 （ａ）、（ｂ）は、本発明の実施の形態１に係る電流制御用の薄膜トランジスタの平面図および断面図である。 本発明を適用した薄膜トランジスタの効果を説明するための電圧電流特性図である。 本発明を適用した薄膜トランジスタの飽和特性を従来例および参考例と比較して示す説明図である。 本発明および従来の薄膜トランジスタにおいてゲート電圧を変化させた場合の電圧電流特性を示すグラフである。 本発明の実施の形態１に係る電流制御用の薄膜トランジスタの製造方法の一例を示す工程断面図である。 図７に示す工程以降に行う各工程の工程断面図である。 （ａ）、（ｂ）は、本発明の実施の形態１の改良例に係る電流制御用の薄膜トランジスタの平面図および断面図である。 （ａ）、（ｂ）は、本発明の実施の形態２に係る電流制御用の薄膜トランジスタの平面図および断面図である。 本発明の実施の形態２に係る電流制御用の薄膜トランジスタの製造方法の一例を示す工程断面図である。 （ａ）、（ｂ）は、本発明の実施の形態２の改良例に係る電流制御用の薄膜トランジスタの平面図および断面図である。 本発明を適用した半導体装置の別の例として、液晶装置において素子基板上に形成される駆動回路の説明図である。 従来の薄膜トランジスタの問題を示す説明図である。 ２つの薄膜トランジスタをカスコード接続した場合の説明図である。 マルチゲート構造の薄膜トランジスタの説明図である。
符号の説明
１ａ・・多結晶シリコン膜、１ｅ・・第１のチャネル部、１ｇ・・第２のチャネル部、２・・上層側ゲート絶縁層（第１のゲート絶縁層）、３ａ・・第１のフロントゲート電極、３ｂ・・第２のフロントゲート電極、６ｅ、８ａ・・ドレイン側バックゲート電極、６ｆ、８ｂ・・ソース側バックゲート電極、７・・下層側ゲート絶縁層（第１のゲート絶縁層）１０・・薄膜トランジスタ、１０ａ・・第１の薄膜トランジスタ部、１０ｂ・・第２の薄膜トランジスタ部、１２・・下層側ゲート絶縁層（第１のゲート絶縁層）１７・・上層側ゲート絶縁層（第１のゲート絶縁層）、１３・・素子基板（半導体装置）、１５・・透明基板

Claims (6)

  1. 基板上に形成された多結晶シリコン膜を能動層として備えた薄膜トランジスタを有する半導体装置において、
    前記多結晶シリコン膜は、第１のゲート絶縁層と第２のゲート絶縁層との層間に形成され、
    前記薄膜トランジスタは、前記多結晶シリコン膜のドレイン側の位置する第１のチャネル領域、および該第１のチャネル領域に前記第１のゲート絶縁層を介して対向する第１のフロントゲート電極を備えた第１の薄膜トランジスタ部と、前記多結晶シリコン膜において前記第１のチャネル領域に対して不純物導入領域を介してソース側で隣接する第２のチャネル領域、および該第２のチャネル領域に前記第１のゲート絶縁層を介して対向する第２のフロントゲート電極を備えた第２の薄膜トランジスタ部とを有し、
    前記第１の薄膜トランジスタ部と前記第２の薄膜トランジスタ部とは導電型が同一であって直列に接続されているとともに、前記第１のフロントゲート電極と前記第２のフロントゲート電極とは電気的に接続され、
    前記第２のチャネル領域に対して前記第２のゲート絶縁層を介して対向する領域には、ソース電位が印加されるソース側バックゲート電極が形成されており、
    前記第１のチャネル領域に対して前記第２のゲート絶縁層を介して対向する領域に、前記第１のフロントゲート電極に電気的に接続されたドレイン側バックゲート電極が形成されていることを特徴とする半導体装置。
  2. 前記ソース側バックゲート電極は、前記第２のチャネル領域におけるソース側端部からドレイン側端部に向かう途中位置まで形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ドレイン側バックゲート電極は、前記第１のチャネル領域におけるソース側端部からドレイン側端部に向かう途中位置まで形成されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記基板上には前記第２のゲート絶縁層、前記多結晶シリコン膜および前記第１のゲート絶縁層がこの順に積層されていることを特徴とする請求項１乃至３の何れか一項に記載の半導体装置。
  5. 前記基板上には前記第１のゲート絶縁層、前記多結晶シリコン膜および前記第２のゲート絶縁層がこの順に積層されていることを特徴とする請求項１乃至３の何れか一項に記載の半導体装置。
  6. 請求項１乃至５の何れか一項に記載の半導体装置を備えた電気光学装置であって、
    前記半導体装置は、複数の画素が形成された素子基板であることを特徴とする電気光学装置。
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