KR20190037568A - 초고해상도용 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치 - Google Patents

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KR20190037568A
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Abstract

본 발명은 박막 트랜지스터의 드레인(drain) 영역의 전계 집중 현상을 저감하고, 액티브층의 채널 영역의 길이가 짧아지는 경우 발생할 수 있는 킨크 효과(Kink Effect)를 최소화하며, S-factor의 증가를 통해 계조 표현을 용이하게 해주는 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치를 제공하는 것을 목적으로 한다.
이를 위해 본 발명에 따른 박막 트랜지스터는 하부 게이트 전극, 하부 게이트 전극 상에 배치된 하부 게이트 절연층, 하부 게이트 절연층 상에 배치된 액티브층, 액티브층의 일측과 오믹 접촉(Ohmic contact)을 하는 제1 전극, 액티브층의 타측과 쇼트키 접촉(Schottky contact)을 하는 제2 전극, 액티브층 상에 배치된 상부 게이트 절연층 및 게이트 절연층 상에 배치된 상부 게이트 전극을 포함한다.

Description

초고해상도용 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치 {Thin film transistor for ultra-high resolution and organic light emitting DISPLAY device including the same}
본 발명은 초고해상도용 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치에 대한 것이다.
현대 사회에 있어서, 표시 장치는 TV, 노트북, 휴대폰, 자동차 디스플레이, 각종 가전제품의 디스플레이 등 매우 다양한 종류의 전자기기들에 사용되고 있다. 이렇게 다양한 용도에 사용되는 표시 장치의 발전과 함께 초고해상도 디스플레이에 대한 수요자들의 기대와 요구 또한 더욱 더 커져가고 있다.
표시 장치의 표시 영역은 다수의 화소(pixel)를 통해서 구현되며, 각각의 화소들은 적어도 하나 이상의 박막 트랜지스터(Thin Film Transistor)를 구비하게 된다. 한편 초고해상도 디스플레이의 구현을 위해서는 더욱 더 많은 화소들이 표시 영역에 포함되어야 하는 바 화소 하나당 면적이 작아져야 하며, 화소에 포함되는 박막 트랜지스터의 크기 또한 작아져야 한다. 결국 박막 트랜지스터의 크기가 작아짐에 따라 박막 트랜지스터에 포함되는 액티브층의 채널 영역의 길이도 짧아질 수 밖에 없다.
하지만 표시 장치에 있어서, 예를 들어 유기 발광 다이오드 표시 장치(Organic Light Emitting Diodes: OLED)의 경우, 화소 내의 구동 박막 트랜지스터는 유기 발광 다이오드와 바로 연결되는 소자이기 때문에 균일성(Uniformity)과 안정적인 출력 등의 특성 확보가 필수적이다. 이러한 특성 확보를 위해서는 긴 채널 영역의 소자를 사용하는 것이 바람직하다.
하지만 박막 트랜지스터의 경우 액티브층의 채널 영역의 길이가 짧아질수록 킨크 효과(Kink Effect)의 발생, 드레인 전압으로 인한 에너지 장벽의 저하 현상(Drain Induced Barrier Lowering: DIBL)의 발생, 핫 캐리어 스트레스(hot carrier stress: HCS)의 증가로 인한 신뢰성 저하 문제 등이 발생할 수 있다.
결국 이러한 신뢰성 저하의 문제는 구동 박막 트랜지스터(D-TFT)와 같은 박막 트랜지스터를 안정적으로 구동하기 어렵게 만든다. 즉 화소의 면적을 줄이기 위하여 종래의 구동 박막 트랜지스터의 구조를 유지한 채로, 단순히 채널 영역의 길이만 짧게 하는 것으로는 초고해상도용 디스플레이를 구현하는데 한계가 있다.
또한 박막 트랜지스터 중에서 특히 LTPS(Low Temperature Polycrystalline Silicon) 박막 트랜지스터의 경우, 오프 전류(Off Current)에 대한 조절이 가능한 별도의 전계 완화(Field Relief) 구조가 추가로 요구되고 있어, 초고해상도 어레이(Array) 구성에 대한 어려움이 있다.
아울러 종래의 구동 박막 트랜지스터는 채널 영역의 길이가 짧아지는 경우 전류 구동 능력이 향상되면서 일반적으로 ΔVgs가 1V 이하로 감소하게 된다. 이 때 ΔVgs는 OLED와 같은 디스플레이의 계조(Gray Scale)를 표현하기 위해 사용할 수 있는 입력 데이터 전압의 폭이기 때문에, ΔVgs의 감소는 256 계조(Gray Scale) 표현의 어려움을 야기시킨다.
도 1과 도 2는 각각 종래의 LTPS PMOS 박막 트랜지스터에 있어서, 게이트-소스 전압(Vgs)에 따른 드레인-소스 전류(Ids)의 변화와 드레인-소스 전압(Vds)에 따른 드레인-소스 전류(Ids)의 변화를 나타낸 그래프이다. 이 때 액티브층은 짧은 채널 영역의 길이를 갖는 것으로, 구체적으로는 채널 영역의 길이가 2 ㎛이고 폭이 1.5 ㎛인 것을 기준으로 측정하였다.
도 1에서 확인할 수 있는 것처럼 인가되는 드레인-소스 전압(Vds)이 클수록, 게이트-소스 전압(Vgs)의 증가에 따라 드레인에 흐르는 전류(Ids)도 지속적으로 증가하게 되어 포화(saturation) 상태에 이르지 못하고 계속 증가하는 킨크 효과(Kink Effect)가 발생하는 것을 확인할 수 있다.
아울러, 도 2에서도 확인할 수 있는 것처럼 게이트-소스 전압(Vgs)이 클수록, 드레인-소스 전압(Vds)의 증가에 따라 드레인에 흐르는 전류(Ids)는 급속도로 증가하여 포화 상태에 이르지 못하는 킨크 효과가 발생하는 것을 확인할 수 있다.
즉, 액티브층의 채널 영역의 길이가 짧은 박막 트랜지스터의 경우 킨크 효과의 발생으로 인하여 전압이 증가할수록 전류가 안정화되지 못하고 불안정하게 지속적으로 상승하는 것을 확인할 수 있다.
이렇게 킨크 효과가 발생하는 경우 전류는 포화되어 안정화되지 못하기 때문에, 고출력 저항을 얻지 못해 소자의 게인(gain)을 낮추어 원하는 특성으로 소자를 구동하기 어려운 문제점을 발생시킨다. 특히 유기 발광 다이오드 표시 장치에 있어서 킨크 효과가 발생하는 경우 유기발광층의 구동 전류를 감소시켜 궁극적으로는 유기 발광 다이오드 표시 장치의 수명을 감소시키는 문제를 발생시키기도 한다.
결국 초고해상도용 디스플레이의 구현을 위해서는 채널 영역의 길이가 짧아져야 하는 바, 짧아진 채널 영역으로 인해 발생하는 상기의 문제점을 최소화하면서 박막 트랜지스터를 안정적으로 구동시킬 수 있는 새로운 구조의 박막 트랜지스터에 대한 개발이 필요한 실정이다.
본 발명은 전술한 문제점을 해결하기 위한 것으로, 박막 트랜지스터의 드레인(drain) 영역의 전계 집중 현상을 저감하는 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치를 제공하는 것을 목적으로 한다.
또한 본 발명은 박막 트랜지스터 액티브층의 채널 영역의 길이가 짧아지는 경우 발생할 수 있는 킨크 효과(Kink Effect)를 최소화하는 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치를 제공하는 것을 또 다른 목적으로 한다.
아울러 본 발명은 구동 박막 트랜지스터의 에스 팩터(Sub-Threshold Swing: S-factor)를 증가시킬 수 있는 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치를 제공하는 것을 또 다른 목적으로 한다.
본 발명은 상기의 목적을 달성하기 위하여 다음과 같은 박막 트랜지스터와 이를 포함하는 유기 발광 다이오드 표시 장치를 제공한다.
구체적으로 본 발명에 따른 박막 트랜지스터는 하부 게이트 전극, 하부 게이트 전극 상에 배치된 하부 게이트 절연층, 하부 게이트 절연층 상에 배치된 액티브층, 액티브층의 일측과 오믹 접촉(Ohmic contact)을 하는 제1 전극, 액티브층의 타측과 쇼트키 접촉(Schottky contact)을 하는 제2 전극, 액티브층 상에 배치된 상부 게이트 절연층 및 게이트 절연층 상에 배치된 상부 게이트 전극을 포함한다.
이 때 액티브층은 채널 영역과 P+ 또는 N+ 불순물 이온 물질로 도핑된 도핑 영역을 구비하며, 제1 전극은 도핑 영역과 접촉하고, 제2 전극은 채널 영역과 접촉한다. 하부 게이트 전극은 채널 영역과 겹치며, 제2 전극과는 적어도 일부분이 겹치도록 배치되고, 제1 전극 및 상기 도핑 영역과는 겹치지 않도록 배치되며, 상부 게이트 전극은 하부 게이트 전극과 겹치도록 배치된다.
상부 게이트 전극은 백 바이어스가 인가되어, 짧은 길이의 채널 영역을 갖는 액티브층의 전계를 더욱 안정하게 할 수 있어 박막 트랜지스터의 포화 영역(saturation area)이 증가할 수 있도록 해준다. 또한 이를 통해 구동 박막 트랜지스터의 S-factor를 증가시킬 수 있게 해주며 킨크 효과도 최소화할 수 있다.
본 발명에 따르면 박막 트랜지스터의 드레인 영역의 전계 집중 현상이 저감되어 오프 전류(off current)를 개선할 수 있는 효과가 있다.
또한 본 발명에 따르면 초고해상도 디스플레이 패널에 필요한 저전압에서 동작이 가능하고 킨크 효과가 최소화된 전류 특성을 구현하여, 안정적인 포화 전류(saturation current)의 구현이 가능하도록 하는 다른 효과가 있다.
아울러 본 발명은 구동 박막 트랜지스터가 안정적인 포화 전류(saturation current)의 영역을 사용할 수 있도록 함으로써, 유기 발광 표시 장치의 구동을 안정적으로 제어할 수 있도록 하는 또 다른 효과가 있다.
또한 본 발명은 짧은 채널 영역의 길이를 갖는 구동 박막 트랜지스터의 S-factor를 증가시켜 계조(Gray Sacle)의 표현을 용이하게 해주는 또 다른 효과가 있다.
아울러 본 발명은 각 층간의 두께 변화나, 전극간 정렬 불량(misalignment) 등과 같은 공정 변동에 의해서도 소자의 특성이 크게 변하지 않기 때문에, 공정의 복잡성을 최소화할 수 있어 공정 마진이 큰 화소 어레이(Pixel Array)를 구현하도록 하는 또 다른 효과가 있다.
도 1과 도 2는 종래의 LTPS PMOS 박막 트랜지스터의 전압과 전류의 특성 변화를 나타내는 그래프이다.
도 3은 본 발명에 따른 박막 트랜지스터에 대한 단면도이다.
도 4는 백 바이어스 전압이 인가되는 상부 게이트 전극의 유무에 따른 박막 트랜지스터의 전압과 전류의 특성 변화를 나타내는 그래프이다.
도 5와 도 6은 각각 본 발명에 따른 박막 트랜지스터의 전류 밀도(Current density)와 전계(Electric field)에 대한 것이다.
도 7과 도 8은 각각 본 발명에 따른 구동 박막 트랜지스터와 종래의 구동 박막 트랜지스터의 전압과 전류의 특성 변화를 나타내는 그래프이다.
도 9는 유기 발광 표시 장치에 대한 회로도이다.
도 10은 본 발명에 따른 유기 발광 표시 장치에 있어서, 구동 박막 트랜지스터가 포함된 영역의 단면도이다.
도 11은 도 10에 따른 구동 박막 트랜지스터 영역에 대한 평면도이다.
도 12는 본 발명에 따른 유기 발광 표시 장치에 대한 공정도이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예들을 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다. 이하에서 기재의 "상부 (또는 하부)" 또는 기재의 "상 (또는 하)"에 임의의 구성이 구비 또는 배치된다는 것은, 임의의 구성이 상기 기재의 상면 (또는 하면)에 접하여 구비 또는 배치되는 것을 의미할 뿐만 아니라, 상기 기재와 기재 상에 (또는 하에) 구비 또는 배치된 임의의 구성 사이에 다른 구성을 포함하지 않는 것으로 한정하는 것은 아니다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 3에 도시된 바와 같이, 본 발명에 따른 박막 트랜지스터(1)는 하부 게이트 전극(20), 하부 게이트 전극(20) 상에 배치된 하부 게이트 절연층(21), 하부 게이트 절연층(21) 상에 배치된 액티브층(30), 액티브층(30)의 일측과 오믹 접촉(Ohmic contact)을 하는 제1 전극(40), 액티브층(30)의 타측과 쇼트키 접촉(Schottky contact)을 하는 제2 전극(50), 액티브층(30) 상에 배치된 상부 게이트 절연층(35) 및 상부 게이트 절연층(35) 상에 배치된 상부 게이트 전극(60)을 포함한다.
박막 트랜지스터(1)는 기판(10) 상에 배치된 버퍼층(11) 상에 형성될 수 있다. 이 때 버퍼층(11)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층의 멀티 버퍼층으로 이루어질 수 있다.
버퍼층(11) 상에는 하부 게이트 전극(20)이 배치된다. 하부 게이트 전극(20)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있지만 이에 한정되지 않는다.
하부 게이트 전극(20) 상에는 하부 게이트 절연층(21)이 구비되고, 하부 게이트 절연층(21) 상에는 액티브층(30)이 배치된다. 액티브층(30)의 일측에는 액티브층(30)의 일측과 오믹 접촉(Ohmic contact)을 하는 제1 전극(40)과 액티브층(30)의 타측에는 액티브층(30)의 타측과 쇼트키 접촉(Schottky contact)을 하는 제2 전극(50)이 구비된다.
구체적으로 액티브층(30)은 채널 영역(31)과 도핑 영역(33)을 구비한다. 이때 제1 전극(40)은 도핑(dopping) 영역과 접촉하고, 제2 전극(50)은 채널 영역(31)과 접촉하게 된다. 제1 전극(40)과 제2 전극(50)은 액티브층(30)과 접촉시 각각 제1 컨택홀(37)과 제2 컨택홀(39)을 통해서 액티브층(30)의 상면과 접촉할 수 있으며, 경우에 따라서는 액티브층(30)의 측면과 접촉할 수도 있다.
여기서 도핑 영역(33)이란 제1 전극(40)과 접촉하여 오믹 접촉이 가능할 정도로 P+ 또는 N+ 불순물 이온이 충분히 도핑된 영역을 의미한다. 또한 채널 영역(31)에도 일부 P+ 또는 N+ 불순물 이온이 도핑될 수도 있으나, 이는 쇼트키 접촉을 위하여 페르미 준위(Fermi Level)를 조절하기 위한 수준 정도의 도핑을 의미한다.
본 발명에서는 액티브층(30)을 폴리 실리콘(poly-Si) 반도체를 갖는 LTPS(Low Temperature Polycrystalline Silicon)로 사용하는 것을 일 실시예로 설명하지만, 이에 한정되는 것은 아니며 IGZO와 같은 산화물이나 비정질 실리콘(a-Si)으로 사용할 수도 있다.
제1 전극(40)은 액티브층(30)의 도핑 영역(33)이 구비된 일측과 접촉하여 오믹 접촉을 하게 된다. 이 때 액티브층(30)의 도핑 영역(33)에서 도핑 물질은 P+ 또는 N+ 불순물 이온 물질로 도핑될 수 있다. 이러한 불순물 이온 도핑 물질의 도핑으로 인하여 제1 전극(40)은 액티브층(30)과 오믹 접촉을 하게 된다.
제2 전극(50)은 액티브층(30)의 채널 영역(31)이 구비된 타측과 접촉하여 쇼트키 접촉을 하게 된다. 이 때 제2 전극(50)과 액티브층(30)의 쇼트키 접촉을 위해서는 일함수(Workfunction)를 고려하여 제2 전극(50)의 금속 재질을 선택할 수 있다. 또한 다른 방법으로는 액티브층(30)의 채널 영역(31)에 얕은 수준의 P+ 또는 N+ 불순물 이온 도핑을 통해 페르미 준위(Fermi level)를 조절함으로써, 제2 전극(50)과 액티브층(30)이 쇼트키 접촉이 되도록 할 수도 있다.
제2 전극(50)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있지만 이에 한정되지 않으며, 액티브층(30)과 쇼트키 접촉이 가능하도록 일함수를 고려하여 재질을 선택하는 것이 바람직하다.
예를 들어, 본 발명의 일 실시예에 따른 PMOS 박막 트랜지스터에서 액티브층(30)을 다결정 실리콘(poly-Si)으로 사용하는 경우 다결정 실리콘과 알루미늄(Al)의 배리어 높이(Barrier Height)는 0.4 eV인 바 제2 전극(50)은 알루미늄(Al)으로 구성되어 액티브층(30)과 쇼트키 접촉이 가능하다.
즉, 본 발명에 따른 박막 트랜지스터의 액티브층(30)은 제1 전극(40)과 접촉하는 영역에서 P+ 또는 N+ 불순물 이온 물질의 도핑이 이루어져 도핑 영역(33)을 구비하며, 도핑 영역(33) 이외의 영역은 채널 영역(31)이 되어 전자 이동의 채널 역할을 하게 된다.
이 때 하부 게이트 전극(20)은 액티브층(30)의 채널 영역(31)에 대응되도록 배치되며, 제2 전극(50)과는 적어도 일부분이 겹치도록 배치된다. 특히 하부 게이트 전극(20)은 액티브층(30)의 채널 영역(31)과 겹치는 영역이 최대화가 되도록 하는 것이 바람직하다. 이에 반해 하부 게이트 전극(20)은 제1 전극(40) 및 액티브층(30)의 도핑 영역(33)과는 겹치지 않도록 배치된다.
액티브층(30) 상에는 상부 게이트 절연층(35)이 배치되며, 상부 게이트 절연층(35) 상에는 상부 게이트 전극(60)이 배치된다. 이에 따라 본 발명에 따른 박막 트랜지스터는 액티브층(30)을 사이에 두고 상부 및 하부에 게이트 전극을 갖는 더블 게이트 전극 구조를 갖는다.
이 때 상부 게이트 전극(60)은 제1 전극(40)과 제2 전극(50) 사이에 구비되며, 액티브층(30)의 도핑 영역(33) 및 제1 전극(40)과 겹치지 않도록 배치된다. 상부 게이트 전극(60)은 하부 게이트 전극(20)과 겹치도록 배치된다.
이 때 상부 게이트 전극은 백 바이어스(Back Bias) 전극으로 사용되기 때문에 백 바이어스가 인가되며, 이를 통해 액티브층의 전계를 더욱 안정하게 할 수 있어 박막 트랜지스터의 포화 영역(saturation area)이 증가할 수 있도록 해준다. 또한 상부 게이트 전극에 백 바이어스를 인가함으로써, 박막 트랜지스터의 S-factor를 증가할 수 있도록 해준다.
도 4는 구동 박막 트랜지스터 구조에 있어서 백 바이어스가 인가되는 상부 게이트 전극의 유무에 따른 S-factor의 증감 여부를 보여주는 그래프이다. 도 4의 그래프에서 확인할 수 있는 것처럼 상부 게이트 전극에 백 바이어스 전압(소스 전압)을 인가하는 경우, 온-오프 전류는 거의 유지하면서 S-factor만 증가하는 것을 확인할 수 있다. 이 때 에스 팩터(sub-threshold swing: S-factor)는 게이트 전압에 대한 드레인 전류 특성을 나타낸 그래프에 있어서 문턱 전압 이하 영역(Sub-threshold region)의 그래프의 기울기의 역수 값을 의미한다.
도 5와 도 6은 각각 본 발명에 따른 박막 트랜지스터의 전류 밀도(Current density)와 전계(Electric field)에 대한 것이다. 도 5와 도 6은 게이트-소스 전압(VGS) = -5 V이고, 드레인-소스 전압(VDS) = -10 V인 경우의 측정값들이다.
도 5와 도 6을 보면 액티브층의 전류 밀도와 전계가 드레인 전극 영역에만 집중되는 것이 아니라 소스 전극 영역쪽으로도 분산되는 것을 확인할 수 있다. 이렇게 드레인 전극과 액티브층이 접촉하는 영역에 캐리어가 밀집되는 현상의 완화는 오프 전류(Off Current)의 개선 효과로 이어질 수가 있다.
도 7과 도 8은 각각 본 발명에 따른 구동 박막 트랜지스터와 종래의 구동 박막 트랜지스터의 전압과 전류의 특성 변화를 나타내는 그래프이다.
도 7은 종래의 전계 효과 트랜지스터(Field　Effect　Transistor: FET) 구조를 갖는 박막 트랜지스터와 본 발명에 따른 박막 트랜지스터의 채널 영역의 길이에 따른 전압 전류 특성을 보여준다.
이 때 도 7(a)는 본 발명에 따른 박막 트랜지스터의 채널 영역 길이가 3㎛인 경우이고, 도 7(b)와 도 7(c)는 각각 종래의 박막 트랜지스터의 채널 영역의 길이가 15㎛와 3㎛인 경우에 대한 것이다.
채널 영역의 길이가 도 7(b)와 같이 15㎛인 경우의 종래의 FET 구조를 갖는 박막 트랜지스터는 본 발명에 따른 박막 트랜지스터와 비교했을 때 전류가 포화(saturation)되기까지 굉장히 오랜 시간이 소요되는 것을 확인할 수 있다.
이에 반해 도 7(a)에서와 같이 본 발명에 따른 박막 트랜지스터는 채널 영역의 길이가 3㎛로 매우 짧음에도 불구하고 킨크 효과의 발생 없이 낮은 전압에서도 안정적으로 전류가 포화되며, 포화되는 시간까지의 시간도 매우 짧은 것을 확인할 수 있다.
특히 도 7(c)에서와 같이 종래의 박막 트랜지스터 구조에서 채널 영역의 길이가 3㎛로 되는 경우에 전류가 포화되지 않고 낮은 전압에서부터 급격하게 증가하는 것을 보면 본 발명의 효과를 더욱 명확히 비교할 수 있다.
즉, 본 발명에 따른 박막 트랜지스터는 짧은 채널을 갖는 경우라 하더라도, 긴 채널을 갖는 종래의 박막 트랜지스터 구조와 대비하였을 때 낮은 전압에서부터 이른 포화(Early Saturation)의 구현이 가능하다.
도 8(a)는 본 발명에 따른 박막 트랜지스터의 채널 영역 길이가 3㎛인 경우이고, 도 8(b)와 도 8(c)는 각각 종래의 박막 트랜지스터의 채널 영역의 길이가 15㎛와 3㎛인 경우에 대한 것이다.
도 8(b)와 도 8(c)에서 확인할 수 있는 것처럼 종래의 박막 트랜지스터의 경우 채널 영역의 길이가 15㎛에서 3㎛로 짧아지면서 S-factor가 더욱 감소하는 것을 확인할 수 있다.
하지만 도 8(a)에서와 같이 본 발명에 따른 박막 트랜지스터의 경우 채널 영역의 길이가 3㎛로 짧아지더라도 S-factor가 증가하는 것을 확인할 수 있다. 이는 본 발명에서 하부 게이트 전극 이외에 상부 게이트 전극을 배치하면서 상부 게이트 전극에 백 바이어스 전극을 인가함으로써 얻게 되는 효과 중의 하나이다.
즉, 본 발명에 따른 박막 트랜지스터의 경우 백 바이어스 전극이 인가되는 상부 게이트 전극이 추가되면서 오프 전류의 특성이 개선되고, S-factor가 증가하도록 조절할 수 있게 된다.
도 9는 본 발명의 일 실시예에 따른 유기 발광 표시 장치에 대한 개략적인 회로도이다. 본 발명의 일 실시예에 따른 유기 발광 다이오드 표시 장치는 서로 교차하여 화소영역(P)을 정의하는 게이트 배선(GL)과 데이터 배선(DL)을 포함하고, 각각의 화소영역(P)에는 스위칭 박막 트랜지스터(Ts)와 구동 박막 트랜지스터(Td), 스토리지 커패시터(Cst), 그리고 유기발광다이오드(De)가 형성된다.
보다 구체적으로는, 스위칭 박막 트랜지스터(Ts)의 게이트 전극은 게이트 배선(GL)에 연결되고 소스 전극은 데이터 배선(DL)에 연결된다. 구동 박막트랜지스터(Td)의 게이트 전극은 스위칭 박막트랜지스터(Ts)의 드레인 전극에 연결되고, 소스 전극은 고전위 전압(VDD)에 연결된다. 유기 발광 다이오드(De)의 애노드(Anode)는 구동 박막트랜지스터(Td)의 드레인 전극에 연결되고, 캐소드(Cathode)는 저전위 전압(VSS)에 연결된다. 스토리지 커패시터(Cst)는 구동 박막 트랜지스터(Td)의 게이트 전극과 드레인 전극에 연결된다.
이러한 유기 발광 다이오드 표시 장치의 영상표시 동작을 살펴보면, 게이트 배선(GL)을 통해 인가된 게이트신호에 따라 스위칭 박막트랜지스터(Ts)가 턴-온(turn-on) 되고, 이때, 데이터 배선(DL)으로 인가된 데이터신호가 스위칭 박막 트랜지스터(Ts)를 통해 구동 박막 트랜지스터(Td)의 게이트전극과 스토리지 커패시터(Cst)의 일 전극에 인가된다.
구동 박막 트랜지스터(Td)는 데이터신호에 따라 턴-온 되어 유기 발광 다이오드(De)를 흐르는 전류를 제어하여 영상을 표시한다. 유기 발광 다이오드(De)는 구동 박막 트랜지스터(Td)를 통하여 전달되는 고전위 전압(VDD)의 전류에 의하여 발광한다.
즉, 유기 발광 다이오드(De)를 흐르는 전류의 양은 데이터신호의 크기에 비례하고, 유기 발광 다이오드(De)가 방출하는 빛의 세기는 유기 발광 다이오드(De)를 흐르는 전류의 양에 비례하므로, 화소영역(P)은 데이터신호의 크기에 따라 상이한 계조를 표시하고, 그 결과 유기 발광 다이오드 표시 장치는 영상을 표시한다.
스토리지 커패시터(Cst)는 데이터신호에 대응되는 전하를 일 프레임(frame) 동안 유지하여 유기 발광 다이오드(De)를 흐르는 전류의 양을 일정하게 하고 유기 발광 다이오드(De)가 표시하는 계조를 일정하게 유지시키는 역할을 한다.
여기서는, 한 화소영역(P)에 두 개의 박막트랜지스터(Ts, Td)와 하나의 스토리지 커패시터(Cst)가 형성된 구조에 대하여 설명하였으나, 박막트랜지스터의 수와 스토리지 커패시터의 수는 이에 제한되지 않는다.
도10과 도 11은 각각 본 발명에 따른 유기 발광 표시 장치에 있어서, 구동 박막 트랜지스터 부분에 대한 단면도 및 평면도이다. 본 발명에 따른 유기 발광 표시 장치는 앞서 설명한 본 발명에 따른 구동 박막 트랜지스터를 포함하며, 구동 박막 트랜지스터는 유기 발광 다이오드와 연결되어 유기 발광 다이오드를 구동시킨다. 이하에서는 앞서 설명한 본 발명에 따른 박막 트랜지스터와 중복되는 설명은 생략하고 차이점을 중심으로 설명하도록 한다.
본 발명에 따른 유기 발광 표시 장치(100)의 일 실시예로 먼저 기판(101) 상에 스토리지 전극(110)을 배치할 수 있다. 스토리지 전극(110)은 스토리지 커패시터를 형성하기 위한 전극으로, 스토리지 커패시터의 형성 위치를 다르게 하는 다른 실시예에서는 스토리지 전극(110)을 생략할 수도 있다. 이 때 기판(101)과 스토리지 전극(110) 사이에는 단층 또는 다층의 제1 버퍼층(미도시)이 형성될 수도 있다.
스토리지 전극(110) 상에는 스토리지 전극(110)을 덮도록 제2 버퍼층(111)이 형성된다. 스토리지 전극(110)과 대응되는 제2 버퍼층(111) 상에는 하부 게이트 전극(120)이 배치된다. 즉 하부 게이트 전극(120)은 제2 버퍼층(111)을 사이에 두고, 하부의 스토리지 전극(110)과 스토리지 커패시터를 형성하게 된다.
본 발명에 따른 박막 트랜지스터의 경우 길어진 액티브층(130)의 채널 영역(131)에 대응하여 하부 게이트 전극(120)의 길이도 길어지기 때문에, 스토리지 커패시터를 이루는 면적이 더 넓어지게 되어 높은 용량의 스토리지 커패시터를 얻을 수 있는 효과가 있다.
하부 게이트 전극(120) 상에는 하부 게이트 절연층(121)이 구비되고, 하부 게이트 절연층(121) 상에는 LTPS(Low Temperature Polycrystalline Silicon)의 액티브층(130)이 배치된다. 액티브층(130)의 일측에는 액티브층(130)의 일측과 오믹 접촉(Ohmic Contact)을 하는 제1 전극(150)과 액티브층(130)의 타측에는 액티브층(130)의 타측과 쇼트키 접촉(Schottky Contact)을 하는 제2 전극(160)이 구비된다. 이 때 제1 전극(150)은 드레인(drain) 전극이 되며, 제2 전극(160)은 소스(sourece) 전극이 될 수 있다.
구체적으로 액티브층(130)은 채널 영역(131)과 도핑 영역(133)을 구비하며, 제1 전극(150)은 액티브층(130)의 도핑 영역(133)과 접촉하고, 제2 전극(160)은 액티브층(130)의 채널 영역(131)과 접촉하게 된다.
제1 전극(150)은 액티브층(130)과 측면 접촉을 함으로써, 액티브층(130)을 지나서 액티브층(130) 하부에 배치된 스토리지 전극(110)과 연결되게 된다. 즉 제1 전극(150)은 액티브층(130)과 스토리지 전극(110) 모두에 접촉하며, 액티브층(130)과는 측면 접촉을 통해 연결되고, 스토리지 전극(110)은 제1 컨택홀(151)을 통해서 연결될 수 있다.
제2 전극(160)의 일단은 제2 컨택홀(161)을 통해서 액티브층(130)의 채널 영역(131) 상면 일측과 연결되며, 제2 전극(160)의 타단은 고전위 전압(153, VDD) 라인과 연결되어, 제2 전극(160)은 액티브층(130)과 고전위 전압(153, VDD) 라인을 연결해주는 브릿지 전극 역할을 할 수 있다.
이 때 하부 게이트 전극(120)은 액티브층(130)의 채널 영역(131)에 대응되도록 배치되며, 제2 전극(160)과는 적어도 일부분이 겹치도록 배치된다. 특히 하부 게이트 전극(120)은 액티브층(130)의 채널 영역(131)과 겹치는 영역이 최대화가 되도록 하는 것이 바람직하다. 이에 반해 하부 게이트 전극(120)은 제1 전극(150) 및 액티브층(130)의 도핑 영역(133)과는 겹치지 않도록 배치된다.
액티브층(130) 상에는 상부 게이트 절연층(135)이 배치되며, 상부 게이트 절연층(135) 상에는 상부 게이트 전극(140)이 배치된다. 이에 따라 본 발명에 따른 박막 트랜지스터를 포함하는 유기 발광 표시 장치(100)는 액티브층(130)을 사이에 두고 상부와 하부에 게이트 전극을 갖는 더블 게이트 전극 구조를 갖는다.
이 때 상부 게이트 전극(140)은 제2 전극(160)과 제1 전극(150) 사이에 구비되며, 액티브층(130)의 도핑 영역(133) 및 제1 전극(150)과 겹치지 않도록 배치된다. 상부 게이트 전극(140)은 하부 게이트 전극(120)과 겹치도록 배치된다.
이 때 상부 게이트 전극(140)은 백 바이어스(Back Bias) 전극으로 사용하기 때문에 백 바이어스가 인가되며, 이를 통해 액티브층(130)의 전계를 더욱 안정하게 할 수 있어 박막 트랜지스터의 포화 영역(saturation area)이 증가할 수 있도록 해준다. 또한 상부 게이트 전극(140)에 백 바이어스를 인가함으로써, 박막 트랜지스터의 S-factor를 증가할 수 있도록 해준다.
상부 게이트 전극(140)은 게이트 라인(GL), 데이터 라인(DL), 전원 라인(VSS, VDD)들과 같은 배선중 어느 하나에 전기적으로 연결될 수 있다.
상부 게이트 전극(140) 상에는 제1 층간 절연층(141)과 제2 층간 절연층(155)이 배치된다. 제1 층간 절연층(141) 상에는 제1 전극(150)이 배치되어 스토리지 전극(110)까지 형성된 제1 컨택홀(151)을 통해서 스토리지 전극(110)과 연결된다. 아울러 제1 층간 절연층(141) 상에는 고전위 전압(153, VDD) 라인이 배치되어 제2 전극(160)의 타단과 연결된다.
제2 층간 절연층(155) 상에는 제3 층간 절연층(165)이 배치되고, 제3 컨택홀(171)을 통해서 제1 전극(150)과 연결되는 제3 전극(170)이 배치된다. 제3 전극(170) 상에는 평탄화층(173)이 배치되며, 평탄화층(173) 상에는 유기 발광 다이오드(180)의 애노드(Anode) 전극(183)이 배치되어 제5 컨택홀(181)을 통해서 제3 전극(170)과 연결된다. 제3 전극(170)은 구동 박막 트랜지스터의 드레인 전극인 제1 전극(150)과 유기 발광 다이오드(180)의 애노드 전극(183)을 전기적으로 연결해주는 역할을 한다. 애노드 전극(183) 상에는 유기 발광층(183)과 캐소드(Cathode) 전극(187)이 배치되어 유기 발광 다이오드(180)를 구성하게 된다.
도 12는 본 발명에 따른 구동 박막 트랜지스터를 포함하는 유기 발광 표시 장치의 제조 공정을 단계별로 도시한 공정 단면도이다.
이하에서 설명하는 각 층에 대한 패턴 형성 방법은 당업계에서 통상의 기술자가 실시하는 기술인, 증착(Deposition), 포토레지스트 도포(PR Coating), 노광(Exposure), 현상(Develop), 식각(Etch), 포토레지스트 박리(PR Strip)를 포함하는 포토리소그래피(Photoliyhography) 공정을 이용하는 바 이에 대한 자세한 설명은 생략한다. 예를 들어 증착의 경우 금속 재료일 경우에는 스퍼터링(Sputtering), 반도체나 절연막인 경우에는 플라즈마 화학증착(Plasma Enhanced Vapor Deposition; PECVD)와 같은 방법을 나누어서 사용할 수 있으며, 식각의 경우에도 재료에 따라 건식 식각 및 습식 식각을 선택하여 사용할 수 있는 것으로 당업계에서 통상의 기술자가 실시하는 기술을 적절히 적용한다.
먼저 도 12a에서와 같이 글래스 기판(101) 상에 제1 마스크 공정을 이용하여 스토리지 전극(110)을 형성한다. 이때 스토리지 전극(110)을 형성하기에 앞서, 글래스 기판(101)과 스토리지 전극(110) 사이에는 버퍼층이 먼저 형성될 수도 있다.
다음으로는 도 12b에서와 같이 스토리지 전극(110)을 덮도록 버퍼층을 형성하고, 버퍼층 상에는 제2 마스크 공정을 이용하여 하부 게이트 전극(120)을 형성한다.
다음으로는 도 12c에서와 같이 하부 게이트 전극(120)을 덮도록 하부 게이트 절연층(121)을 형성하고, 하부 게이트 절연층(121) 상에 제3 마스크 공정을 이용하여 액티브층(130)을 형성한다.
다음으로는 도 12d에서와 같이 액티브층(130)을 덮도록 상부 게이트 절연층(135)을 형성하고, 상부 게이트 절연층(135) 상에는 제4 마스크 공정을 이용하여 상부 게이트 전극층(143)을 형성한다.
이 때 상부 게이트 전극층(143)은 하부의 액티브층(130)에 P+ 또는 N+ 불순물 이온을 도핑하는 영역이 외부로 노출되도록 패터닝된다. 이렇게 패터닝된 상부 게이트 전극층(143)을 통해서 P+ 또는 N+ 불순물 이온 물질을 액티브층(130)의 도핑 영역(133)에 도핑시킨다.
다음으로는 도 12e에서와 같이 상부 게이트 전극층(143)을 제5 마스크 공정을 이용하여 패터닝하여 상부 게이트 전극(140)을 형성한다. 이 때 상부 게이트 전극(140)은 하부의 액티브층(130)의 채널 영역(131)과 하부 게이트 전극(120)의 내부 영역에 배치되도록 패터닝한다.
다음으로는 도 12f에서와 같이 상부 게이트 전극(140) 상에 제1 층간 절연층(141)을 형성한다. 그리고, 액티브층(130)의 도핑 영역(133)에 대응되는 제1 층간 절연층(141), 상부 게이트 절연층(135), 하부 게이트 절연층(121), 제2 버퍼층(111)을 관통하도록 제6 마스크 공정에 의해서 제1 컨택홀(151)을 형성한다.
제1 층간 절연층(141)상에는 제7 마스크 공정을 이용하여 제1 전극(150)과 고전위 전압(153, VDD) 라인을 각각 형성한다. 제1 전극(150)은 제1 컨택홀(151)을 지나면서 액티브층(130)의 도핑 영역(133)과 측면 접촉을 하며, 스토리지 전극(110)과는 제1 컨택홀(151)을 통해서 접촉하게 된다. 이 때 제1 전극(150)은 하부 게이트 전극(120)과 겹치지 않는 영역 내에서 형성한다.
다음으로는 도 12g에서와 같이 고전위 전압(153, VDD) 라인과 제1 전극(150)을 덮도록 제2 층간 절연층(155)을 형성한다. 그리고, 액티브층(130)의 채널 영역(131)에 대응되는 제2 층간 절연층(155), 제1 층간 절연층(141), 상부 게이트 절연층(135)을 관통하는 제2 컨택홀(161)과, 고전위 전압(153, VDD) 라인에 대응되는 제2 층간 절연층(155)을 관통하는 제3 컨택홀(163)을 제8 마스크 공정으로 형성한다.
제2 층간 절연층(155)상에는 제9 마스크 공정을 이용하여 제2 전극(160)을 형성하되, 제2 전극(160)의 일단은 제2 컨택홀(161)을 통해서 액티브층(130)의 채널 영역(131)과 접촉하며, 제2 전극(160)의 타단은 제3 컨택홀(163)을 통해서 고전위 전압(153, VDD) 라인과 접촉하도록 형성한다.
다음으로는 도 12h에서와 같이 제2 전극(160)을 덮도록 제3 층간 절연층(165)을 형성하고, 제2 전극(160)에 대응되는 영역의 제3 층간 절연층(165)을 관통하는 제4 컨택홀(171)을 제10 마스크 공정으로 형성한다. 그리고, 제3 층간 절연층(165) 상에는 제11 마스크 공정을 이용하여 제3 전극(170)을 형성하여 제4 컨택홀(171)을 통해 제2 전극(160)과 연결되도록 한다.
다음으로는 도 12i와 같이 제3 전극(170)을 덮도록 평탄화층(173)을 형성하고, 제3 전극(170)에 대응되는 영역의 평탄화층(173)을 관통하는 제5 컨택홀(181)을 제12 마스크 공정으로 형성한다. 그리고, 평탄화층(173) 상에는 제13 마스크 공정을 이용하여 유기 발광 다이오드(180)의 애노드 전극(183)을 형성하여 제5 컨택홀(181)을 통해 제3 전극(170)과 연결되도록 한다. 그리 애노드 전극(183) 상에는 유기 발광층(185), 캐소드 전극(187)을 형성하여 유기 발광 다이오드(180)를 형성한다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 통상의 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 따라서, 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명의 범주 내에 포함되는 것으로 이해될 수 있을 것이다.
1 : 박막 트랜지스터
10 : 기판 11 : 버퍼층
20 : 하부 게이트 전극 21 : 하부 게이트 절연층
30 : 액티브층 31 : 채널 영역
33 : 도핑 영역 35 : 상부 게이트 절연층
37 : 제1 컨택홀 39 : 제2 컨택홀
40 : 제1 전극 50 : 제2 전극
60 : 상부 게이트 전극 61 : 층간 절연층
100 : 유기 발광 표시 장치 101 : 기판
110 : 스토리지 전극 111 : 제2 버퍼층
120 : 하부 게이트 전극 121 : 하부 게이트 절연층
130 : 액티브층 131 : 채널 영역
133 : 도핑 영역 135 : 상부 게이트 절연층
140 : 상부 게이트 전극 141 : 제1 층간 절연층
143 : 상부 게이트 전극층 150 : 제1 전극
151 : 제1 컨택홀 153 : 고전위 전압(VDD)
155 : 제2 층간 절연층 160 : 제2 전극
161 : 제2 컨택홀 163 : 제3 컨택홀
165 : 제3 층간 절연층 170 : 제3 전극
171 : 제4 컨택홀 173 : 평탄화층
175 : 뱅크층 180 : 유기 발광 다이오드
181 : 제5 컨택홀 183 : 애노드 전극
185 : 유기 발광층 187 : 캐소드 전극

Claims (12)

  1. 하부 게이트 전극;
    상기 하부 게이트 전극 상에 배치된 하부 게이트 절연층;
    상기 하부 게이트 절연층 상에 배치된 액티브층;
    상기 액티브층의 일측과 오믹 접촉(Ohmic contact)을 하는 제1 전극;
    상기 액티브층의 타측과 쇼트키 접촉(Schottky contact)을 하는 제2 전극;
    상기 액티브층 상에 배치된 상부 게이트 절연층; 및
    상기 상부 게이트 절연층 상에 배치된 상부 게이트 전극을 포함하는 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 액티브층은 채널 영역과 도핑 영역을 구비하며,
    상기 제1 전극은 상기 도핑 영역과 접촉하고, 상기 제2 전극은 상기 채널 영역과 접촉하는 박막 트랜지스터.
  3. 제2항에 있어서,
    상기 도핑 영역은 P+ 또는 N+ 불순물 이온으로 도핑된 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 하부 게이트 전극은 상기 채널 영역과 겹치도록 배치된 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 하부 게이트 전극은 상기 제2 전극과 적어도 일부분이 겹치도록 배치된 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 하부 게이트 전극은 상기 제1 전극 및 상기 도핑 영역과 겹치지 않도록 배치된 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 상부 게이트 전극은 상기 하부 게이트 전극과 겹치도록 배치된 박막 트랜지스터.
  8. 제1항에 있어서,
    상기 상부 게이트 전극은 백 바이어스가 인가되는 박막 트랜지스터.
  9. 제1항 내지 제8항 중 어느 한 항에 따른 박막 트랜지스터; 및
    상기 박막 트랜지스터와 연결된 유기 발광 다이오드를 포함하며,
    상기 박막 트랜지스터는 상기 유기 발광 다이오드를 구동시키는 구동 박막 트랜지스터인 유기 발광 표시 장치.
  10. 제9항에 있어서,
    상기 하부 게이트 전극의 하부에는 스토리지 전극이 추가로 배치되어, 상기 하부 게이트 전극과 스토리지 커패시터를 이루는 유기 발광 표시 장치.
  11. 제10항에 있어서,
    상기 스토리지 전극은 상기 제1 전극과 연결되는 유기 발광 표시 장치.
  12. 제11항에 있어서,
    상기 제1 전극은 상기 액티브층과 측면 접촉을 하는 유기 발광 표시 장치.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100189691B1 (ko) * 1990-08-03 1999-06-01 가나이 쓰도무 터널 주입형 반도체장치 및 그 제조방법
KR20110051784A (ko) * 2009-11-11 2011-05-18 엘지디스플레이 주식회사 어레이 기판
KR20120120828A (ko) * 2011-04-25 2012-11-02 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
US20130256746A1 (en) * 2012-04-02 2013-10-03 Fuji Electric Co., Ltd. Semiconductor device
KR20150073611A (ko) * 2013-12-23 2015-07-01 엘지디스플레이 주식회사 유기발광다이오드 표시장치 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100189691B1 (ko) * 1990-08-03 1999-06-01 가나이 쓰도무 터널 주입형 반도체장치 및 그 제조방법
KR20110051784A (ko) * 2009-11-11 2011-05-18 엘지디스플레이 주식회사 어레이 기판
KR20120120828A (ko) * 2011-04-25 2012-11-02 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
US20130256746A1 (en) * 2012-04-02 2013-10-03 Fuji Electric Co., Ltd. Semiconductor device
KR20150073611A (ko) * 2013-12-23 2015-07-01 엘지디스플레이 주식회사 유기발광다이오드 표시장치 및 그 제조방법

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