KR100189691B1 - 터널 주입형 반도체장치 및 그 제조방법 - Google Patents

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Abstract

반도체 영역, 소스, 드레인 및 게이트 전극을 가지는 MIS구조의 반도체장치에 있이서, 상기 소스 및 상기 드레인에 상기 게이트전극과 중첩되는 부분을 가지는 금속 또는 금속화합물로 이루어진 메탈릭재를 설치하고, 상기 드레인측의 상기 메탈릭재와 접하는 상기 반도체 영역에 제1도전형의 고농도 반도체층을 설치하고, 상기 소스를 상기 반도체 영역에 대하여 쇼트키 접합으로 하고, 상기 드레인을 상기 반도체 영역과 오믹접속으로 하고, 상기 소스와 상기 드레인과의 사이의 쇼트키 장벽에 생기는 터널전류를 게이트전위로 제어하는 것을 특징으로 하는 터널주입형 반도체장치.

Description

터널주입형 반도체 장치 및 그 제조방법
제1도는 본 발명의 일실시예의 n형 터널주입 트랜지스터의 소자 단면 및 평면도,
제2도 및 제3도는 제1도에 나타낸 트랜지스터의 동작원리를 설명하는 도,
제4도는 본 발명의 트랜지스터의 정특성을 나타낸 도,
제5도는 쇼트키(schottky)의 장벽 높이와 드레인전류 및 누설전류의 관계를 나타낸 도,
제6도 및 제8도 내지 제10도는 본 발명의 다른 실시예의 n형 터널주입 트랜지스터의 소자 단면도,
제7도는 본 발명의 반도체장치의 제조공정의 일예를 나타낸 소자 단면도,
제11도는 n 및 p형 터널주입 트랜지스터를 사용하여 인버터회로를 구성한 경우의 소자 단면 및 그 등가회로를 나타낸 도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 저농도 n형 반도체 기체 2 : 필드 산화막(SiO2)
3 : 게이트산화막(SiO2) 4 : 게이트전극
5 : 고농도 n+형 반도체층 6 : 티탄실리사이드(TiSi2)
7 : 절연층(BPSG/SiO2) 8 : 접속홀
9 : 전극 배선층 40 : p형 기판
41 : 저농도 n형 웰영역 42 : 필드산화막(Si02)
43 : 게이트산화막(SiO2) 44 : n+다결정실리콘
45 : 고농도n+형 반도체층 46 : 고농도p+형반도체층
47 : 박막절연층(SiO2) 48 ,49 : 티탄실리사이드(TiSiO2)
50 : 절연층(BPSG/SiO2) 51 : 전극배선충
본 발명은 미세화 또는 고성능화에 적합한 반도체장치의 구조 및 그 제조방법에 관한 것이다. 특히, 터널주입형 반도체 장치로서 적합한 것에 관한 것이다.
DRAM으로 대표되는 VLSI의 대용량화에 따라, 그것들에 사용되는 반도체 디바이스는, 미세화가 요구되고 있다. 이에 따라 여러가지의 문제점이 발생하고 있다.
예를 들면 대표적인 반도체 디바이스인 MOSFET에서는 ①단 채널 효과에 의한 특성변동, ②기생 바이폴라 효과에 의한 내압저하, ③불순물의 통계적변동에 의한 역치전압의 변조, ④불순물 농도의 증대에 의한 누설전류의 증가 등의 문제가 있어 미세화가 곤란하다고 생각된다.
상기한 문제의 해결책의 하나로서, 예를 들면 일본국 특허공개 소62-274775호 공보에 기재된 바와 같은 쇼트키배리어 접합을 흐르는 터널전류를 제어하는 반도체장치가 제안되었다.
상기 종래의 터널전류를 제어하는 반도체장치는, 소스를 금속, 드레인을 n+층인 반도체층으로한 비대칭인 구조이기 때문에, 제조법이 곤란하다. 또, 그 n+층으로 부터의 배선을 접속홀을 거쳐 전극 배선층으로 끌어낼 필요가 있기 때문에 캐리어의 통로가 그만큼 길어지고, 다시 또 n+층과 배선과의 접촉저항도 더해지기 때문에 기생저항이 커져 드레인( 터널) 전류의 저하를 초래하는 문제가 있었다,
본 발명의 목적은 미세화에 적합한 반도체장치의 구조 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 고속스위칭에 적합한 반도체장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 특징점은 이하와 같다.
1, 반도체 영역, 소스, 드레인 및 게이트전극을 가지는 MIS구조의 반도체 장치에 있이서, 상기 소스 및 상기 드레인에 상기 게이트전극과 중첩되는 부분을 갖는 금속 또는 금속화합물로 이루어진 메탈릭재를 설치하고, 상기 드레인측의 상기 메탈릭재와 접하는 상기 반도체 영역에 제1 도전형의 고농도 반도체층을 설치하고, 상기 소스를 상기 반도체 영역에 대하여, 쇼트키 접합으로 하고, 상기 드레인을 상기 반도체 영역과 오믹접속으로 하고, 상기 소스와 상기 드레인과의 사이의 쇼트키 장벽에 생기는 터널전류를 게이트 전위로 제어하는 것을 특징으로 한다.
2. 제1 도전형의 반도체 영역과, 상기 제1 도전형의 반도체 영역의 표면상에 이간하여 설치된 1쌍의 금속 또는 금속화합물로 이루어진 영역과, 상기 1쌍의 영역 사이를 덮도륵 상기 제1 도전형의 반도체 영역의 표면상에 절연막을 거쳐 설치된 제어전극을 구비하고, 상기 1쌍의 영역 중 한쪽의 영역과 상기 제1 도전형의 반도체 영역이 접하는 부분은, 제1 도전형의 고불순물 농도 영역이다.
3. 제1 도전체, 제1 도전형 저농도 반도체, 제1 도전형 고농도 반도체, 제2 도전체를 순차 접속하고, 상기 저농도 반도체의 캐리어농도를 변화시키는 수단을 가지고, 상기 캐리어농도의 변화에 의하여 상기 제1 도전체와 상기 저농도 반도체와의 경계면에 형성되는 쇼트키배리어 접합을 흐르는 터널전류를 제어하는 것.
4. 소정의 절연기판과, 상기 절연기판상에 순차 인접하여 형성된 제1 도전체, 제1 도전형 저농도 반도체, 제1 도전형 고농도 반도체, 제2 도전체와, 상기 제1 도전체, 상기 제1 도전형 저농도 반도체, 상기 제1 도전형 고농도 반도체, 상기 제2 도전체의 상기 절연기판과 대향하는 표면에 절연막을 거쳐 형성된 제어전극을 가지는 것.
5. 소정의 절연기판과 상기 절연기판상에 순차 인접하여 형성된, 제1 도전체, 제1 도전형 저농도 반도체, 제1 도전형 고농도 반도체, 제2 도전체와, 상기 제2 도전체와 절연영역에 의하여 이간되고, 또한 순차 인접하여 형성된 제3 도전체, 제2 도전형 고농도 반도체, 제2 도전형 저농도 반도체, 제4 도전체와, 상기 제1 도전체, 상기 제1 도전형 저농도 반도체, 상기 제1 도전형 고농도 반도체, 상기 제2 도전체의 상기 절연기판과 대향하는 표면에 절연막을 거쳐 형성된 제1 제어전극과, 상기 제3 도전체, 상기 제2 도전형 저농도 반도체, 상기 제2 도전형 고농도 반도체, 상기 제4 도전체의 상기 절연기판과 대향하는 표면에 절연막을 거쳐 형성된 제2 제어전극을 가지고, 상기 제1 제어전극과 상기 제2 제어전극에 동일신호가 입력되고, 상기 제2 도전체와 상기 제3 도전체로 부터 동일신호가 입력되는 것.
6. 하기 공정으로 이루어진 반도체장치의 제조방법.
(1) 소정의 제 1도전형의 반도체 기판을 준비하는 공정.
(2) 상기 반도체 기판상에 제2 도전형의 반도체 영역을 형성하는 공정.
(3) 상기 반도체 영역상에 절연막을 거쳐 제어전극을 형성하는 공정.
(4) 상기 반도체 영역내에 재2 도전형의 고불순물 농도 반도체층을 형성하는 공정.
(5) 상기 반도체 영역상에 금속을 퇴적하는 공정.
(6) 상기 반도체 기판을 열처리하는 공정.
(7) 상기 금속을 제거하는 공정.
본 발명의 반도체 장치인 트랜지스터는 동작원리로 부터 ①쇼트키 장벽을 흐르는 터널 전자를 제어전극( 게이트) 전위에 의한 반도체 기체 표면의 밴드의 구부러짐으로 제어하는 메카니즘이기 때문에, 단 채널 효과(채널길이 변조 효과)가 발생하기 이렵고, ②소스/드레인 사이의 장벽은 쇼트키 접합뿐이기 때문에, 기생 바이폴라 효과는 발생하지 않는다. ③축적층의 캐리어농도 제어는 게이트산화막 두께와 쇼트키의 장벽높이(ΦB)로 거의 결정되고, 반도체 기체는 저불순물에서 좋기 때문에, 불순물의 통계적 변동에 의한 역치전압의 변조나 불순물농도 증대에 기인하는 누설전류의 증가가 발생하지 않는 등, 종래의 MOSFET의 문제점을 해결할 수 있다.
또, 본 발명에 의하면, 제어전극(게이트) 밑에 들어가는 메탈릭재로 이루어진 도전체를 소스와 드레인 대칭으로 설치하고 있기 때문에 소스로 부터 주입된 캐리어(전자) 가 충분히 폭이 좁은 고불순물 n+농도층인 n+층( 웰영역과 드레인측 메탈릭재를 오믹으로 접속하는 층, p형 트랜지스터에서는 p+층) 을 통과할 뿐이므로 용이하게 저항치가 작은 드레인의 메탈릭재에 도달할 수 있다, 또 전극배선충과n+ 승 사이의 접촉저항은, 드레인의 메탈릭재와 전극배선층간의 접촉저항은 거의 없기 때문에 접촉면적이 콘 드레인의 메탈릭재와 n+층 사이에서 결정되며, 그 값은 충분히 작다. 이 결과 소스/드레인 사이의 기생저항은 작게할 수 있어 드레인(터널) 전류를 크게할 수 있다. 또 적어도 메탈릭재를 소스와 드레인 대칭으로 설치하고 있기 때문에 제조법이 용이하다.
또, 예를 들면 소스측의 메탈릭재의 저면을 반도체 기체(웰영역)와 반대 도전형의 고농도반도체층으로 에워싸도록 하였기 때문에, 소스의 저면부분은 반도체 기체에 대하여 쇼트키 접합이 아니고 pn접합을 형성하고 있다. pn접합은 소수 캐리어 소자이기 때문에, 누설 전류를 쇼트키 접합보다 몇자리수 낮게할 수 있다. 따라서 소스측의 메탈릭재의 저면 부분을 제거한 것과 등가가되어 ΦB이 작은 재료를 소스전극에 사용해도 누설전류가 낮게 억제된다.
또, 소스/드레인의 메탈릭재의 적어도 저면이 SiO2로 이루어진 절연기판과 접하고 있도록 하였기 때문에, 드레인의 기생용량은 무시할 수 있을 만큼 작다. 마찬가지로 소스의 기생용량도 작게할 수 있고, 또 소스측의 메탈릭재의 저면부분은 쇼트키 접합을 형성하지 않기 때문에 누설 전류가 대폭으로 저감되는 효과가 있다. 이 결과 스위칭 회로등의 스위칭 속도의 고속화가 도모된다. 또 실리콘막(웰영역)이 드레인과 등전위이기 때문에 종래의 SOI형 MOSFET와 같이 웰전위가 뜨는 것에 기인한 킹크(KINK)현상 등의 문제점이 발생하지 않는다.
본 발명의 다른 목적 및 다른 특징은 이하에 설명하는 실시예의 기재로 부터 명백해질 것이다.
(실시예 1)
제1도(a)는 본 발명에 의한 n형 터널주입 트랜지스터의 단면을 나타낸 일실시예이다. 저농도 n형 반도체기체(1), 액티브영역을 규정하는 필드산화막( SiO2) ( 2 ), 게이트산화막(SiO2) ( 3 ), n+다결정 실리콘으로 이루어진 게이트전극( 4 ) , 게이트전극과 중첩되는 부분을 갖도록 그 기판(1)내에 소스/드레인 대칭으로 설치한 티탄실리사이드(TiSi2) ( 6 ), 드레인측의 TiSi2(6)를 에워싸도록 설치한 고농도 n+형 반도체층(5), 절연층 (BPSG/SiO2)(7), 이것에 접속홀(8)을 거쳐 전극배선층(9)에 접속되어 있다. 제1도(b)는 (a)의 평면도를 나타낸 것이다.
이 트랜지스터의 동작원리를 제2도 및 제3도를 사용하여 설명한다. 또한 제1도에 있어서의 드레인측의 TiSi2는 n+층과 접하고 있기 때문에 공핍층의 확장은 극히 작고, 이 상태에서 캐리어가 통과할 수 있는 소위 오믹접속으로 되어 있다. 설명을 간단하게 하기 위하여, 제2도 및 제3도에서는 드레인측의 실리사이드를 생략하였다.
제2도는 여러가지의 바이어스 상태에서의 소자내부의 공핍층의 확장과A-A'에 따른 밴드구조를 나타낸 것이다. 제3도는 각 바이어스 조건하에 있어서의 소스/드레인 사이의 포텐셜을 계산한 결과이다.
제2도(a) 및 제3도(a) 는 게이트전압( VG= 0 ) , 드레인전압(VD0)의 바이어스 조건에 있어서의 모양을 나타낸 것이다.
게이트에 전압을 인가하지 않는 경우, 쇼트키 접합에는 확산전위ψbi 과 VD의 합에 상당하는 공핍층의 확장을 발생시키나, 그 공핍층폭(쇼트키배리어폭)은 충분히 넓고, 포텐셜 분포도 소스·드레인 사이에서 일정하다. 따라서, 쇼트키 다이오드의 역방향 특성에 의거한 약간의 누설전류가 흐를 뿐이고 터널주입은 생기지 않는다.
제2도(b) 및 제3도(b)는 (a)의 상태로 부터 VG에 VD보다도 큰 정의전위를 부여하여, VGVD0로 하였을 때의 것이다. VG의 전위에 의하여 게이트 바로 아래의 n기판의 밴드가 구부러지고, 소스/드레인 사이에 전자의 축적층이 일정하게 형성된다. 이 결과, 포텐셜 분포로 부터 명백한 바와 같이 쇼트키 접합의 공핍층은 소스단(端)에 끼워지고, 소스로 부터 n기판속으로 전자의 주입이 생기고, 드레인으로 부터 소스로 터널전류가 흐른다.
제2도(c) 및 제3도(c) 는 VG와 VD가 거의 동일한 경우에 대하여 나타낸 것이다. VG와 VD가 거의 동일한 전위에서는 드레인측의 n기판전위가 VD로 높아지기 때문에, 드레인 부근의 축적층이 소멸된다. 그러나, 소스단의 n기판전위는 VD에 의하지 않고 항상 소스전위(제로)에 고정되어 있기 때문에, 소스단에는 VG의 크기에 상응한 전자농도의 축적층이 남고 터널전류가 흐른다.
제2도(d) 및 제3도(d)는 (c)의 상태로 부터 VD를 크게하여 VDVG0으로 하였을 때의 것이다. 이 바이어스 상태에서는 게이트 바로 아래의 드레인 근방에 p형 반전층이 형성되고, 공핍층은 다시 드레인 단부까지 확장된다. 그러나, 포텐셜 분포로 부터 알수 있듯이, Vp-Vg의 전위차를 축적층단으로 부터 드레인단의 사이에서 분담한다· 즉, VDVG에서는 축적층단의 전위는 거의 VG에 고정되고, 터널전류는 VD가 VG를 초과하는 전위에서 포화된다.
이상 설명한 바와 같이 이 터널주입 트랜지스터는, 종래의 MOSFET와 비교하여 전류포화가 작은 제4도에 나타낸 VD-ID특성이 얻어진다,
제1도로 부터 알수 있는 바와 같이 게이트전극(4)및에 들어가는 TiSi2(6)가 소스와 드레인 대칭으로 설치되어 있기 때문에 소스로 부터 주입된 캐리어(건가)가 충분히 폭이 좁은 n+층(5)을 통과할 뿐이므로 용이하게 저항치가 작은 드레인인 TiSi2(6)에 도달할 수 있다. 또 전극배선층(9)과 n+층(5) 사이의 접촉저항은, 드레인의 TiSi2(6)와 전극배선층(9) 사이의 접촉저항은 거의 없기 때문에 접속면적이 큰 드레인의 TiSi2(6)와 n+층(5) 사이에서 결정되고, 그 값은 충분하게 작다. 이 결과 소스/드레인 사이의 기생저항은 작게할 수 있어 드레인(터널) 전류를 크게할 수 있다. 다시 적어도 TiSi2(6)를 소스와 드레인 대칭으로 설치하였기 때문에 제조법이 용이하다.
한편, 드레인전류를 더욱 크게 얻으려면 쇼트키의 장벽높이(ΦB)가 작은 재료를 소스에 사용할 필요가 있으나, 이때에 누설전류도 증대하는 문제가 있다. 제5도는 게이트폭 W=15㎛, 게이트길이 L=0.5㎛, 게이트산화막 Tox=10nm으로 하였을때의 VG= VD= 5V의 조건에서의 드레인전류(ID), 누설전류 I1와 ΦB의 관계를 나타낸 것이다.
ΦB를 작게하면 ID는 커지나, 쇼트키다이오드의 성질상 I1이 대폭으로 증가해 버린다, 상기한 바와 같이 드레인(터널) 전류는 축적층과 메탈릭재가 접하는 극히 작은 부분으로 주입되기 때문에, 예를 들면 제2도의 소스의 TiSi2( 6 ) 의 적어도 저면은 소자와 동작원리상 불필요 영역이다. 누설전류(I1)는 소스축 TiSi2(6)의 접합 면적에 비례하므로 그 불필요영역을 제기하면 I1을 감소시킬 수가 있다.
이 생각에 의거하여 제6도의 장치를 고안하였다.
(실시예 2 )
제6도는 n형 터널주입 트렌지스터의 단면을 나타낸 일실시예이다. p형기판(40), 저농도 n형 웰영역(41), 액티브영역을 규정하는 필드산화막( SiO2) (42), 게이트산화막(SiO2)(43), n+다결정실리콘(44) 과 티탄실리사이드(TiSi2) (49)의 적층막으로 이루어진 게이트전극, 게이트의 측면에 설치한 박막절연층 (SiO2) (47), 게이트전극과 중첩되는 부분을 갖도륵 그 웰영역(41) 내에 소스/드레인 대칭으로 설치한 티탄실리사이드(TiSi2)(48), 드레인축의 TiSi2(48)를 에워싸도록 설치한 고농도 n+형 반도체층(45), 소스축의 TiSi2(48)의 저면을 에워싸도륵 설치한 고농도 p+ 형 반도체층(46) , 절연층(BPSG / SiO2) (50), 소스/드레인 또는 게이트를 외부로 끌어내기 위한 전극배선층(51)으로 구성되어 있다. 이 트랜지스터에서는 소스측의 TiSi2(48)의 저면을 고농도 p+형 반도체층(46)으로 에워싸고 있으므로 소스의 저면부분은 n웰영역(41)에 대하여 쇼트키접합이 아니고 pn접합을 형성하고 있다. pn접합은 소수캐리어 소자이기 때문에, 누설전류를 쇼트키접합보다 몇 자리수 낮게 할 수 있다. 따라서 소스측의 TiSi2(48)의 저면부분을 제거한 것과 등가가 되어 ΦB가 작은 재료를 소스전극에 사용해도 누설전류가 낮게 억제된다.
그런데 이와 같은 트랜지스터를 동일 기판상에 복수개 설치하여, 스위칭회로를 구성한 경우에는, 드레인에 기생하는 접합용량에 의하여 스위칭속도에 지연을 발생시키는 일이있다. 예를들면 제6도의 드레인은, n웰영역(41)과 동전위이므로 드레인에는 n웰영역(41)과 p형기판(40)의 사이에서 형성되는 큰 접합용량이 기생한다. 이 때문에 스위칭속도가 지연되어 버린다.
(실시예 3)
제8도는 상기 과제를 해결하기 위하이 고안한 SOI형의 n터널 주입트랜지스터의 일실시예이다. SiO2기관(100)상에 설치한 n형 단결정 실리콘막(101), 액티브영역을 규정하는 필드산화막(SiO2) (102), 게이트산화막(SiO2) (103), n+다결정실리콘(104) 과 티탄실리사이드(TiS2)(108)의 적층막으로 이루어진 게이트전극, 게이트의 측면에 설치한 박막절연층(SiO2)(106), 게이트전극과 중첩되는 부분을 갖도륵 그 n형 실리콘막(101)내에 소스/드레인 대칭으로, 또 저면이 그 SiO2기판(100)과 접하도록 하여 설치한 티탄실리사이드(TiSi2)(107) , 드레인측의 TiSi2(107) 와 n형 실리콘막(101)의 사이에 설치한 고농도 n+형 반도체층(105), 절연층( B P S G / SiO2)(109) , 소스/ 드레인 또는 게이트를 외부로 끌어내기 위한 전극배선층(110)으로 구성되어 있다. 이 트랜지스터는 소스/드레인의 TiSi2(107)의 적어도 저면이 SiO2기판(100)과 접하고 있기 때문에, 드레인의 기생용량은 무시할 수 있을 정도로 작다. 마찬가지로 소스의 기생용량도 작게할 수 있고, 또 소스측의 TiSi2(107)의 저면부분은 쇼트키접합을 형성하지 않기 때문에 누설전류가 대폭으로 저감되는 효과가 있다. 이 결과 스위칭회로등의 스위칭속도의 고속화가 도모된다. 또 상기와 같이 본 트랜지스터는 n형 실리콘막(101)이 드레인과 동전위이기 때문에, 종래의 SOI형 MOSFET와 같이 웰전위가 상승하는 것에 기인한 킹크현상등의 문제점이 발생하지 않는다. 상기한 n+층의 농도로서는, 표면농도로서 1020cm-3정도, p+층의 강도로서는 기판농도의 10배 내지 1020cm-3정도가 바람직하다,
이하, 본 발명의 다른 실시예에 대하여 설명한다.
(실시예 4)
제7도는 제1도와 동일한 n형 터널주입 트랜지스터의 단면도를 제조공정 순으로 나타낸 것이다. p형 실리콘기판(20)상의 소망영역에 인(P)을 확산하여, 농도가 1016cm-3정도의 n웰영역(21)을 형성한다. 다음에 n웰영역(21)을 에워싸는 형상으로 선택산화기술을 사용하여 필드산화막(SiO2) (22)을 설치하고, 그 n 웰영역 상에 8nm의 SiO2로 이루어진 게이트산화막(23)을 형성한다(제7도 a).
다음에, 먼저 CVD법을 사용하여 n+다결정실리콘을 전면에 퇴적한후, 포토에칭기술을 사용하여 소망형상으로 가공하여 게이트전극(24)을 형성한다. 다음에 포토레지스트를 마스크로 하여, 드레인 영역에 AS를 20 KeV , 5 x 1015cm-2의 조건에서 이온주입한 후, 900℃, 20분간 열처리하여 n+확산층(25)을 형성한다(제7도b). 다음에 CVD법을 사용하여 SiO2막을 전면에 퇴적한후, RIE법을 사용하여 그 SiO2막을 에칭함으로써 게이트전극(24)의 측벽에 얇은 SiO2(26)을 설치함과 동시에 소스/드레인영역 및 게이트전극 상면을 드러낸다(제7도c). 다음에, 스퍼터링법에 의하여 반면에 두께 50nm의 MO막을 퇴적한후, 램프어닐링법에 의하여 600℃, 20초 열처리하여 그 실리콘 표면이 드러난 부분만 MoSi2(27,28)를 형성하여, 미반응 Mo를 질산으로 제거한다(제7도d), 다음에, 먼저 CVD법을 사용하여 BPSG/SiO2로 이루어진 2층절연막(29)을 전면에 퇴적한 후, 포토에칭법을 사용하이 소스/드레인 및 게이트의 MoSi2막상에 접속홀(30)을 설치한다. 마지막으로 스퍼터링법에 의하여 전면에 두께 500nm의 Al·Si막을 퇴적한 후, 포토에칭법을 사용하여 그 Al·Si막을 소망형상으로 가공하여, 전극배선층을(31)을 형성하여 n형 터널주입 트랜지스터를 완성한다(제7도 e).
본 트랜지스터는 제1도에서 설명한 이유로 소스/드레인 사이의 기생저항을 충분히 작게할 수 있기 때문에, 드레인(터널) 전류를 크게할 수 있는 효과가 있다.
(실시예 5 )
제9도는 제6도와 마찬가지로 누설전류를 억제한 n형 터널주입 트랜지스터의 일실시예를 나타낸 단면도이다. p형기판(60), 저농도n형 웰영역(61), 액티브영역을 규정하는 필드산화막(SiO2)(62), 게이트산화막(SiO2)(63), n+다결정실리콘(44)과 바나듐실리사이드(VSi2)(69)의 적층막으로 이루어진 게이트전극, 게이트의 측면에 설치한 박막절연층(SiO2)(67), 게이트전극과 중첩되는 부분을 갖도록 그 웰영역(61)내에 소스/드레인 대칭으로 설치한 VSi2(68), 드레인측의 VSi2(68)를 에워싸도록 설치한 고농도 n+형 반도체층(65), 소스측의 VSi2(68)의 저면 및 측면을 에워싸도륵 설치한 저농도 p형 반도체층(66), 절연층(BPSG/SiO2)(70), 소스/드레인 또는 게이트를 외부로 끌어내기 위한 전극배선층(71)으로 구성되어 있다. 이 트랜지스터에서는 소스측의 VSi2(68)의 저면 및 측면을 저농도 p형 반도체층(66)으로 에워쌓고 있다. 그 p형 반도체층(66)을 쇼트키 접합의 순특성(VF)에 영향을 주지 않고 역방향의 누설전류만을 저감하는 불순물 농도로 설정함으로써 드레인(터널)전류롤 작게하지 않고 누설전류를 대폭으로 저감하는 효과가 있다,
(실시예 6)
제10도는 제6도와 마찬가지로 누설전류를 억제한 n형 터널주입 트랜지스터의 일실시예를 나타낸 단면도이다. p형기판(80), 저농도 n형 웰영역(81), 그 n형 웰영역(81)의 표면에 설치한 Si0.55Ge0.45로 이루어진 내로우밴드갭(narrow-band gap)재(83), 액티브영역을 규정하는 필드산화막(SiO2)(82), 게이트산화막(SiO2)(84), n다결정실리콘(85)과 플라티나실리사이드(PtSi)(89)의 적층막으로 이루어진 게이트 전극, 게이트의 측면에 실기한 박막절연층(SiO2)(87), 게이트전극과 중첩되는 부분을 갖도록 그 웰영역(81)내에 소스/드레인 대칭으로 설치한 PtSi(88), 드레인측의 PtSi(88)를 에워싸도륵 설치한 고농도 n+형 반도체층(86), 절연층(BPSG/SiO2)(90), 소스/드레인 또는 게이트를 외부로 끌어내기 위한 전극배선층(91)으로 구성되어 있다. 이 트랜지스터에서는 n형 웰영역(81)의 표면에 내로우밴드갭재(83)를 설치하고 있다. Si0.55Ge0.45의 밴드갭(Eg)은 약 0.8eV이고, Si에 비하여 약 0.3eV작다. 이 때문에 소스측 PtSi와 Si0.55Ge0.45층 사이에서 형성되는 쇼트키접합의 ΦB는 약 0.55eV가 되어, 소스의 저면부분에서 형성되는 쇼트키접합의 ΦB=0.85eV 보다도 약 0.3eV 작아진다. 즉 소스단의 터널주입이 생기는 부분만 ΦB이 작아지고 있기 때문에, 누설전류를 억제한채 드레인전류만을 크게할 수 있는 효과가 있다.
이상 설명한 실시예는 모두 n형의 터널주입 트랜지스터에 대하여 설명하였으나, 예를 들면 제6도에 있어서 기관(40), 웰영역(41),고농도 반도체층(45) 및 고농도 반도체층(48)을 각각 반대 도전형으로 하면, p형의 터널주입 트랜지스터를 용이하게 얻을 수가 있다.
또, n 및 p형 트랜지스터를 동일기판상에 형성하는 경우에 있어서 양자 모두 드레인전류를 크게 하려면 실리콘의 밴드갭의 1/2(약0·55eV)의 ΦB를 갖는 쇼트키배리어재를 사용하는 것이 유리하다. 이점 MoSi2, VSi2, V, TiSi2등이 적합하다. 또 제8도에 있이서 SOI헝의 터널주입 트랜지스터를 설명하였으나, SiO2기판(100)을 p형 반도체 기판으로 치환해도 동일한 효과가 얻어진다.
(실시예 7)
제11도는 상기의 n 및 p형 터널주입 트랜지스터를 사용하여 인버터회로를 구성한 경우의 소자단면 및 그 등가회로를 나타낸 것이다. SiO2기관(200)상에 설치한 n형 단결정실리콘막(201) 및 p형 단결정실리콘막(202), 액티브영역의 규정 및 n, p소자 사이를 절연분리하는 필드산화막(SiO2)(203), 게이트산화막(SiO2)(204), 게이트전극(205), 게이트전극과 중첩되는 부분을 갖도록 그 n 및 p형 실리콘막(201,202)내에 소스/드레인 대칭으로, 또 저면이 그 SiO2기판(200)과 접하도륵 설치한 MoSi2막(208), 드레인측의 MoSi2막(208)과 그 실리콘막(201,202)의 사이에 설치한 고농도 n+형 반도체층(206) 및 고농도 p+형 반도체층(207), 절연층( B P S G/SiO2)(209), 각 소자의 소스/ 드레인 또는 게이트를 외부로 끌어내기 위한 전극배선층(210)으로 구성되어 있다. 이 인버터회로는 p명 트랜지스터의 소스에 전원전압(Vcc)을 인가하고, 공통화된 게이트에 입력전압(Vin)을 인가하면, 출력전압(Vout)이 얻어지는 소위 종래의 MOS-FET에 의한 CMOS인버터와 동일한 동작을 한다. 소자를 구성하는 터널주입 트랜지스터는 드레인의 전압에 대하여 전류포화가 작기 때문에 큰 드레인 전류가 흐르고, 각 소자의 소스/드레인에 기생하는 정전용량도 충분히 작기 때문에 극히 고속으로 동작한다.
상기한 바와 같이 본 발명의 트랜지스터는 종래의 MOSFET와 동일하게 회로구성이 가능하기 때문에, 각종 CMOS논리회로에 적용할 수 있는 것은 물론이고 바이폴라트랜지스터와 조합하여 BiCMOS 논리회로나 몌모리 회로에도 적용할 수 있다.
상기의 실시예에서 나타낸 바와 같이 소자가 미세화되어, 게이트 길이가 0.2㎛이하, 또는 0.1μm 이하로 되었을 경우에도 누설전류가 적은 디바이스를 얻을 수가 있다.
구제적으로는, 본 디바이스의 누설전류( 역방향 전류) 는 하기 (1)식으로 표시된다.
I1= SA*T2exp(-qψs/ k T ) ···( 1 )
S : 쇼트키 접합면적
A*: 리챠드슨정수( 2 5 8 ,9 A cm-2K-2)
T : 절대온도(300K)
q : 전자의 전하(1.62×1019쿨룸)
k : 볼쯔만정수(1.38×10-23주울/K)
ψB: 쇼트키배리어 높이
제1도에 나타낸 바와 같이 게이트폭을 W, 게이트 LOCOS(소자분리영역)간 거리를 ℓ, 실리사이드의 두께를 t 라하면, 쇼트키 접합면적(S)은 저면성분(W·ℓ)과 측면성분( W·t)의 합으로서 표시되어 S=W·ℓ+W·t가 된다. 실제의 디바이스에서는, W=15μm, t=0.05㎛, 게이트길이 0.2㎛에서는 ℓ은 약 0.8㎛, 게이트길이 0.1μm에서는 ℓ은 약 0.6㎛가 되므로, 실시예에서 나타낸 각 디바이스의 누설전류는 이하와 같이 된다.
о제1도의 구조에서는, 게이트길이 0,2㎛에서는 I1=1.78 X 10-9(A) , 게이트길이 0.1㎛에서는 I1= 1.36 X 10-9(A)
о제6도 및 제8도의 구조에서는, 게이트길이에 의하지 않고
I1=1.05 X 10-10(A)
о제10도의 구조에서는, 게이트길이에 의하지 않고
I1=1.05 X 10-10(A)
(단 SiGe층의 두께를 0.05μm로 한 경우)
또 각 실시예에서는 쇼트키배리어에 ΦB가 다른 여러가지의 재료를 사용하여 설명하였으나, 동일한 영역에서 누설전류를 비교하기 위하여 M0Si2(ΦB=0.55eV)의 경우에 대하여 나타낸다. 단 제10도의 예에 대해서는, 쇼트키배리이 높이가 높은 것을 사용하는 것이 발명의 요지이므로, PtSi(ΦB=0.85eV)를 사용하여 비교하였다.
이상과 같이 제1도에 비하여 제6도, 제8도 및 제10도에서는 누설전류를 약 1/10로 저감할 수 있다. 어느 것의 저감효과도 쇼트키접합의 저면성분(W·ℓ)이 거의 제로가 되었기 때문이다. 즉, 제6도, 제8도 및 제10도에서는 누설전류가 금속 또는 금속화합물 전극의 두께(t)에만 의존하고 있다.
본 발명에 의하면 미세화에 적합한 반도체창치의 구조 및 그 제조방법이 얻어진다.
또, 본 발명에 의하면 고속스위칭에 적합한 반도체장치가 얻어진다.
또 이하에 설명하는 사항도 본 발명의 독립적인 특징이다.
(1)제1 도전체, 제1 도전형 저농도 반도체, 제1 극과 중첩되는 부분을 갖는 금속 또는 금속화합물로 이루어진 메탈릭재를 설치하고, 상기 드레인측의 상기 메탈릭재와 접하는 상기 반도체 영역에 제1 도전형의 고농도 반도체층을 설치하고, 상기 소스를 상기 반도체 영역에 대하여, 쇼트키접합으로 하고, 상기 드레인을 상기 반도체 영역과 오믹접속으로 하고, 상기 소스와 상기 드레인과의 사이의 쇼트키 장벽에 생기는 터널전류를 게이트전위로 제어하는 것을 특정으로 하는 반도체장치이다.
(2)(1)에 있어서, 상기 터널전류를 발생시키는 부분 이외의 소스측 메탈릭재와 접하는
상기반도체 영역에, 제2 도전형의 고농도 반도체층을 설치한 것을 특정으로 하는 반도체 장치이다.
(3)(1)에 있어서,상기 소스측 메탈릭재와 접하는 상기 반도체 영역에, 상기 고농도 반도체층과 반대도전형이고 또한 열평형 상태에서 공핍화할 정도의 저농도 반도체층을 설치한 것을 특징으로 하는 반도체장치이다.
(4)(1)에 있어서, 상기 터널전류를 발생시키는 부분의 적어도 소스측 메탈릭재와 접하는 상기 반도체 영역에, 반도체 영역보다도 밴드갭이 좁은 반도체 재료를 설치한 것을 특징으로 하는 반도체 장치이다.
(5)(2)에 있어서, 상기 드레인으로 부터 상기 소스에 흐르는 터널전류의 전류로를 제외하고, 상기 드레인, 상기 소스, 상기 제1 도전형의 고농도 반도체층 및 상기 반도체영역이 절연물로 덮여진 것을 특정으로 하는 반도체 장치이다.
(6)(3)에 있어서,상기 드레인으로 부터 상기 소스에 흐르는 터널전류의 전류로 이외의 상기 반도체 영역이 제2 도전형 저농도 반도체층으로 덮여진 것을 특징으로 하는 반도체 장치이다.
(7)소정의 절연기판과, 상기 절연기판상에 순차 인접하여 형성된 제1 도전체, 제1
도전형 저농도 반도체, 제1 도전형 고농도 반도체, 제2 도전체와, 상기 제1도전체, 상기 제1 도전형 저농도반도체, 상기 제1 도전형 고농도반도체, 상기 제2 도전체의 상기 절연기판과 대향하는 표면에 절연막을 거쳐 형성된 제어 전극을 가지는 것을 특징으로 하는 반도체 장치이다.
(8)소정의 절연기판과, 상기 절연기판상에 순차 인접하여 형성된 제1 도전체, 제1 도전형 저농도 반도체, 제1 도전형 고농도 반도체, 제2 도전체와, 상기 제2도전체와 절연영역에 의하여 이간되고, 또한 순차 인접하여 형성된, 제3 도전체, 제2 도전형 고농도 반도체, 제2 도전형 저농도 반도체, 제4 도전체와, 상기 제1 도전체, 상기 제1 도전형 저농도 반도체, 상기 제1 도전형 고농도 반도체, 상기 제2 도전체의 상기 절연기판과 대향하는 표면에 절연막을 거쳐 형성된 제1 제어전극과, 상기 제3 도전체, 상기 제2 도전형 저농도 반도체, 상기 제2도전형 고농도 반도체, 상기 제4 도전체의 상기 절연기판과 대향하는 표면에 절연막을 거쳐 형성꾄 제2 제어전극을 가지고, 상기 제1 제어전극과 상기 제2 제어전극에 동일신호가 입력되고, 상기 제2 도전체와 상기 제3 도전체로 부터 동일신호가 출력되는 것을 특징으로 하는 반도체 장치이다.
(9)적어도 2단자 사이의 전류의 흐름을, 게이트전극에 의하여 제어하는 것에 있어서, 상기 게이트전극의 게이트 길이가 0.1㎛ 내지 0.2㎛이고, 또한 상기 a단자 사이에 흐르는 누설전류가 1.78 x 10-9암페어 내지 1.05x10-10암페어인 것을 특징으로 하는 반도체장치이다.
(10)반도체장치의 게이트폭을 W, 게이트와 소자분리 영역간 거리를 L, 금속화합물 전극의 두께를 t , 리챠드슨 정수를 A*, 절대온도를 T, 전자전하를 q, 볼쯔만정수를 k, ΦB쇼트키배리어 높이를 ΦB로 하였을 경우, 그 누설전류(I1)가 WtA*×T2exp
(-qΦB/ kT)I1 W(ℓ+t)A*T2exp (-qΦB/kT)가 되는 것을 특징으로 하는 반도체 장치이다.

Claims (4)

  1. 제1 표면을 갖는 기판과, 상기 제1 표면으로 부터 상기 기판으로 연장된 제1 도전형의 제1 반도체 영역과, 상기 제1 표면으로 부터 상기 제1 반도체 영역으로 연장되고, 상기 제1 반도체 영역에 비해 고불순물 농도를 갖는 제1 도전형의 제2 반도체 영역과, 상기 제1 표면으로 부터 상기 제1 반도체 영역으로 연장되고 소정의 저불순물 농도를 가지며, 상기 제1 반도체 영역과 반대되는 제2 도전형의 제3 반도체 영역과, 상기 제1 표면으로 부터 상기 제2 반도체 영역으로 연장되고, 금속 및 금속화합물 중의 하나를 포함하는 드레인 영역과, 상기 제1 표면으로 부터 상기 제1 반도체 영역으로 연장되고, 금속 및 금속화합물 중의 하나를 포함하는 소스 영역과, 상기 드레인 영역에 위치한 드레인 전극과, 상기 소스 영역에 위치한 소스 전극과, 상기 드레인 및 소스 영역 사이에 위치한 상기 제1 반도체 영역의 적어도 일부에 배치된 상기 제1 표면상의 절연막과, 상기 절연막상에 배치되고 상기 드레인 및 소스 영역 사이에 위치한 상기 제1 반도체 영역의 상기 일부에 놓인 제어전극을 포함하고; 상기 드레인 영역과 상기 제2 반도체 영역 사이에는 오믹 접속이 제공되는 한편, 상기 소스 영역과 상기 제3 반도체 영역 사이에는 쇼트키장벽 접합이 제공되고; 상기 쇼트키 장벽 접합의 역방향 누설전류가 상기 쇼트키 장벽 접합의 순방향 특성에 영향을 미치지 않고 감소하도록 상기 제3 반도체 영역의 상기 소정의 저불순물 농도를 설정하고; 상기 소스와 상기 드레인 영역 사이의 쇼트키 장벽 접합올 통하여 흐르는 터널전류가 상기 제어전극에 인가된 제어전압에 의해 제어되는 것올 특징으로 하는 반도체장치.
  2. 제1표면 을 갖는 기판과, 상기 제1 표면으로 부터 상기 기판으로 연장된 제1 도전형의 제1 반도체 영역과,상기 제1 표면으로 부터 상기 제1 반도체 영역으로 연장되고, 상기 제1 반도체 영역에 비해 고불순물 농도를 갖는 상기 제1 도전형의 제2 반도체 영역과, 상기 제1 표면으로부터 상기 제2 반도체 영역으로 연장되고, 금속 및 금속화합물 중의 하나를 포함하는 드레인 영역과, 상기 제1 표면으로 부터 상기 제1 반도체 영역으로 연장되고, 금속 및 금속화합물 중의 하나를 포함하는 소스 영역과, 상기 제1 표면으로 부터 상기 소스 영역에 결합된 상기 제1 반도체 영역으로 연장되고, 상기 제1 반도체 영역에 비해 좁은 밴드갭을 갖는 상기 제1 도전형의 제3 반도체 영역과, 상기 드레인 영역에 위치한 드레인 전극과, 상기 소스 영역에 위치한 소스 전극과, 적어도 상기 제3 반도체 영역에 배치되는 상기 제1 표면상의 절연막을 포함하고; 상기 드레인 영역 및 상기 제 2반도체 영역 사이에 오믹 접속이 제공되는 한편, 상기 소스 영역과 상기 제1 및 제3 반도체 영역 사이에 쇼트키 장벽 접합이 제공되고; 상기 소스 및 드레인 영역 사이의 쇼트키 장벽 접합올 통하여 흐르는 터널전류가 제어전극에 인가된 제어전압에 의해 제어되는 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 제3 반도체 영역의 상기 밴드갭(Eg)은 약 0.8 eV인 것올 특징으로 하는 반도체 장치.
  4. 제1표면을 갖는 기판과, 상기 제1 표면으로 부터 상기 기판으로 연장된 제1 도전형의 제1 반도체 영역과, 상기 제1 반도체 영역에 이웃한 상기 절연기판의 상기 제1 표면으로 부터 연장되고, 상기 제1 반도체 영역에 비해 고불순물 농도를 갖는 제1 도전형의 제2 반도체 영역과, 상기 제2 반도체 영역에 결합된 상기 절연기판의 상기 제1 표면상에 형성되고, 금속 및 금속화합물 중의 하나를 포함하는 드레인 영역과,상기 제1 반도체 영역에 결합된 상기 절연기판의 상기 제1 표면상에 형성되고, 금속 및 금속화합물 중의 하나를 포함하는 소스 영역과, 상기 드레인 영역에 위치한 드레인 전극과, 상기 소스 영역에 위치한 소스 전극과, 적어도 상기 제3 반도체 영역에 배치된 상기 제1 표면상의 절연막과, 상기 절연막상에 배치되고 상기 제1 반도체 영역 위에 놓인 제어전극을 포함하고; 상기 드레인 영역 및 상기 제2 반도체 영역 사이에 오믹 접속이 제공되는 한편, 상기 소스 영역 및 상기 제1 반도체 영역 사이에 쇼트키 장벽 접합이 제공되고; 상기 소스 및 드레인 영역 사이의 쇼트키 장벽 접합을 통하여 흐르는 터널전류가 상기 제어전극에 인가된 제어전압에 의해 제어되는 것을 특징으로 하는 반도체장치.
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