JPH07221291A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07221291A JPH07221291A JP6011240A JP1124094A JPH07221291A JP H07221291 A JPH07221291 A JP H07221291A JP 6011240 A JP6011240 A JP 6011240A JP 1124094 A JP1124094 A JP 1124094A JP H07221291 A JPH07221291 A JP H07221291A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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Abstract
(57)【要約】 （修正有）
【目的】 電流駆動能力の高い高耐圧ＭＯＳトランジス
タを提供する。 【構成】 高耐圧ＭＯＳトランジスタのゲート電極１０
０５に、ドレイン領域１００４の導電型と異なる導電型
のポリシリコンを用い、少なくともドレイン端を含むゲ
ート電極の一部に高抵抗である領域１００６を設けると
いう構成とした。
タを提供する。 【構成】 高耐圧ＭＯＳトランジスタのゲート電極１０
０５に、ドレイン領域１００４の導電型と異なる導電型
のポリシリコンを用い、少なくともドレイン端を含むゲ
ート電極の一部に高抵抗である領域１００６を設けると
いう構成とした。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型半導体装置の
構成及び製造方法に関わり、特に定電圧出力機能や定電
流出力機能を有する電源用半導体集積回路装置や、負荷
駆動機能を有する半導体集積回路の構成に関する。
構成及び製造方法に関わり、特に定電圧出力機能や定電
流出力機能を有する電源用半導体集積回路装置や、負荷
駆動機能を有する半導体集積回路の構成に関する。
【０００２】
【従来の技術】従来より、電源用半導体や、負荷駆動用
半導体に用いられている高耐圧ＭＯＳトランジスタの構
造を図５に示す。ゲート電極にかかっている電圧が０Ｖ
の時、すなわちトランジスタの動作がオフの状態である
場合、ドレインにかかった電界によってチャネルのドレ
イン端にできた空乏層の伸びは、ゲート電極の影響によ
って押さえられてしまう。そのため、ドレイン電圧を高
くした場合、この部分にかかる電界の強度がもっとも高
くなるので、ブレークダウンがここから起こる。このド
レイン耐圧は高耐圧ＭＯＳトランジスタの耐圧を決める
主な要因である。
半導体に用いられている高耐圧ＭＯＳトランジスタの構
造を図５に示す。ゲート電極にかかっている電圧が０Ｖ
の時、すなわちトランジスタの動作がオフの状態である
場合、ドレインにかかった電界によってチャネルのドレ
イン端にできた空乏層の伸びは、ゲート電極の影響によ
って押さえられてしまう。そのため、ドレイン電圧を高
くした場合、この部分にかかる電界の強度がもっとも高
くなるので、ブレークダウンがここから起こる。このド
レイン耐圧は高耐圧ＭＯＳトランジスタの耐圧を決める
主な要因である。
【０００３】図５の高耐圧ＭＯＳトランジスタは、ゲー
ト絶縁膜の膜厚が約１００ｎｍ程度と厚くなっている。
これによってゲートのドレイン端にかかる電界強度が緩
和され、ドレイン耐圧が高くなっている。また、ゲート
絶縁膜の膜厚を厚くすることにより、ゲート絶縁膜の長
期間にわたる信頼性を確保してある。
ト絶縁膜の膜厚が約１００ｎｍ程度と厚くなっている。
これによってゲートのドレイン端にかかる電界強度が緩
和され、ドレイン耐圧が高くなっている。また、ゲート
絶縁膜の膜厚を厚くすることにより、ゲート絶縁膜の長
期間にわたる信頼性を確保してある。
【０００４】
【発明が解決しようとする課題】このような従来の高耐
圧ＭＯＳトランジスタにおいては、ゲート絶縁膜に約１
００ｎｍと厚い酸化膜を用いているため、単位チャネル
幅当たりのチャネル電流が小さくなってしまう。そのた
め、必要な電流を得るのにチャネルの幅を広くしなけれ
ばならず、その結果、素子面積が大きくなり、集積回路
の製造コストが増大するという問題が生ずる。
圧ＭＯＳトランジスタにおいては、ゲート絶縁膜に約１
００ｎｍと厚い酸化膜を用いているため、単位チャネル
幅当たりのチャネル電流が小さくなってしまう。そのた
め、必要な電流を得るのにチャネルの幅を広くしなけれ
ばならず、その結果、素子面積が大きくなり、集積回路
の製造コストが増大するという問題が生ずる。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、高耐圧ＭＯＳトランジスタのゲート電極
に、ドレイン領域の導電型と異なる導電型のポリシリコ
ンを用い、少なくともドレイン端を含むゲート電極の一
部に高抵抗である領域を設けるという構成とした。
に、本発明は、高耐圧ＭＯＳトランジスタのゲート電極
に、ドレイン領域の導電型と異なる導電型のポリシリコ
ンを用い、少なくともドレイン端を含むゲート電極の一
部に高抵抗である領域を設けるという構成とした。
【０００６】本発明では、ポリシリコンゲート電極中の
一部に、ほかの部分よりも少ない量の不純物が導入され
ている構造とすることにより、高抵抗部を設けることが
できる。さらに、本発明では、ゲート電極の低抵抗部と
なる部分を形成し、その上を覆ってポリシリコン層を形
成し、このポリシリコン層に前記低抵抗部より高抵抗と
なるように不純物を導入し、異方性エッチングによって
低抵抗部の外縁部に高抵抗のポリシリコンのサイドウォ
ールを形成し、ゲート電極を形成することができる。
一部に、ほかの部分よりも少ない量の不純物が導入され
ている構造とすることにより、高抵抗部を設けることが
できる。さらに、本発明では、ゲート電極の低抵抗部と
なる部分を形成し、その上を覆ってポリシリコン層を形
成し、このポリシリコン層に前記低抵抗部より高抵抗と
なるように不純物を導入し、異方性エッチングによって
低抵抗部の外縁部に高抵抗のポリシリコンのサイドウォ
ールを形成し、ゲート電極を形成することができる。
【０００７】さらに、本発明では、高抵抗となるポリシ
リコンゲート電極の一部を形成し、その上を覆ってポリ
シリコン層を形成し、このポリシリコン層に、前記高抵
抗部より低抵抗となるように不純物を導入し、エッチン
グによってゲート電極を形成することができる。
リコンゲート電極の一部を形成し、その上を覆ってポリ
シリコン層を形成し、このポリシリコン層に、前記高抵
抗部より低抵抗となるように不純物を導入し、エッチン
グによってゲート電極を形成することができる。
【０００８】
【作用】このような手段を取ることで、以下の作用が得
られる。まず、ゲート電極にかかる電圧が０Ｖで、トラ
ンジスタがオフの場合、ドレインに電圧がかかったとき
に、空乏層がドレイン領域と基板の接合部だけでなく、
ゲート電極のドレイン端にある高抵抗部のなかにも広が
る。このため、チャネルのドレイン端にできる空乏層の
伸びが広げられ、従来のものよりドレイン耐圧が高くな
る。ゲート電極の高抵抗部が空乏化するためには、ゲー
ト電極の高抵抗部を構成するポリシリコンの導電型が、
ドレイン領域の導電型と異なっている必要がある。
られる。まず、ゲート電極にかかる電圧が０Ｖで、トラ
ンジスタがオフの場合、ドレインに電圧がかかったとき
に、空乏層がドレイン領域と基板の接合部だけでなく、
ゲート電極のドレイン端にある高抵抗部のなかにも広が
る。このため、チャネルのドレイン端にできる空乏層の
伸びが広げられ、従来のものよりドレイン耐圧が高くな
る。ゲート電極の高抵抗部が空乏化するためには、ゲー
ト電極の高抵抗部を構成するポリシリコンの導電型が、
ドレイン領域の導電型と異なっている必要がある。
【０００９】次に、ゲート電極にしきい値以上の電圧を
かけてトランジスタをオンにした状態を考える。この時
にも、ゲート電極の高抵抗部にできた空乏層の影響で、
チャネルのドレイン端にできた空乏層の伸びが広げられ
る。そのため、ここでの電界強度が緩和され、ホットエ
レクトロンの発生が抑えられる。
かけてトランジスタをオンにした状態を考える。この時
にも、ゲート電極の高抵抗部にできた空乏層の影響で、
チャネルのドレイン端にできた空乏層の伸びが広げられ
る。そのため、ここでの電界強度が緩和され、ホットエ
レクトロンの発生が抑えられる。
【００１０】一方、ゲート電圧の分だけゲート電極とド
レインの間の電界が緩和されるため、ゲート電極の高抵
抗部にできる空乏層の厚さがトランジスタのオフ状態の
時に比べて薄くなる。このため、空乏化したゲート電極
の部分を含めたゲート絶縁膜の実質的な膜厚が、トラン
ジスタのオフ時に比べて薄くなる。すなわち、オフ時に
おけるドレイン耐圧は高いにもかかわらず、オン時にお
ける単位チャネル幅当たりのチャネル電流が大きくな
る。
レインの間の電界が緩和されるため、ゲート電極の高抵
抗部にできる空乏層の厚さがトランジスタのオフ状態の
時に比べて薄くなる。このため、空乏化したゲート電極
の部分を含めたゲート絶縁膜の実質的な膜厚が、トラン
ジスタのオフ時に比べて薄くなる。すなわち、オフ時に
おけるドレイン耐圧は高いにもかかわらず、オン時にお
ける単位チャネル幅当たりのチャネル電流が大きくな
る。
【００１１】
【実施例】本発明の実施例を図に基づいて説明する。以
下に述べる実施例は、Ｐ型シリコン基板上にＮチャンネ
ル高耐圧ＭＯＳトランジスタを形成する場合についてで
あるが、Ｐチャンネルトランジスタの場合およびシリコ
ン基板上に形成したウェル領域内に高耐圧ＭＯＳトラン
ジスタを形成する場合にも適用できる。
下に述べる実施例は、Ｐ型シリコン基板上にＮチャンネ
ル高耐圧ＭＯＳトランジスタを形成する場合についてで
あるが、Ｐチャンネルトランジスタの場合およびシリコ
ン基板上に形成したウェル領域内に高耐圧ＭＯＳトラン
ジスタを形成する場合にも適用できる。
【００１２】図１は本発明の第１の実施例であるＭＯＳ
トランジスタの断面の摸式図である。１００１は不純物
濃度約１０Ｅ15ａｔｏｍｓ／ｃｍ3 のＰ- 型シリコン基
板、１００２は膜厚約３０ｎｍのゲート絶縁膜、１００
３は不純物濃度が約１０Ｅ20ａｔｏｍｓ／ｃｍ3 のＮ+
型ソース領域、１００４は不純物濃度が約１０Ｅ20ａｔ
ｏｍｓ／ｃｍ3 のＮ+ 型ドレイン領域である。１００５
はポリシリコンで形成されたゲート電極で、このゲート
電極には、ドレイン領域に導入されているN型とは異な
るP型の不純物が導入されている。このうち領域１００
６はＰ型不純物を約１０Ｅ20ａｔｏｍｓ／ｃｍ3 と濃く
導入した低抵抗部で、ドレイン側の領域１００６はＰ型
不純物を約１０Ｅ16ａｔｏｍｓ／ｃｍ3 から約１０Ｅ18
ａｔｏｍｓ／ｃｍ3 と薄く導入した高抵抗部である。
トランジスタの断面の摸式図である。１００１は不純物
濃度約１０Ｅ15ａｔｏｍｓ／ｃｍ3 のＰ- 型シリコン基
板、１００２は膜厚約３０ｎｍのゲート絶縁膜、１００
３は不純物濃度が約１０Ｅ20ａｔｏｍｓ／ｃｍ3 のＮ+
型ソース領域、１００４は不純物濃度が約１０Ｅ20ａｔ
ｏｍｓ／ｃｍ3 のＮ+ 型ドレイン領域である。１００５
はポリシリコンで形成されたゲート電極で、このゲート
電極には、ドレイン領域に導入されているN型とは異な
るP型の不純物が導入されている。このうち領域１００
６はＰ型不純物を約１０Ｅ20ａｔｏｍｓ／ｃｍ3 と濃く
導入した低抵抗部で、ドレイン側の領域１００６はＰ型
不純物を約１０Ｅ16ａｔｏｍｓ／ｃｍ3 から約１０Ｅ18
ａｔｏｍｓ／ｃｍ3 と薄く導入した高抵抗部である。
【００１３】図７は、オフ状態にある本発明の第１の実
施例であるＭＯＳトランジスタの断面を示している。ド
レイン領域のＮ型不純物領域と、ポリシリコンゲート電
極の薄いＰ型不純物領域との間にＳｉｏ2 膜が介在して
も、逆バイアスの電界を印加すると空乏層が、前記ドレ
イン領域とポリシリコンゲート電極の薄いＰ型不純物領
域にも生じる。ソース、ゲート、基板の電位は０Ｖにつ
ながれ、ドレインにバイアス電圧がかかっている。
施例であるＭＯＳトランジスタの断面を示している。ド
レイン領域のＮ型不純物領域と、ポリシリコンゲート電
極の薄いＰ型不純物領域との間にＳｉｏ2 膜が介在して
も、逆バイアスの電界を印加すると空乏層が、前記ドレ
イン領域とポリシリコンゲート電極の薄いＰ型不純物領
域にも生じる。ソース、ゲート、基板の電位は０Ｖにつ
ながれ、ドレインにバイアス電圧がかかっている。
【００１４】図７（図８、図９でも同様）の中で、斜線
で示された領域は空乏層２０００を表わしている。これ
を同じオフ状態になっている従来のトランジスタの場合
（図８）と比較すると、ゲート電極内に空乏層２０００
ができる分だけ、従来のものよりもドレイン端の絶縁膜
厚が実質的に厚くなっている。そのため、ゲート電極の
電位の影響が弱まり、基板のドレイン端表面部分での空
乏層２０００の狭まり方は弱くなり（図７と図８に矢印
で示した箇所）、この部分にかかる電界強度が弱くな
る。よって、従来のものより高いドレイン耐圧を得るこ
とができる。
で示された領域は空乏層２０００を表わしている。これ
を同じオフ状態になっている従来のトランジスタの場合
（図８）と比較すると、ゲート電極内に空乏層２０００
ができる分だけ、従来のものよりもドレイン端の絶縁膜
厚が実質的に厚くなっている。そのため、ゲート電極の
電位の影響が弱まり、基板のドレイン端表面部分での空
乏層２０００の狭まり方は弱くなり（図７と図８に矢印
で示した箇所）、この部分にかかる電界強度が弱くな
る。よって、従来のものより高いドレイン耐圧を得るこ
とができる。
【００１５】一方、図９はゲート電極にしきい値以上の
電圧をかけて、トランジスタをオンにした状態を表わし
ている。この時にも、ゲート電極の高抵抗部にできた空
乏層２０００の影響で、チャネルのトランジスタ端にで
きた空乏層２０００の伸びが広げられる。そのため、こ
こでの電界強度が緩和され、従来のものに比べてホック
エレクトロンの発生が抑えられる。しかし、ゲート電圧
が高くなった分だけゲート電極とドレインの間の電界が
緩和されることから、ゲート電極の高抵抗部にできる空
乏層２０００の厚さがトランジスタのオフ状態の時に比
べて薄くなる。このため空乏化したゲート電極の部分を
含めたゲート絶縁膜の実質的な膜厚が、トランジスタの
オフの時に比べて薄くなる。すなわち、オフ時における
ドレイン耐圧は高いにもかかわらず、オン時における単
位チャネル幅当たりのチャネル電流が大きくなる。
電圧をかけて、トランジスタをオンにした状態を表わし
ている。この時にも、ゲート電極の高抵抗部にできた空
乏層２０００の影響で、チャネルのトランジスタ端にで
きた空乏層２０００の伸びが広げられる。そのため、こ
こでの電界強度が緩和され、従来のものに比べてホック
エレクトロンの発生が抑えられる。しかし、ゲート電圧
が高くなった分だけゲート電極とドレインの間の電界が
緩和されることから、ゲート電極の高抵抗部にできる空
乏層２０００の厚さがトランジスタのオフ状態の時に比
べて薄くなる。このため空乏化したゲート電極の部分を
含めたゲート絶縁膜の実質的な膜厚が、トランジスタの
オフの時に比べて薄くなる。すなわち、オフ時における
ドレイン耐圧は高いにもかかわらず、オン時における単
位チャネル幅当たりのチャネル電流が大きくなる。
【００１６】図２は本発明の第２の実施例であるＭＯＳ
トランジスタの断面の摸式図である。１００１〜１００
４は図１の第１の実施例と同じ構成である。図２におい
てゲート電極の高抵抗部はドレイン端とソース端両方に
設けられている。このような構成にすることによって、
トランジスタのソースとドレインを入れ替えて動作させ
ても本発明のメリットがえられる。
トランジスタの断面の摸式図である。１００１〜１００
４は図１の第１の実施例と同じ構成である。図２におい
てゲート電極の高抵抗部はドレイン端とソース端両方に
設けられている。このような構成にすることによって、
トランジスタのソースとドレインを入れ替えて動作させ
ても本発明のメリットがえられる。
【００１７】第２の実施例のＭＯＳトランジスタのゲー
ト電極の製造工程を図４を用いて説明する。まず図４
（ａ）のように、低抵抗部となる高濃度の不純物を導入
したポリシリコンを形成する。つぎに、図４（ｂ）るよ
うに基板表面をポリシリコン層で覆い、前記低抵抗部よ
りも少ない量の不純物をイオン注入した後、図４（ｃ）
のようにこの高抵抗ポリシリコンを前記低抵抗部ポリシ
リコンの外縁部にサイドウォールとして残し、それ以外
の高抵抗ポリシリコンを異方性エッチングによって除去
することによって形成される。基板表面をポリシリコン
層で覆った時点で不純物を導入せず、ゲート電極が形成
された後に熱処理を行うことによって、低抵抗部から不
純物う高抵抗部に拡散させることによって高抵抗部への
不純物導入を行うこともできる。この製造方法は、ゲー
ト電極を高抵抗領域と低抵抗領域に分けるのに新たにマ
スクを必要とせず、プロセツが簡便であるという利点が
ある。
ト電極の製造工程を図４を用いて説明する。まず図４
（ａ）のように、低抵抗部となる高濃度の不純物を導入
したポリシリコンを形成する。つぎに、図４（ｂ）るよ
うに基板表面をポリシリコン層で覆い、前記低抵抗部よ
りも少ない量の不純物をイオン注入した後、図４（ｃ）
のようにこの高抵抗ポリシリコンを前記低抵抗部ポリシ
リコンの外縁部にサイドウォールとして残し、それ以外
の高抵抗ポリシリコンを異方性エッチングによって除去
することによって形成される。基板表面をポリシリコン
層で覆った時点で不純物を導入せず、ゲート電極が形成
された後に熱処理を行うことによって、低抵抗部から不
純物う高抵抗部に拡散させることによって高抵抗部への
不純物導入を行うこともできる。この製造方法は、ゲー
ト電極を高抵抗領域と低抵抗領域に分けるのに新たにマ
スクを必要とせず、プロセツが簡便であるという利点が
ある。
【００１８】図３は本発明の第３の実施例であるＭＯＳ
トランジスタの断面の摸式図である。１００１〜１００
４は図１の第１の実施例と同じ構成である。図３におい
てはゲート電極がドレイン端付近で一部２層構造になっ
ており、下層部が高抵抗になっている。
トランジスタの断面の摸式図である。１００１〜１００
４は図１の第１の実施例と同じ構成である。図３におい
てはゲート電極がドレイン端付近で一部２層構造になっ
ており、下層部が高抵抗になっている。
【００１９】第３の実施例のＭＯＳトランジスタのゲー
ト電極の製造工程を図５を用いて説明する。まず図５
（ａ）のように高抵抗部となるポリシリコンを形成す
る。次に図５（ｂ）のように基板表面をポリシリコン層
で覆い、これに前記高抵抗部よりも多い量の不純物を導
入する。続いて図５（ｃ）、（ｄ）のようにリソグラフ
ィーを用いてポリシリコンをパターニングすることによ
ってゲート電極を形成する。この製造法方では、セルフ
アラインでゲートが形成されるため、トランジスタの特
性を定めるうえで重要なゲート長が正確に形成できる利
点がある。
ト電極の製造工程を図５を用いて説明する。まず図５
（ａ）のように高抵抗部となるポリシリコンを形成す
る。次に図５（ｂ）のように基板表面をポリシリコン層
で覆い、これに前記高抵抗部よりも多い量の不純物を導
入する。続いて図５（ｃ）、（ｄ）のようにリソグラフ
ィーを用いてポリシリコンをパターニングすることによ
ってゲート電極を形成する。この製造法方では、セルフ
アラインでゲートが形成されるため、トランジスタの特
性を定めるうえで重要なゲート長が正確に形成できる利
点がある。
【００２０】
【発明の効果】本発明は、ゲート電極にドレイン領域の
導電型と異なる導電型のポリシリコンを用い、少なくと
もドレイン端を含むゲート電極の一部に高抵抗である領
域を設けるという構成とすることで、高いドレイン耐圧
を有し、且つ駆動電流の大きな高耐圧ＭＯＳトランジス
タを実現可能にする。
導電型と異なる導電型のポリシリコンを用い、少なくと
もドレイン端を含むゲート電極の一部に高抵抗である領
域を設けるという構成とすることで、高いドレイン耐圧
を有し、且つ駆動電流の大きな高耐圧ＭＯＳトランジス
タを実現可能にする。
【図１】本発明の第１の実施例である高耐圧ＭＯＳトラ
ンジスタの模式的断面図である。
ンジスタの模式的断面図である。
【図２】本発明の第２の実施例である高耐圧ＭＯＳトラ
ンジスタの模式的断面図である。
ンジスタの模式的断面図である。
【図３】本発明の第３の実施例である高耐圧ＭＯＳトラ
ンジスタの模式的断面図である。
ンジスタの模式的断面図である。
【図４】本発明の第３の実施例である高耐圧ＭＯＳトラ
ンジスタの製造方法を示した工程順の模式的断面図であ
る。
ンジスタの製造方法を示した工程順の模式的断面図であ
る。
【図５】本発明の第３の実施例である高耐圧ＭＯＳトラ
ンジスタの製造方法を示した工程順の模式的断面図であ
る。
ンジスタの製造方法を示した工程順の模式的断面図であ
る。
【図６】従来の高耐圧ＭＯＳトランジスタの模式的断面
図である。
図である。
【図７】本発明の第１の実施例である高耐圧ＭＯＳトラ
ンジスタがオフ状態にある時の模式的断面図である。
ンジスタがオフ状態にある時の模式的断面図である。
【図８】従来の高耐圧ＭＯＳトランジスタがオフ状態の
模式的断面図である。
模式的断面図である。
【図９】本発明の第１の実施例である高耐圧ＭＯＳトラ
ンジスタがオン状態にある時の模式的断面図である。
ンジスタがオン状態にある時の模式的断面図である。
１００１ Ｐ- 型シリコン基板 １００２ ゲート酸化膜 １００３ Ｎ+ ソース領域 １００４ Ｎ+ ドレイン領域 １００５ ポリシリコンゲート電極 １００６ Ｐ- 高抵抗部 １００７ Ｐ+ 低抵抗部
Claims (4)
- 【請求項１】 高耐圧ＭＯＳトランジスタの半導体装置
において、ゲート電極の少なくともドレイン端を含む一
部に高抵抗部が設けられていることを特徴とする半導体
装置。 - 【請求項２】 該ゲート電極に設けられた高抵抗部の電
導型がドレイン領域の電導型と異なることを特徴とする
請求項１記載の半導体装置。（これの実施例を入れる） - 【請求項３】 低抵抗部となるポリシリコンのゲート電
極を形成し、これの外縁部に高抵抗部となるサイドウォ
ールをポリシリコン膜の形成およびそれに対する異方性
エッチングによって形成することを特徴とする半導体装
置の製造方法。 - 【請求項４】 高抵抗部となるポリシリコンのゲート電
極を形成し、その上に低抵抗部となるポリシリコン層を
形成し、下層のポリシリコンよりも多い量の不純物を導
入して低抵抗部とした後、エッチングによってゲート電
極を形成することを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6011240A JPH07221291A (ja) | 1994-02-02 | 1994-02-02 | 半導体装置及びその製造方法 |
| KR1019950001980A KR950034841A (ko) | 1994-02-02 | 1995-01-28 | 반도체 장치 및 그 제조방법 |
| TW084101933A TW283262B (ja) | 1994-02-02 | 1995-02-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6011240A JPH07221291A (ja) | 1994-02-02 | 1994-02-02 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221291A true JPH07221291A (ja) | 1995-08-18 |
Family
ID=11772420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6011240A Pending JPH07221291A (ja) | 1994-02-02 | 1994-02-02 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH07221291A (ja) |
| KR (1) | KR950034841A (ja) |
| TW (1) | TW283262B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7170137B2 (en) | 2004-06-17 | 2007-01-30 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2009170468A (ja) * | 2008-01-10 | 2009-07-30 | Sharp Corp | Ｍｏｓ電界効果トランジスタ |
| JP2012142441A (ja) * | 2010-12-28 | 2012-07-26 | Fujitsu Semiconductor Ltd | Ｍｏｓトランジスタおよびその製造方法 |
| US9425197B2 (en) | 2014-04-04 | 2016-08-23 | Seiko Epson Corporation | Semiconductor device and manufacturing method for the same |
-
1994
- 1994-02-02 JP JP6011240A patent/JPH07221291A/ja active Pending
-
1995
- 1995-01-28 KR KR1019950001980A patent/KR950034841A/ko not_active Application Discontinuation
- 1995-02-28 TW TW084101933A patent/TW283262B/zh not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7170137B2 (en) | 2004-06-17 | 2007-01-30 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2009170468A (ja) * | 2008-01-10 | 2009-07-30 | Sharp Corp | Ｍｏｓ電界効果トランジスタ |
| JP2012142441A (ja) * | 2010-12-28 | 2012-07-26 | Fujitsu Semiconductor Ltd | Ｍｏｓトランジスタおよびその製造方法 |
| US9425197B2 (en) | 2014-04-04 | 2016-08-23 | Seiko Epson Corporation | Semiconductor device and manufacturing method for the same |
Also Published As
| Publication number | Publication date |
|---|---|
| TW283262B (ja) | 1996-08-11 |
| KR950034841A (ko) | 1995-12-28 |
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