JPH0330371A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0330371A JPH0330371A JP16426889A JP16426889A JPH0330371A JP H0330371 A JPH0330371 A JP H0330371A JP 16426889 A JP16426889 A JP 16426889A JP 16426889 A JP16426889 A JP 16426889A JP H0330371 A JPH0330371 A JP H0330371A
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- crystal silicon
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- single crystal
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- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 16
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置に関し、特に′ｆ＠縁層上層上結
晶シリコン層を有する、いわゆる５ｏｌ（Ｓｔｌｉｃｏ
ｎ ｏｎ １ｎｓｕｌａｔｉｏｎ）構造のＭＯＳ Ｆ
Ｆ、Ｔの特性向上に関するものである。
晶シリコン層を有する、いわゆる５ｏｌ（Ｓｔｌｉｃｏ
ｎ ｏｎ １ｎｓｕｌａｔｉｏｎ）構造のＭＯＳ Ｆ
Ｆ、Ｔの特性向上に関するものである。
一般に、Ｓｏｌ構造のＭＯＳＦＥＴは基板を含めた素子
の完全分離が実現でき、ＣＭＯ３構成を採った際にｎ９
５域、ｐ領域を近づけてもラッチアップが生じず、信頼
性の高いデバイスを実現できるので各所で研究開発が盛
んである。
の完全分離が実現でき、ＣＭＯ３構成を採った際にｎ９
５域、ｐ領域を近づけてもラッチアップが生じず、信頼
性の高いデバイスを実現できるので各所で研究開発が盛
んである。
とりわけシリコン層の厚みが０．３μｍ〜０゜１μｍ程
度に薄くなると形状効果によってＭＯＳＦＥＴの駆動能
力やサブスレッショルド特性が向上することが原理的に
示されている。
度に薄くなると形状効果によってＭＯＳＦＥＴの駆動能
力やサブスレッショルド特性が向上することが原理的に
示されている。
第４図ないし第６図はそのような薄膜ＳＯ１／ＭＯＳ
Ｆ ＥＴの特長、特性を端的に示したものである。
Ｆ ＥＴの特長、特性を端的に示したものである。
即ち、第４図ｆａ）は基板シリコンのＭＯＳトランジス
タの断面図、第４図（ｂ）は三種管領域のキャリアの移
動の様子、及び第４図（Ｃ）は五掻管領域でのキャリア
の移動の様子を示しており、図において、２１はシリコ
ン基板、２２はゲート１橿、２３はソース電極、２４は
ドレイン電橋である。第４図（Ｃ１に示すようにドレイ
ン領域端でインパクトイオン化が起こり、電子ホールペ
アーが生成され、電子はドレイン領域に吸い込まれ、一
部の他の場所で発生した電子ホールベアーが下方からき
ている様子を示している。また、ホールは基板２１へ流
れている。
タの断面図、第４図（ｂ）は三種管領域のキャリアの移
動の様子、及び第４図（Ｃ）は五掻管領域でのキャリア
の移動の様子を示しており、図において、２１はシリコ
ン基板、２２はゲート１橿、２３はソース電極、２４は
ドレイン電橋である。第４図（Ｃ１に示すようにドレイ
ン領域端でインパクトイオン化が起こり、電子ホールペ
アーが生成され、電子はドレイン領域に吸い込まれ、一
部の他の場所で発生した電子ホールベアーが下方からき
ている様子を示している。また、ホールは基板２１へ流
れている。
また、第５図ｆａ）は従来の厚いＳｏｌ構造のＭＯＳト
ランジスタの断面とインパクトイオン化で生じたホール
の動きを示す図であり、第５図（ｂ）にその電流−電圧
特性を示す。図において、２２はゲート１橿、２５は単
結晶シリコン層、２６は絶縁膜、２７はシリコン基板で
ある。図に示すように、ドレイン端でのインパクトイオ
ン化で生じたホールは行き場がなく基板の下部に溜まり
、このために電位が上昇する。従って、この場合におい
ては第５図（ｂ）に示すように電流−電圧特性が折れ曲
がったようになり （キンク）電流が増大してしまう。
ランジスタの断面とインパクトイオン化で生じたホール
の動きを示す図であり、第５図（ｂ）にその電流−電圧
特性を示す。図において、２２はゲート１橿、２５は単
結晶シリコン層、２６は絶縁膜、２７はシリコン基板で
ある。図に示すように、ドレイン端でのインパクトイオ
ン化で生じたホールは行き場がなく基板の下部に溜まり
、このために電位が上昇する。従って、この場合におい
ては第５図（ｂ）に示すように電流−電圧特性が折れ曲
がったようになり （キンク）電流が増大してしまう。
そこで、上記第５図（ａ）に示したＳｏｌ構造ＭＯＳト
ランジスタによる問題点を改善するために単結晶シリコ
ン層２５の厚みを薄く形成したものを第６図（ａ）に示
す。本構造では単結晶シリコン層２５の厚みは０．１μ
ｍ程度と薄く、このためゲートからの電界に強くコント
ロールされるので、効率よく可動を荷が生成でき電流は
多く流れる。インパクトイオン化で生成されたホールも
溜まり場がないためにソース領域側に注入されやすいと
いう利点がある。また、第６図（ｂ）に本構造の素子の
ｔ流−電圧特性を示す。
ランジスタによる問題点を改善するために単結晶シリコ
ン層２５の厚みを薄く形成したものを第６図（ａ）に示
す。本構造では単結晶シリコン層２５の厚みは０．１μ
ｍ程度と薄く、このためゲートからの電界に強くコント
ロールされるので、効率よく可動を荷が生成でき電流は
多く流れる。インパクトイオン化で生成されたホールも
溜まり場がないためにソース領域側に注入されやすいと
いう利点がある。また、第６図（ｂ）に本構造の素子の
ｔ流−電圧特性を示す。
しかしながら、この構造における問題点はホールがスム
ースに注入されるかわりに電子もソースから注入されや
すく、−度注入された電子はドＩ／イン端に達するとさ
らにインパクトイオン化を起こし多量のホールを生成し
、正帰還が起きてしまうという問題点がある。この現象
はゲートに電圧がかかっていない方がドレイン端の電界
が強いために起こり易くなる。従ってこれによりＯＦＦ
耐圧が低下するということになる。また、第７図は短チ
ヤネル化したＳｏｌ／ＭＯ３ＦＥＴの典型的な電流−電
圧特性を示す図である。
ースに注入されるかわりに電子もソースから注入されや
すく、−度注入された電子はドＩ／イン端に達するとさ
らにインパクトイオン化を起こし多量のホールを生成し
、正帰還が起きてしまうという問題点がある。この現象
はゲートに電圧がかかっていない方がドレイン端の電界
が強いために起こり易くなる。従ってこれによりＯＦＦ
耐圧が低下するということになる。また、第７図は短チ
ヤネル化したＳｏｌ／ＭＯ３ＦＥＴの典型的な電流−電
圧特性を示す図である。
以上のように、従来の薄膜Ｓｏｌ構造ＭＯ３）ランジス
タにおいては、第７図に示すようにチャネル長が短くな
ってくると、ドレイン端でのインパクトイオン化で生じ
たホールがソース側へ拡散し、チャネル部の電位を上げ
て、さらにチャネル電流を増加させるとともにソースか
ら電子の注入を誘ってバイポーラ動作を起こし、正帰還
的に電流が流れてブレイクダウンを起こすという問題点
があることが鋭意、研究の結果わかってきた。この現象
はしきい値電圧の変化を誘うことから特にサブスレッシ
ョルド領域から弱反転状態で最も顕著に効果が現れ、Ｏ
ＦＦ耐圧が低下し、回路動作に重大な支障をきたすこと
がわかった。
タにおいては、第７図に示すようにチャネル長が短くな
ってくると、ドレイン端でのインパクトイオン化で生じ
たホールがソース側へ拡散し、チャネル部の電位を上げ
て、さらにチャネル電流を増加させるとともにソースか
ら電子の注入を誘ってバイポーラ動作を起こし、正帰還
的に電流が流れてブレイクダウンを起こすという問題点
があることが鋭意、研究の結果わかってきた。この現象
はしきい値電圧の変化を誘うことから特にサブスレッシ
ョルド領域から弱反転状態で最も顕著に効果が現れ、Ｏ
ＦＦ耐圧が低下し、回路動作に重大な支障をきたすこと
がわかった。
この発明は上記のような問題点を解消するためになされ
たもので、耐圧を向上できるとともに、高い電流駆動能
力を得ることができる薄膜Ｓｏｌ構造ＭＯ８）ランジス
タからなる半導体装置を提供することを目的とする。
たもので、耐圧を向上できるとともに、高い電流駆動能
力を得ることができる薄膜Ｓｏｌ構造ＭＯ８）ランジス
タからなる半導体装置を提供することを目的とする。
この発明に係る半導体装置は、第１導電形のシリコン基
板の一主面上に絶縁膜を介して薄い単結晶シリコン層を
有するＳｏｌ構造のＭＯ３Ｉ−ランジスタにおいて、単
結晶シリコン層の上面から下面に達するソース、ドレイ
ン領域としての第２導電形の高濃度不純物拡散領域と、
これらの領域に対しその内側でこれらに隣接する単結晶
シリコン層内、及びソース領域とドレイン領域の中間付
近に位置するゲート電極直下の単結晶シリコン層の一部
に、上面から下面に達して形成した上記の高濃度不純物
拡散領域よりもやや濃度の低い同種導電形を与える不純
物をドープした低濃度不純物拡散領域とを備えることを
特徴とするものである。
板の一主面上に絶縁膜を介して薄い単結晶シリコン層を
有するＳｏｌ構造のＭＯ３Ｉ−ランジスタにおいて、単
結晶シリコン層の上面から下面に達するソース、ドレイ
ン領域としての第２導電形の高濃度不純物拡散領域と、
これらの領域に対しその内側でこれらに隣接する単結晶
シリコン層内、及びソース領域とドレイン領域の中間付
近に位置するゲート電極直下の単結晶シリコン層の一部
に、上面から下面に達して形成した上記の高濃度不純物
拡散領域よりもやや濃度の低い同種導電形を与える不純
物をドープした低濃度不純物拡散領域とを備えることを
特徴とするものである。
この発明においては、以上のように、高濃度拡散層であ
るドレイン、ソース領域間の中間に掻く狭い低濃度拡散
層を設けるような構造としたので、短チャネルＭＯ３Ｉ
−ランジスタが２ケ接続された構造となり、薄膜Ｓｏｌ
／ＭＯ５）ランジスタの微細化において耐圧の低下を抑
制することができるとともに高い電流駆動能力を得るこ
とができる。
るドレイン、ソース領域間の中間に掻く狭い低濃度拡散
層を設けるような構造としたので、短チャネルＭＯ３Ｉ
−ランジスタが２ケ接続された構造となり、薄膜Ｓｏｌ
／ＭＯ５）ランジスタの微細化において耐圧の低下を抑
制することができるとともに高い電流駆動能力を得るこ
とができる。
以下、この発明の一実施例を図について説明する。
第１図（ａ）、 （ｂ）は本発明の一実施例による半導
体装置の断面図、及び平面図を示し、図において、１は
ｐ型ｃｉ ００）のシリコン基板、２は厚さ５０００人
のＳｉＯ□層からなる埋込み絶縁膜、２０は厚さ１ｏｏ
ｏ人からなる表面単結晶シリコン層、３ａ２３ｂはソー
スドレイン領域で砒素が１ｇ ！０／ｃ−３ドープされ
たｎ゛型領領域４ａ、４ｂは砒素が１０ ”／ｃｔ＊”
ドープされたｎ −６１域、いわゆるＬＤＤｍｌ域、５
は本発明によるｎ−８１域で、ＩＱ ｌ ９ ／ ｃｒ
ｓ３程度に砒素がドープされている。６ａ。
体装置の断面図、及び平面図を示し、図において、１は
ｐ型ｃｉ ００）のシリコン基板、２は厚さ５０００人
のＳｉＯ□層からなる埋込み絶縁膜、２０は厚さ１ｏｏ
ｏ人からなる表面単結晶シリコン層、３ａ２３ｂはソー
スドレイン領域で砒素が１ｇ ！０／ｃ−３ドープされ
たｎ゛型領領域４ａ、４ｂは砒素が１０ ”／ｃｔ＊”
ドープされたｎ −６１域、いわゆるＬＤＤｍｌ域、５
は本発明によるｎ−８１域で、ＩＱ ｌ ９ ／ ｃｒ
ｓ３程度に砒素がドープされている。６ａ。
６ｂはｐ”チャネル領域であり、例えばｎ−ｔＪＵ域５
は０．２μｍ１その左側のｐ−チャネル領域６ａは０．
３μｍ、右側のｐ−チャネル領域６ｂは０．３μｍで、
従ってゲート電極９は０．８μｍに設定されている。８
はゲート酸化膜、ｌＯはＬＤＤ形成用サイドウオール、
１１は眉間絶縁膜、１２はＡｌｌ配線である。
は０．２μｍ１その左側のｐ−チャネル領域６ａは０．
３μｍ、右側のｐ−チャネル領域６ｂは０．３μｍで、
従ってゲート電極９は０．８μｍに設定されている。８
はゲート酸化膜、ｌＯはＬＤＤ形成用サイドウオール、
１１は眉間絶縁膜、１２はＡｌｌ配線である。
さて、このＳｏ Ｉ／ＭＯ３ＦＥＴをドレインに５ｖ印
加させて動作させて、この発明の効果を示す前に、基本
的な電流−電圧特性を第２図ｆａ）、 （ｂｌに示す。
加させて動作させて、この発明の効果を示す前に、基本
的な電流−電圧特性を第２図ｆａ）、 （ｂｌに示す。
第２図（ａ）は通常のチャネル長０．８μｍのＳｏ Ｉ
／ＭＯ３ＦＥＴ、第２図（ｂｌはチャネル長０．３μｍ
のＳｏｌ／ＭＯ３ＦＥＴの場合の電流−電圧特性であり
、これらの図かられかるようにドレイン電圧ｖＤ−５ｖ
印加時には０．８μｍのＳＯＩ／ＭＯＳＦＥＴは０ 、
Ｆ Ｆ耐圧がもたず、正常動作が得られない。チャネル
長０．３μｍのＳＯｆ／ＭＯＳＦＥＴも５ｖ印加時には
同様に動作できない、しかし、チャネル長０．３μｍの
ものではドレイン電圧■。−２，５Ｖでは正常動作し、
かつドレイン電流はチャネル長０．８μｍの５Ｖ動作時
より多いことがわかる。本発明はこの両者の特徴を利用
したもので、第３図に示すようにチャネル長０．８μｍ
のゲート下にチャネル長Ｏ０３μｍのＭＯ３）ランジス
タを２個直列に接続したことになる。５Ｖを印加した時
、右側のチャネル長が０．３．ｕｍＭＯ３ＦＥＴはＯＦ
Ｆ時の耐圧がもたず電流が流れるが、このために電位が
低下し、左側のＭＯＳＦＥＴには２．５Ｖ以下のドレイ
ン電圧しかかからない。従って、全体としてＯＦＦ時に
は電流は流れず、ＯＮ時には右側はやはりブレイクダウ
ンしているが、ドレイン電圧が低下するので、左側のＭ
ＯＳＦＥＴは正常動作し、かつ右側はブレイクダウン状
態なので、電流駆動能力は左側のＭＯＳＦＥＴの基本特
性で決定される。この特性は第２図山）に示したように
０．３μｍのＭＯＳ Ｆ ＥＴの特性であり、ドレイン
電圧の低下をおぎなって、さらにそれ以上の特性を得る
ことができるのである。
／ＭＯ３ＦＥＴ、第２図（ｂｌはチャネル長０．３μｍ
のＳｏｌ／ＭＯ３ＦＥＴの場合の電流−電圧特性であり
、これらの図かられかるようにドレイン電圧ｖＤ−５ｖ
印加時には０．８μｍのＳＯＩ／ＭＯＳＦＥＴは０ 、
Ｆ Ｆ耐圧がもたず、正常動作が得られない。チャネル
長０．３μｍのＳＯｆ／ＭＯＳＦＥＴも５ｖ印加時には
同様に動作できない、しかし、チャネル長０．３μｍの
ものではドレイン電圧■。−２，５Ｖでは正常動作し、
かつドレイン電流はチャネル長０．８μｍの５Ｖ動作時
より多いことがわかる。本発明はこの両者の特徴を利用
したもので、第３図に示すようにチャネル長０．８μｍ
のゲート下にチャネル長Ｏ０３μｍのＭＯ３）ランジス
タを２個直列に接続したことになる。５Ｖを印加した時
、右側のチャネル長が０．３．ｕｍＭＯ３ＦＥＴはＯＦ
Ｆ時の耐圧がもたず電流が流れるが、このために電位が
低下し、左側のＭＯＳＦＥＴには２．５Ｖ以下のドレイ
ン電圧しかかからない。従って、全体としてＯＦＦ時に
は電流は流れず、ＯＮ時には右側はやはりブレイクダウ
ンしているが、ドレイン電圧が低下するので、左側のＭ
ＯＳＦＥＴは正常動作し、かつ右側はブレイクダウン状
態なので、電流駆動能力は左側のＭＯＳＦＥＴの基本特
性で決定される。この特性は第２図山）に示したように
０．３μｍのＭＯＳ Ｆ ＥＴの特性であり、ドレイン
電圧の低下をおぎなって、さらにそれ以上の特性を得る
ことができるのである。
以上のように、この発明によれば薄膜Ｓｏｌ／ＭＯ３Ｆ
ＥＴの微細化において、ゲート中に中間ドレインを形成
し、短チャネルＭＯ３ＦＥＴを２ヶ直列接続するような
構造としたので、耐圧の低下を抑制でき、かつ高い電流
駆動能力が得られる。
ＥＴの微細化において、ゲート中に中間ドレインを形成
し、短チャネルＭＯ３ＦＥＴを２ヶ直列接続するような
構造としたので、耐圧の低下を抑制でき、かつ高い電流
駆動能力が得られる。
以上のようにこの発明によれば、ｍ１導電形のシリコン
基板上に絶縁膜を介して形成した単結晶シリコン層中に
形成した第２導電形の高濃度不純物拡散層からなるドレ
イン・ソ°−ス間中間のゲート電橋直下の単結晶シリコ
ン層中に極く狭い第２導電形の低濃度不純物拡散層を設
けるようにしたので、ゲート中に中間ドレインを設けて
短チャネルＭＯ３ＦＥＴを２ヶ直列接続するような構造
となり、薄膜Ｓｏｌ／ＭＯ３ＦＥＴの微細化において、
耐圧の低下を抑制し、かつ高い電流駆動能力を得られる
効果がある。
基板上に絶縁膜を介して形成した単結晶シリコン層中に
形成した第２導電形の高濃度不純物拡散層からなるドレ
イン・ソ°−ス間中間のゲート電橋直下の単結晶シリコ
ン層中に極く狭い第２導電形の低濃度不純物拡散層を設
けるようにしたので、ゲート中に中間ドレインを設けて
短チャネルＭＯ３ＦＥＴを２ヶ直列接続するような構造
となり、薄膜Ｓｏｌ／ＭＯ３ＦＥＴの微細化において、
耐圧の低下を抑制し、かつ高い電流駆動能力を得られる
効果がある。
第１図（ａ）、 （ｂ）はそれぞれ本発明の一実施例に
よる半導体装置の断面図、及び平面図、第２図（ａ）。 （ｂ）はそれぞれチャネル長０．８μｍ及び０．３μｍ
のＳｏｌ／ＭＯ５ＦＥＴの電流−電圧特性を示す図、第
３図は本発明の一実施例による半導体装置の動作時のポ
テンシャル分布を示す図、第４図（ａ）〜ｔｃ）はそれ
ぞれ基板シリコンのＭＯＳトランジスタの断面図、二極
管領域のキャリアの移動の様子を示す図、及び五極管領
域でのキャリアの移動の様子を示す図、第５図（ａ）、
（１））はそれぞれ従来の厚膜Ｓｏｌ構造のＭＯＳトラ
ンジスタの断面図とインパクトイオン化で生じたホール
の動きを示す図、及びこの構造の電流−電圧特性を示す
図、第６図ｆａｎ、 （ｂ）は薄膜Ｓｏｌ構造のＭＯＳ
トランジスタの断面図とインパクトイオン化で生じたホ
ールの動きを示す図、及びこの構造の電流−電圧特性を
示す図、第７図は従来の短チヤネル化したＳＯＩ構造の
ＭＯＳトランジスタの典型的な電流−電圧特性を示す図
である。 図において、１はｐ形シリコン基板、２は絶縁膜、３ａ
、３ｂはｎ ４ ’ｉｌ域、４ａ、４ｂ、５はｎ−領域
、（３ａ、５ｂはｐ−チャネル領域、８はゲート酸化膜
、９はゲート１橿、１０はサイドウオール、１１は眉間
絶縁膜、１２はＡｘｉｋ！線である。 なお図中同一符号は同−又は相当部分を示す。
よる半導体装置の断面図、及び平面図、第２図（ａ）。 （ｂ）はそれぞれチャネル長０．８μｍ及び０．３μｍ
のＳｏｌ／ＭＯ５ＦＥＴの電流−電圧特性を示す図、第
３図は本発明の一実施例による半導体装置の動作時のポ
テンシャル分布を示す図、第４図（ａ）〜ｔｃ）はそれ
ぞれ基板シリコンのＭＯＳトランジスタの断面図、二極
管領域のキャリアの移動の様子を示す図、及び五極管領
域でのキャリアの移動の様子を示す図、第５図（ａ）、
（１））はそれぞれ従来の厚膜Ｓｏｌ構造のＭＯＳトラ
ンジスタの断面図とインパクトイオン化で生じたホール
の動きを示す図、及びこの構造の電流−電圧特性を示す
図、第６図ｆａｎ、 （ｂ）は薄膜Ｓｏｌ構造のＭＯＳ
トランジスタの断面図とインパクトイオン化で生じたホ
ールの動きを示す図、及びこの構造の電流−電圧特性を
示す図、第７図は従来の短チヤネル化したＳＯＩ構造の
ＭＯＳトランジスタの典型的な電流−電圧特性を示す図
である。 図において、１はｐ形シリコン基板、２は絶縁膜、３ａ
、３ｂはｎ ４ ’ｉｌ域、４ａ、４ｂ、５はｎ−領域
、（３ａ、５ｂはｐ−チャネル領域、８はゲート酸化膜
、９はゲート１橿、１０はサイドウオール、１１は眉間
絶縁膜、１２はＡｘｉｋ！線である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）第１導電形のシリコン基板の一主面上に絶縁膜を
介して設けた単結晶シリコン層を基体としたＭＯＳＦＥ
Ｔの構造を含む半導体装置において、上記単結晶シリコ
ン層の上面から下面に達して形成したソース、及びドレ
イン領域としての第２導電形の高濃度不純物拡散領域と
、 該ソース・ドレイン領域に対しその内側でこれらに隣接
する単結晶シリコン層内、及び上記ソース領域とドレイ
ン領域の中間付近に位置するゲート電極直下の単結晶シ
リコン層内の一部に、上面から下面に達して形成した上
記高濃度不純物拡散領域よりもやや濃度の低い同種導電
形を与える不純物をドープした低濃度拡散領域とを備え
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16426889A JPH0760901B2 (ja) | 1989-06-27 | 1989-06-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16426889A JPH0760901B2 (ja) | 1989-06-27 | 1989-06-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0330371A true JPH0330371A (ja) | 1991-02-08 |
| JPH0760901B2 JPH0760901B2 (ja) | 1995-06-28 |
Family
ID=15789860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16426889A Expired - Fee Related JPH0760901B2 (ja) | 1989-06-27 | 1989-06-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760901B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6064090A (en) * | 1996-01-17 | 2000-05-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a portion of gate electrode formed on an insulating substrate |
| US6693326B2 (en) | 2000-04-04 | 2004-02-17 | Sharp Kabushiki Kaisha | Semiconductor device of SOI structure |
-
1989
- 1989-06-27 JP JP16426889A patent/JPH0760901B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6064090A (en) * | 1996-01-17 | 2000-05-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a portion of gate electrode formed on an insulating substrate |
| US6693326B2 (en) | 2000-04-04 | 2004-02-17 | Sharp Kabushiki Kaisha | Semiconductor device of SOI structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0760901B2 (ja) | 1995-06-28 |
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