JPH0760901B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0760901B2 JPH0760901B2 JP16426889A JP16426889A JPH0760901B2 JP H0760901 B2 JPH0760901 B2 JP H0760901B2 JP 16426889 A JP16426889 A JP 16426889A JP 16426889 A JP16426889 A JP 16426889A JP H0760901 B2 JPH0760901 B2 JP H0760901B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置に関し、特に絶縁層上に単結晶シ
リコン層を有する、いわゆるSOI（Silicon on Insulati
on）構造のMOSFETの特性向上に関するものである。
リコン層を有する、いわゆるSOI（Silicon on Insulati
on）構造のMOSFETの特性向上に関するものである。
一般に、SOI構造のMOSFETは基板を含めた素子の完全分
離が実現でき、CMOS構成を採った際にｎ領域,p領域を近
づけてもラッチアップが生じず、信頼性の高いデバイス
を実現できるので各所で研究開発が盛んである。
離が実現でき、CMOS構成を採った際にｎ領域,p領域を近
づけてもラッチアップが生じず、信頼性の高いデバイス
を実現できるので各所で研究開発が盛んである。
とりわけシリコン層の厚みが0.3μｍ〜0.1μｍ程度に薄
くなると形状効果によってMOSFETの駆動能力やサブスレ
ッショルド特性が向上することが原理的に示されてい
る。
くなると形状効果によってMOSFETの駆動能力やサブスレ
ッショルド特性が向上することが原理的に示されてい
る。
第４図ないし第６図はそのような薄膜SOI/MOSFETの特
長，特性を端的に示したものである。
長，特性を端的に示したものである。
即ち、第４図（ａ）は基板シリコンのMOSトランジスタ
の断面図、第４図（ｂ）は三極管領域のキャリアの移動
の様子、及び第４図（ｃ）は五極管領域でのキャリアの
移動の様子を示しており、図において、21はシリコン基
板、22はゲート電極、23はソース電極、24はドレイン電
極である。第４図（ｃ）に示すようにドレイン領域端で
インパクトイオン化が起こり、電子ホールペアーが生成
され、電子はドレイン領域に吸い込まれ、一部の他の場
所で発生した電子ホールペアーが下方からきている様子
を示している。また、ホールは基板21へ流れている。
の断面図、第４図（ｂ）は三極管領域のキャリアの移動
の様子、及び第４図（ｃ）は五極管領域でのキャリアの
移動の様子を示しており、図において、21はシリコン基
板、22はゲート電極、23はソース電極、24はドレイン電
極である。第４図（ｃ）に示すようにドレイン領域端で
インパクトイオン化が起こり、電子ホールペアーが生成
され、電子はドレイン領域に吸い込まれ、一部の他の場
所で発生した電子ホールペアーが下方からきている様子
を示している。また、ホールは基板21へ流れている。
また、第５図（ａ）は従来の厚いSOI構造のMOSトランジ
スタの断面とインパクトイオン化で生じたホールの動き
を示す図であり、第５図（ｂ）にその電流−電圧特性を
示す。図において、22はゲート電極、25は単結晶シリコ
ン層、26は絶縁膜、27はシリコン基板である。図に示す
ように、ドレイン端でのインパクトイオン化で生じたホ
ールは行き場がなく基板の下部に溜まり、このために電
位が上昇する。従って、この場合においては第５図
（ｂ）に示すように電流−電圧特性が折れ曲がったよう
になり（キンク）電流が増大してしまう。
スタの断面とインパクトイオン化で生じたホールの動き
を示す図であり、第５図（ｂ）にその電流−電圧特性を
示す。図において、22はゲート電極、25は単結晶シリコ
ン層、26は絶縁膜、27はシリコン基板である。図に示す
ように、ドレイン端でのインパクトイオン化で生じたホ
ールは行き場がなく基板の下部に溜まり、このために電
位が上昇する。従って、この場合においては第５図
（ｂ）に示すように電流−電圧特性が折れ曲がったよう
になり（キンク）電流が増大してしまう。
そこで、上記第５図（ａ）に示したSOI構造MOSトランジ
スタによる問題点を改善するために単結晶シリコン層25
の厚みを薄く形成したものを第６図（ａ）に示す。本構
造では単結晶シリコン層25の厚みは0.1μｍ程度と薄
く、このためゲートからの電界に強くコントロールされ
るので、効率よく可動電荷が生成でき電流は多く流れ
る。インパクトイオン化で生成されたホールも溜まり場
がないためにソース領域側に注入されやすいという利点
がある。また、第６図（ｂ）に本構造の素子の電流−電
圧特性を示す。
スタによる問題点を改善するために単結晶シリコン層25
の厚みを薄く形成したものを第６図（ａ）に示す。本構
造では単結晶シリコン層25の厚みは0.1μｍ程度と薄
く、このためゲートからの電界に強くコントロールされ
るので、効率よく可動電荷が生成でき電流は多く流れ
る。インパクトイオン化で生成されたホールも溜まり場
がないためにソース領域側に注入されやすいという利点
がある。また、第６図（ｂ）に本構造の素子の電流−電
圧特性を示す。
しかしながら、この構造における問題点はホールがスム
ースに注入されるかわりに電子もソースから注入されや
すく、一度注入された電子はドレイン端に達するとさら
にインパクトイオン化を起こし多量のホールを生成し、
正帰還が起きてしまうという問題点がある。この現象は
ゲートに電圧がかかっていない方がドレイン端の電界が
強いために起こり易くなる。従ってこれによりOFF耐圧
が低下するということになる。また、第７図は短チャネ
ル化したSOI/MOSFETの典型的な電流−電圧特性を示す図
である。
ースに注入されるかわりに電子もソースから注入されや
すく、一度注入された電子はドレイン端に達するとさら
にインパクトイオン化を起こし多量のホールを生成し、
正帰還が起きてしまうという問題点がある。この現象は
ゲートに電圧がかかっていない方がドレイン端の電界が
強いために起こり易くなる。従ってこれによりOFF耐圧
が低下するということになる。また、第７図は短チャネ
ル化したSOI/MOSFETの典型的な電流−電圧特性を示す図
である。
以上のように、従来の薄膜SOI構造MOSトランジスタにお
いては、第７図に示すようにチャネル長が短くなってく
ると、ドレイン端でのインパクトイオン化で生じたホー
ルがソース側へ拡散し、チャネル部の電位を上げて、さ
らにチャネル電流を増加させるとともにソースから電子
の注入を誘ってバイポーラ動作を起こし、正帰還的に電
流が流れてブレイクダウンを起こすという問題点がある
ことが鋭意，研究の結果わかってきた。この現象はしき
い値電圧の変化を誘うことから特にサブスレッショルド
領域から弱反転状態で最も顕著に効果が現れ、OFF耐圧
が低下し、回路動作に重大な支障をきたすことがわかっ
た。
いては、第７図に示すようにチャネル長が短くなってく
ると、ドレイン端でのインパクトイオン化で生じたホー
ルがソース側へ拡散し、チャネル部の電位を上げて、さ
らにチャネル電流を増加させるとともにソースから電子
の注入を誘ってバイポーラ動作を起こし、正帰還的に電
流が流れてブレイクダウンを起こすという問題点がある
ことが鋭意，研究の結果わかってきた。この現象はしき
い値電圧の変化を誘うことから特にサブスレッショルド
領域から弱反転状態で最も顕著に効果が現れ、OFF耐圧
が低下し、回路動作に重大な支障をきたすことがわかっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、耐圧を向上できるとともに、高い電流駆動能
力を得ることができる薄膜SOI構造MOSトランジスタから
なる半導体装置を提供することを目的とする。
たもので、耐圧を向上できるとともに、高い電流駆動能
力を得ることができる薄膜SOI構造MOSトランジスタから
なる半導体装置を提供することを目的とする。
この発明に係る半導体装置は、第１導電形のシリコン基
板の一主面上に絶縁膜を介して厚さ0.3μｍ以下の単結
晶シリコン層を有するSOI構造のMOSトランジスタにおい
て、単結晶シリコン層の上面から下面に達するソース，
ドレイン領域としての第２導電形の高濃度不純物拡散領
域と、これらの領域に対しその内側でこれらに隣接する
単結晶シリコン層内，及びソース領域とドレイン領域の
中間付近に位置するゲート電極直下の単結晶シリコン層
の一部に、上面から下面に達して形成した上記の高濃度
不純物拡散領域と同種導電形を与える不純物をドープし
た低濃度不純物拡散領域とを備えることを特徴とするも
のである。
板の一主面上に絶縁膜を介して厚さ0.3μｍ以下の単結
晶シリコン層を有するSOI構造のMOSトランジスタにおい
て、単結晶シリコン層の上面から下面に達するソース，
ドレイン領域としての第２導電形の高濃度不純物拡散領
域と、これらの領域に対しその内側でこれらに隣接する
単結晶シリコン層内，及びソース領域とドレイン領域の
中間付近に位置するゲート電極直下の単結晶シリコン層
の一部に、上面から下面に達して形成した上記の高濃度
不純物拡散領域と同種導電形を与える不純物をドープし
た低濃度不純物拡散領域とを備えることを特徴とするも
のである。
この発明においては、以上のように、高濃度拡散層であ
るドレイン，ソース領域間の中間に極く狭い低濃度拡散
層を設けるような構造としたので、短チャネルMOSトラ
ンジスタが２ケ接続された構造となり、薄膜SOI/MOSト
ランジスタの微細化において耐圧の低下を抑制すること
ができるとともに高い電流駆動能力を得ることができ
る。
るドレイン，ソース領域間の中間に極く狭い低濃度拡散
層を設けるような構造としたので、短チャネルMOSトラ
ンジスタが２ケ接続された構造となり、薄膜SOI/MOSト
ランジスタの微細化において耐圧の低下を抑制すること
ができるとともに高い電流駆動能力を得ることができ
る。
以下、この発明の一実施例を図について説明する。
第１図（ａ），（ｂ）は本発明の一実施例による半導体
装置の断面図，及び平面図を示し、図において、１はｐ
型（100）のシリコン基板、２は厚さ5000ÅのSiO2層か
らなる埋込み絶縁膜、20は厚さ0.3μｍ〜0.1μｍ程度の
表面単結晶シリコン層で、本実施例では厚さ0.1μｍと
している。3a,3bはソースドレイン領域で砒素が1020/cm
3ドープされたn+型領域、4a,4bは砒素が1019/cm3ドープ
されたn-領域、いわゆるLDD領域、５は本発明によるn-
領域で、1019/cm3程度に砒素がドープされている。6a,6
bはp-チャネル領域であり、例えばn-領域５は0.2μｍ、
その左側のp-チャネル領域6aは0.3μm,右側のp-チャネ
ル領域6bは0.3μｍで、従ってゲート電極９は0.8μｍに
設定されている。８はゲート酸化膜、10はLDD形成用サ
イドウォール、11は層間絶縁膜、12はAl配線である。
装置の断面図，及び平面図を示し、図において、１はｐ
型（100）のシリコン基板、２は厚さ5000ÅのSiO2層か
らなる埋込み絶縁膜、20は厚さ0.3μｍ〜0.1μｍ程度の
表面単結晶シリコン層で、本実施例では厚さ0.1μｍと
している。3a,3bはソースドレイン領域で砒素が1020/cm
3ドープされたn+型領域、4a,4bは砒素が1019/cm3ドープ
されたn-領域、いわゆるLDD領域、５は本発明によるn-
領域で、1019/cm3程度に砒素がドープされている。6a,6
bはp-チャネル領域であり、例えばn-領域５は0.2μｍ、
その左側のp-チャネル領域6aは0.3μm,右側のp-チャネ
ル領域6bは0.3μｍで、従ってゲート電極９は0.8μｍに
設定されている。８はゲート酸化膜、10はLDD形成用サ
イドウォール、11は層間絶縁膜、12はAl配線である。
さて、このSOI/MOSFETをドレインに5V印加させて動作さ
せて、この発明の効果を示す前に、基本的な電流−電圧
特性を第２図（ａ），（ｂ）に示す。第２図（ａ）は通
常のチャネル長0.8μｍのSOI/MOSFET、第２図（ｂ）は
チャネル長0.3μｍのSOI/MOSFETの場合の電流−電圧特
性であり、これらの図からわかるようにドレイン電圧VD
＝5V印加時には0.8μｍのSOI/MOSFETはOFF耐圧がもた
ず、正常動作が得られない。チャネル長0.3μｍのSOI/M
OSFETも5V印加時には同様に動作できない。しかし、チ
ャネル長0.3μｍのものではドレイン電圧VD＝2.5Vでは
正常動作し、かつドレイン電流はチャネル長0.8μｍの5
V動作時より多いことがわかる。本発明はこの両者の特
徴を利用したもので、第３図に示すようにチャネル長0.
8μｍのゲート下にチャネル長0.3μｍのMOSトランジス
タを２個直列に接続したことになる。5Vを印加した時、
右側のチャネル長が0.3μmMOSFETはOFF時の耐圧がもた
ず電流が流れるが、このために電位が低下し、左側のMO
SFETには2.5V以下のドレイン電圧しかかからない。従っ
て、全体としてOFF時には電流は流れず、ON時には右側
はやはりブレイクダウンしているが、ドレイン電圧が低
下するので、左側のMOSFETは正常動作し、かつ右側はブ
レイクダウン状態なので、電流駆動能力は左側のMOSFET
の基本特性で決定される。この特性は第２図（ｂ）に示
したように0.3μｍのMOSFETの特性であり、ドレイン電
圧の低下をおぎなって、さらにそれ以上の特性を得るこ
とができるのである。
せて、この発明の効果を示す前に、基本的な電流−電圧
特性を第２図（ａ），（ｂ）に示す。第２図（ａ）は通
常のチャネル長0.8μｍのSOI/MOSFET、第２図（ｂ）は
チャネル長0.3μｍのSOI/MOSFETの場合の電流−電圧特
性であり、これらの図からわかるようにドレイン電圧VD
＝5V印加時には0.8μｍのSOI/MOSFETはOFF耐圧がもた
ず、正常動作が得られない。チャネル長0.3μｍのSOI/M
OSFETも5V印加時には同様に動作できない。しかし、チ
ャネル長0.3μｍのものではドレイン電圧VD＝2.5Vでは
正常動作し、かつドレイン電流はチャネル長0.8μｍの5
V動作時より多いことがわかる。本発明はこの両者の特
徴を利用したもので、第３図に示すようにチャネル長0.
8μｍのゲート下にチャネル長0.3μｍのMOSトランジス
タを２個直列に接続したことになる。5Vを印加した時、
右側のチャネル長が0.3μmMOSFETはOFF時の耐圧がもた
ず電流が流れるが、このために電位が低下し、左側のMO
SFETには2.5V以下のドレイン電圧しかかからない。従っ
て、全体としてOFF時には電流は流れず、ON時には右側
はやはりブレイクダウンしているが、ドレイン電圧が低
下するので、左側のMOSFETは正常動作し、かつ右側はブ
レイクダウン状態なので、電流駆動能力は左側のMOSFET
の基本特性で決定される。この特性は第２図（ｂ）に示
したように0.3μｍのMOSFETの特性であり、ドレイン電
圧の低下をおぎなって、さらにそれ以上の特性を得るこ
とができるのである。
以上のように、この発明によれば薄膜SOI/MOSFETの微細
化において、ゲート中に中間ドレインを形成し、短チャ
ネルMOSFETを２ケ直列接続するような構造としたので、
耐圧の低下を抑制でき、かつ高い電流駆動能力が得られ
る。
化において、ゲート中に中間ドレインを形成し、短チャ
ネルMOSFETを２ケ直列接続するような構造としたので、
耐圧の低下を抑制でき、かつ高い電流駆動能力が得られ
る。
以上のようにこの発明によれば、第１導電形のシリコン
基板上に絶縁膜を介して形成した厚さ0.3μｍ以下の単
結晶シリコン層中に形成した第２導電形の高濃度不純物
拡散層からなるドレイン・ソース間中間のゲート電極直
下の単結晶シリコン層中に極く狭い第２導電形の低濃度
不純物拡散層を設けるようにしたので、ゲート中に中間
ドレインを設けて短チャネルMOSFETを２ケ直列接続する
ような構造となり、薄膜SOI/MOSFETの微細化において、
耐圧の低下を抑制し、かつ高い電流駆動能力を得られる
効果がある。
基板上に絶縁膜を介して形成した厚さ0.3μｍ以下の単
結晶シリコン層中に形成した第２導電形の高濃度不純物
拡散層からなるドレイン・ソース間中間のゲート電極直
下の単結晶シリコン層中に極く狭い第２導電形の低濃度
不純物拡散層を設けるようにしたので、ゲート中に中間
ドレインを設けて短チャネルMOSFETを２ケ直列接続する
ような構造となり、薄膜SOI/MOSFETの微細化において、
耐圧の低下を抑制し、かつ高い電流駆動能力を得られる
効果がある。
第１図（ａ），（ｂ）はそれぞれ本発明の一実施例によ
る半導体装置の断面図，及び平面図、第２図（ａ），
（ｂ）はそれぞれチャネル長0.8μｍ及び0.3μｍのSOI/
MOSFETの電流−電圧特性を示す図、第３図は本発明の一
実施例による半導体装置の動作時のポテンシャル分布を
示す図、第４図（ａ）〜（ｃ）はそれぞれ基板シリコン
のMOSトランジスタの断面図，三極管領域のキャリアの
移動の様子を示す図，及び五極管領域でのキャリアの移
動の様子を示す図、第５図（ａ），（ｂ）はそれぞれ従
来の厚膜SOI構造のMOSトランジスタの断面図とインパク
トイオン化で生じたホールの動きを示す図，及びこの構
造の電流−電圧特性を示す図、第６図（ａ），（ｂ）は
薄膜SOI構造のMOSトランジスタの断面図とインパクトイ
オン化で生じたホールの動きを示す図，及びこの構造の
電流−電圧特性を示す図、第７図は従来の短チャネル化
したSOI構造のMOSトランジスタの典型的な電流−電圧特
性を示す図である。 図において、１はｐ形シリコン基板、２は絶縁膜、3a,3
bはn+領域、4a,4b,5はn-領域、6a,6bはp-チャネル領
域、８はゲート酸化膜、９はゲート電極、10はサイドウ
ォール、11は層間絶縁膜、12はAl配線、20は表面単結晶
シリコン層である。 なお図中同一符号は同一又は相当部分を示す。
る半導体装置の断面図，及び平面図、第２図（ａ），
（ｂ）はそれぞれチャネル長0.8μｍ及び0.3μｍのSOI/
MOSFETの電流−電圧特性を示す図、第３図は本発明の一
実施例による半導体装置の動作時のポテンシャル分布を
示す図、第４図（ａ）〜（ｃ）はそれぞれ基板シリコン
のMOSトランジスタの断面図，三極管領域のキャリアの
移動の様子を示す図，及び五極管領域でのキャリアの移
動の様子を示す図、第５図（ａ），（ｂ）はそれぞれ従
来の厚膜SOI構造のMOSトランジスタの断面図とインパク
トイオン化で生じたホールの動きを示す図，及びこの構
造の電流−電圧特性を示す図、第６図（ａ），（ｂ）は
薄膜SOI構造のMOSトランジスタの断面図とインパクトイ
オン化で生じたホールの動きを示す図，及びこの構造の
電流−電圧特性を示す図、第７図は従来の短チャネル化
したSOI構造のMOSトランジスタの典型的な電流−電圧特
性を示す図である。 図において、１はｐ形シリコン基板、２は絶縁膜、3a,3
bはn+領域、4a,4b,5はn-領域、6a,6bはp-チャネル領
域、８はゲート酸化膜、９はゲート電極、10はサイドウ
ォール、11は層間絶縁膜、12はAl配線、20は表面単結晶
シリコン層である。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】第１導電形のシリコン基板の一主面上に絶
縁膜を介して設けた厚さ0.3μｍ以下の単結晶シリコン
層を基体としたMOSFETの構造を含む半導体装置におい
て、 上記単結晶シリコン層の上面から下面に達して形成した
ソース，及びドレイン領域としての第２導電形の高濃度
不純物拡散領域と、 該ソース・ドレイン領域に対しその内側でこれらに隣接
する単結晶シリコン層内，及び上記ソース領域とドレイ
ン領域の中間付近に位置するゲート電極直下の単結晶シ
リコン層内の一部に、上面から下面に達して形成した上
記高濃度不純物拡散領域と同種導電形を与える不純物を
ドープした低濃度拡散領域とを備えたことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16426889A JPH0760901B2 (ja) | 1989-06-27 | 1989-06-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16426889A JPH0760901B2 (ja) | 1989-06-27 | 1989-06-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0330371A JPH0330371A (ja) | 1991-02-08 |
| JPH0760901B2 true JPH0760901B2 (ja) | 1995-06-28 |
Family
ID=15789860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16426889A Expired - Fee Related JPH0760901B2 (ja) | 1989-06-27 | 1989-06-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760901B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3472401B2 (ja) * | 1996-01-17 | 2003-12-02 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP3504212B2 (ja) | 2000-04-04 | 2004-03-08 | シャープ株式会社 | Ｓｏｉ構造の半導体装置 |
-
1989
- 1989-06-27 JP JP16426889A patent/JPH0760901B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0330371A (ja) | 1991-02-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
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| R350 | Written notification of registration of transfer |
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