JPH08213617A - 半導体装置およびその駆動方法 - Google Patents
半導体装置およびその駆動方法Info
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- JPH08213617A JPH08213617A JP7284856A JP28485695A JPH08213617A JP H08213617 A JPH08213617 A JP H08213617A JP 7284856 A JP7284856 A JP 7284856A JP 28485695 A JP28485695 A JP 28485695A JP H08213617 A JPH08213617 A JP H08213617A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000000034 method Methods 0.000 title claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000009792 diffusion process Methods 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 230000009977 dual effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 230000008859 change Effects 0.000 description 6
- 239000010703 silicon Substances 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 235000010724 Wisteria floribunda Nutrition 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】オン抵抗が低く、かつスイッチオフ速度の速い
半導体装置を得る。 【解決手段】横型絶縁ゲートバイポーラトランジスタ
（ＬＩＧＢＴ）と、横型二重拡散・金属─酸化膜─半導
体（ＬＤＭＯＳ）とを備え、ＬＩＧＢＴとＬＤＭＯＳは
同一基板に横方向に形成され、ＬＩＧＢＴのカソードが
ＬＤＭＯＳのソースと電気的に接続され、ＬＩＧＢＴの
アソードがＬＤＭＯＳのドレインと電気的に接続されて
いる。
半導体装置を得る。 【解決手段】横型絶縁ゲートバイポーラトランジスタ
（ＬＩＧＢＴ）と、横型二重拡散・金属─酸化膜─半導
体（ＬＤＭＯＳ）とを備え、ＬＩＧＢＴとＬＤＭＯＳは
同一基板に横方向に形成され、ＬＩＧＢＴのカソードが
ＬＤＭＯＳのソースと電気的に接続され、ＬＩＧＢＴの
アソードがＬＤＭＯＳのドレインと電気的に接続されて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関す
る。
る。
【０００２】
【従来の技術】高電圧・大電力の電力用半導体装置はよ
く知られているところである。集積回路用には、横型半
導体装置がより好適である。よく知られているものに横
型二重拡散ＭＯＳ（ＬＤＭＯＳ）がある。図１に従来の
ＬＤＭＯＳの構造を示す。この装置は、ｐ- 基板１を有
し、基板１の上にｎ- エピタキシャル層２が形成されて
いる。ｎ- エピタキシャル層２の表面にｎ+ 領域３が形
成され、このｎ+ 領域３はトランジスタのドレインを形
成している。電極４がｎ+ ドレイン３に固定されてい
る。ｐウエル５が、ｎ- エピタキシャル層２の表面のｎ
+ ドレイン３から横方向に離れた位置に形成されてい
る。ｐウエル５の表面にｐ+ 領域６とｎ+ 領域７とが隣
接して形成されている。ｐウエル５に形成されたｎ+ 領
域７はソースの役割を果たし、ｐウエル５そのものは、
その表面のチャンネルの伝導がＭＯＳトランジスタのゲ
ートにより制御される領域となる。電極８がｎ+ 領域７
およびこれに隣接するｐ+ 領域６の表面に固定されてい
る。もう１個の電極９が、酸化層10を介して、ｎ+ 領域
７の表面から、ｐウエル５の表面露出部分およびｎ- エ
ピタキシャル層２の表面にかけて延在し、ゲート電極９
を形成している。
く知られているところである。集積回路用には、横型半
導体装置がより好適である。よく知られているものに横
型二重拡散ＭＯＳ（ＬＤＭＯＳ）がある。図１に従来の
ＬＤＭＯＳの構造を示す。この装置は、ｐ- 基板１を有
し、基板１の上にｎ- エピタキシャル層２が形成されて
いる。ｎ- エピタキシャル層２の表面にｎ+ 領域３が形
成され、このｎ+ 領域３はトランジスタのドレインを形
成している。電極４がｎ+ ドレイン３に固定されてい
る。ｐウエル５が、ｎ- エピタキシャル層２の表面のｎ
+ ドレイン３から横方向に離れた位置に形成されてい
る。ｐウエル５の表面にｐ+ 領域６とｎ+ 領域７とが隣
接して形成されている。ｐウエル５に形成されたｎ+ 領
域７はソースの役割を果たし、ｐウエル５そのものは、
その表面のチャンネルの伝導がＭＯＳトランジスタのゲ
ートにより制御される領域となる。電極８がｎ+ 領域７
およびこれに隣接するｐ+ 領域６の表面に固定されてい
る。もう１個の電極９が、酸化層10を介して、ｎ+ 領域
７の表面から、ｐウエル５の表面露出部分およびｎ- エ
ピタキシャル層２の表面にかけて延在し、ゲート電極９
を形成している。
【０００３】ＬＤＭＯＳの特質はよくしられているとこ
ろである。ＬＤＭＯＳはその電極の全てが一表面に設け
られた横型装置であって、他の回路装置との接続が容易
な点で優れている。しかしながら、ドリフト領域を形成
するｎ- エピタキシャル層２のドーピング濃度が低いた
め、オン抵抗が比較的高いという欠点を有する。ＬＤＭ
ＯＳの改良型装置としてよく知られているものに横型絶
縁ゲートバイポーラトランジスタ（ＬＩＧＢＴ）があ
る。従来のＬＩＧＢＴの構造を図２に示す。このＬＩＧ
ＢＴはｐ- 基板11を有し、基板11の上にｎ- エピタキシ
ャル層12が形成されている。ｎ- エピタキシャル層12の
表面にｐ+ 領域13が形成され、このｐ+ 領域13はトラン
ジスタのアノードを形成している。電極14がｐ+ アノー
ド13に固定されている。ｐウエル15がｎ- エピタキシャ
ル層12の表面のｐ+ アノード13から横方向に離れた位置
に形成されてゲートを構成し、ゲート電極16が酸化層17
を介してｐウエル15に固定されている。ｐウエル15の表
面にｐ+ 領域18とｎ+領域19とが隣接して形成され、カ
ソードを形成している。電極20がこれらｐ+ 領域18とｎ
+ 領域19とに固定されている。ゲート電極16がｎ+ カソ
ード領域19からｐウエル15の表面露出部を越えてｎ- エ
ピタキシャル層12の表面に延在している点に注目された
い。さらに、ｎバッフアー領域がパンチスルー防止のた
めにｐ+アノード13の下部に形成されている。
ろである。ＬＤＭＯＳはその電極の全てが一表面に設け
られた横型装置であって、他の回路装置との接続が容易
な点で優れている。しかしながら、ドリフト領域を形成
するｎ- エピタキシャル層２のドーピング濃度が低いた
め、オン抵抗が比較的高いという欠点を有する。ＬＤＭ
ＯＳの改良型装置としてよく知られているものに横型絶
縁ゲートバイポーラトランジスタ（ＬＩＧＢＴ）があ
る。従来のＬＩＧＢＴの構造を図２に示す。このＬＩＧ
ＢＴはｐ- 基板11を有し、基板11の上にｎ- エピタキシ
ャル層12が形成されている。ｎ- エピタキシャル層12の
表面にｐ+ 領域13が形成され、このｐ+ 領域13はトラン
ジスタのアノードを形成している。電極14がｐ+ アノー
ド13に固定されている。ｐウエル15がｎ- エピタキシャ
ル層12の表面のｐ+ アノード13から横方向に離れた位置
に形成されてゲートを構成し、ゲート電極16が酸化層17
を介してｐウエル15に固定されている。ｐウエル15の表
面にｐ+ 領域18とｎ+領域19とが隣接して形成され、カ
ソードを形成している。電極20がこれらｐ+ 領域18とｎ
+ 領域19とに固定されている。ゲート電極16がｎ+ カソ
ード領域19からｐウエル15の表面露出部を越えてｎ- エ
ピタキシャル層12の表面に延在している点に注目された
い。さらに、ｎバッフアー領域がパンチスルー防止のた
めにｐ+アノード13の下部に形成されている。
【０００４】
【発明が解決しようとする課題】かかるＬＩＧＢＴのオ
ン状態において、少数キャリア（この場合はホール）が
アノードとカソードの間のｎ- エピタキシャル層12に形
成されたドリフド領域へｐ+ アノード13から注入され、
このドリフト領域の伝導度を変調する。このように、Ｌ
ＩＧＢＴはドリフト領域の伝導度変調を利用したバイポ
ーラ装置である。これによってドリフト領域の抵抗が、
比較対象となるＬＤＭＯＳに較べて低くなり、その高入
力インピーダンス、高破壊耐量および低オン抵抗の故
に、ＬＩＧＢＴはパワー用ＩＣとして魅力的な装置であ
る。しかしながら、注入された少数キリャアの再結合に
よってスイッチオフ時間が決定されることから、スイッ
チング速度がＬＤＭＯＳに較べて遅いのがＬＩＧＢＴの
重大な欠点である。
ン状態において、少数キャリア（この場合はホール）が
アノードとカソードの間のｎ- エピタキシャル層12に形
成されたドリフド領域へｐ+ アノード13から注入され、
このドリフト領域の伝導度を変調する。このように、Ｌ
ＩＧＢＴはドリフト領域の伝導度変調を利用したバイポ
ーラ装置である。これによってドリフト領域の抵抗が、
比較対象となるＬＤＭＯＳに較べて低くなり、その高入
力インピーダンス、高破壊耐量および低オン抵抗の故
に、ＬＩＧＢＴはパワー用ＩＣとして魅力的な装置であ
る。しかしながら、注入された少数キリャアの再結合に
よってスイッチオフ時間が決定されることから、スイッ
チング速度がＬＤＭＯＳに較べて遅いのがＬＩＧＢＴの
重大な欠点である。
【０００５】本発明は上記の点に鑑みてなされたもので
あって、オン抵抗が低く、かつスイッチオフの速い半導
体装置を提供することを目的とする。
あって、オン抵抗が低く、かつスイッチオフの速い半導
体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明によれば、上記の
目的は、カソードと、アノードと、ゲートと、を有する
横型絶縁ゲートバイポーラトランジスタ（ＬＩＧＢＴ）
と：ソースと、ドレインと、ゲートと、を有する横型二
重拡散・金属─酸化物─半導体（ＬＤＭＯＳ）と、から
なり、ＬＩＧＢＴとＬＤＭＯＳは同一基板に横方向に形
成され、ＬＩＧＢＴのカソードがＬＤＭＯＳのソースと
電気的に接続され、ＬＩＧＢＴのアノードがＬＤＭＯＳ
のドレインと電気的に接続されてなる半導体装置により
達成される。
目的は、カソードと、アノードと、ゲートと、を有する
横型絶縁ゲートバイポーラトランジスタ（ＬＩＧＢＴ）
と：ソースと、ドレインと、ゲートと、を有する横型二
重拡散・金属─酸化物─半導体（ＬＤＭＯＳ）と、から
なり、ＬＩＧＢＴとＬＤＭＯＳは同一基板に横方向に形
成され、ＬＩＧＢＴのカソードがＬＤＭＯＳのソースと
電気的に接続され、ＬＩＧＢＴのアノードがＬＤＭＯＳ
のドレインと電気的に接続されてなる半導体装置により
達成される。
【０００７】以下において、電気的に接続されたそれぞ
れのドレイン／アノード或いはそれぞれのソース／カソ
ードと記す場合には、ドレインとアノード或いはソース
とカソードがそれぞれ同電位にあり、或いは同一電位が
ドレインとアノード或いはソースとカソードに印加され
る場合を含むものとする。ＬＩＧＢＴとＬＤＭＯＳとを
同一基板上に形成するのがよい。
れのドレイン／アノード或いはそれぞれのソース／カソ
ードと記す場合には、ドレインとアノード或いはソース
とカソードがそれぞれ同電位にあり、或いは同一電位が
ドレインとアノード或いはソースとカソードに印加され
る場合を含むものとする。ＬＩＧＢＴとＬＤＭＯＳとを
同一基板上に形成するのがよい。
【０００８】ＬＩＧＢＴのアノードとＬＤＭＯＳのドレ
インをトレンチウエルで分離するのがよい。ＬＩＧＢＴ
のカソードとＬＤＭＯＳのソースをトレンチウエルで分
離するとよい。トレンチウエルを用いる場合、基板の酸
化物をトレンチに充填しておくのがよい。それぞれのド
レインとアノードを、トレンチウエルの上側に位置する
導体で電気的に接続するのがよい。
インをトレンチウエルで分離するのがよい。ＬＩＧＢＴ
のカソードとＬＤＭＯＳのソースをトレンチウエルで分
離するとよい。トレンチウエルを用いる場合、基板の酸
化物をトレンチに充填しておくのがよい。それぞれのド
レインとアノードを、トレンチウエルの上側に位置する
導体で電気的に接続するのがよい。
【０００９】本発明は、上記装置の駆動方法をも含み、
この方法は、ゲートの各々の電圧をオンし、続いてＬＩ
ＧＢＴのゲート電圧をオフし、ＬＩＧＢＴのゲート電圧
オフの一定時間後にＬＤＭＯＳのゲート電圧をオフする
過程からなる。
この方法は、ゲートの各々の電圧をオンし、続いてＬＩ
ＧＢＴのゲート電圧をオフし、ＬＩＧＢＴのゲート電圧
オフの一定時間後にＬＤＭＯＳのゲート電圧をオフする
過程からなる。
【００１０】
【発明の実施の形態】以下に、本発明の実施例を図面を
参照して説明する。図１は従来のＬＤＭＯＳを模式的に
示す断面図、図２は従来のＬＩＧＢＴを模式的に示す断
面図、図３は本発明の半導体装置の第一実施例を模式的
に示す断面図、図４は図３の装置の等価回路図、図５は
図３の装置のカソード電流をアノード電圧に対してシミ
ュレートした結果を示す線図、図６及び７は図３の装置
のアノード電圧の時間変化をシミュレートした結果であ
って、図３の装置のターンオフ特性を示す線図、図８は
図３の装置のアノード電流の時間変化をシミュレートし
た結果で、図３の装置のターンオフ特性を示す線図、図
９は本発明の半導体装置の第二実施例を模式的に示す断
面図、図10は本発明の半導体装置の第三実施例を模式的
に示す断面図である。
参照して説明する。図１は従来のＬＤＭＯＳを模式的に
示す断面図、図２は従来のＬＩＧＢＴを模式的に示す断
面図、図３は本発明の半導体装置の第一実施例を模式的
に示す断面図、図４は図３の装置の等価回路図、図５は
図３の装置のカソード電流をアノード電圧に対してシミ
ュレートした結果を示す線図、図６及び７は図３の装置
のアノード電圧の時間変化をシミュレートした結果であ
って、図３の装置のターンオフ特性を示す線図、図８は
図３の装置のアノード電流の時間変化をシミュレートし
た結果で、図３の装置のターンオフ特性を示す線図、図
９は本発明の半導体装置の第二実施例を模式的に示す断
面図、図10は本発明の半導体装置の第三実施例を模式的
に示す断面図である。
【００１１】図３の半導体装置は、概要、共通の基板に
共に平行に設けられトレンチウエルによって分離された
横型絶縁ゲートバイポーラトランジスタ（ＬＩＧＢＴ）
と横型二重拡散・金属─酸化物─半導体（ＬＤＭＯＳ）
からなる。より詳細には、ｐ- 基板21上にｎ- エピタキ
シャル層22が形成される。ｎ- エピタキシャル層22はト
レンチウエル23により二つの領域22ａ、22ｂに分離され
ている。図３から判るように、トレンチウエル23はｎ-
エピタキシャル層22を貫通してｐ- 基板21に達し、二つ
のｎ- 層領域22ａと22ｂを完全に分離している。
共に平行に設けられトレンチウエルによって分離された
横型絶縁ゲートバイポーラトランジスタ（ＬＩＧＢＴ）
と横型二重拡散・金属─酸化物─半導体（ＬＤＭＯＳ）
からなる。より詳細には、ｐ- 基板21上にｎ- エピタキ
シャル層22が形成される。ｎ- エピタキシャル層22はト
レンチウエル23により二つの領域22ａ、22ｂに分離され
ている。図３から判るように、トレンチウエル23はｎ-
エピタキシャル層22を貫通してｐ- 基板21に達し、二つ
のｎ- 層領域22ａと22ｂを完全に分離している。
【００１２】トレンチウエル23はｎ- エピタキシャル層
22のシリコンをエッチングにより除去することにより形
成できる。電気的絶縁層24がトレンチウエル23の内部で
対向するｎ- 層領域22ａ、22ｂの各々の面25、26上に形
成されている。絶縁層24には、基板材料の酸化物ないし
は他の化合物、例えば基板がシリコンの場合Si02やSi 3N
4 が用いられる。絶縁層24をトレンチウエル23に完全に
充填するのがよい。或いは、トレンチウエル23が比較的
広い場合、トレンチウエル23を完全に満たし、かつ装置
の表面を平らにするすために、他の物質27、例えばポリ
シリコンを充填してもよい。
22のシリコンをエッチングにより除去することにより形
成できる。電気的絶縁層24がトレンチウエル23の内部で
対向するｎ- 層領域22ａ、22ｂの各々の面25、26上に形
成されている。絶縁層24には、基板材料の酸化物ないし
は他の化合物、例えば基板がシリコンの場合Si02やSi 3N
4 が用いられる。絶縁層24をトレンチウエル23に完全に
充填するのがよい。或いは、トレンチウエル23が比較的
広い場合、トレンチウエル23を完全に満たし、かつ装置
の表面を平らにするすために、他の物質27、例えばポリ
シリコンを充填してもよい。
【００１３】図３において、トレンチウエル23のほぼ左
側の部分がＬＩＧＢＴ、ほぼ右側の部分がＬＤＭＯＳと
なる。図３において、トレンチウエル23の右側にｎ+ ド
レイン28が形成されている。ＬＤＭＯＳのドレイン28の
横方向外側にｐウエル29が形成され、その表面にｎ+領
域30およびｐ+ 領域31が隣接して形成されて、これらの
ｎ+ 領域30およびｐ+領域31はＬＤＭＯＳのソースを形
成する。ｎ+ およびｐ+ 領域30、31上に電極32が固定さ
れ、このＬＤＭＯＳのソース電極32はアースされてい
る。酸化層33がＬＤＭＯＳのｎ- 層22ｂの表面に形成さ
れ、ｎ+ ドレイン28からｐウエル29を越えてＬＤＭＯＳ
のソースのｎ+ 領域30の上まで延在している。
側の部分がＬＩＧＢＴ、ほぼ右側の部分がＬＤＭＯＳと
なる。図３において、トレンチウエル23の右側にｎ+ ド
レイン28が形成されている。ＬＤＭＯＳのドレイン28の
横方向外側にｐウエル29が形成され、その表面にｎ+領
域30およびｐ+ 領域31が隣接して形成されて、これらの
ｎ+ 領域30およびｐ+領域31はＬＤＭＯＳのソースを形
成する。ｎ+ およびｐ+ 領域30、31上に電極32が固定さ
れ、このＬＤＭＯＳのソース電極32はアースされてい
る。酸化層33がＬＤＭＯＳのｎ- 層22ｂの表面に形成さ
れ、ｎ+ ドレイン28からｐウエル29を越えてＬＤＭＯＳ
のソースのｎ+ 領域30の上まで延在している。
【００１４】同様に、装置の左側にあっては、ＬＩＧＢ
Ｔのｐ+ アノード34がＬＩＧＢＴのｎ- 層22ａの表面に
形成されている。ＬＩＧＢＴのｐ+ アノード34の横方向
外側にｐウエル35が形成され、その表面にｎ+ 領域36お
よびｐ+ 領域37が隣接して形成されて、これらのｎ+ 領
域36およびｐ+ 領域37は共にＬＩＧＢＴのカソードを形
成する。図示の如く、ＬＩＧＢＴのカソードのｎ+ 領域
36は、ＬＩＧＢＴのカソードのｐ+ 領域37からみてトレ
ンチウエルの側に位置している。電極38がＬＩＧＢＴの
ｎ+ 領域36およびｐ+ 領域37の表面に固定され、このカ
ソード電極38はアースされている。酸化層39がＬＩＧＢ
Ｔのｎ- 層22ａの表面に形成されて、ｐ + アノード34か
らｐウエル35を越えてＬＩＧＢＴのカソードのｎ+ 領域
36の上まで延在している。
Ｔのｐ+ アノード34がＬＩＧＢＴのｎ- 層22ａの表面に
形成されている。ＬＩＧＢＴのｐ+ アノード34の横方向
外側にｐウエル35が形成され、その表面にｎ+ 領域36お
よびｐ+ 領域37が隣接して形成されて、これらのｎ+ 領
域36およびｐ+ 領域37は共にＬＩＧＢＴのカソードを形
成する。図示の如く、ＬＩＧＢＴのカソードのｎ+ 領域
36は、ＬＩＧＢＴのカソードのｐ+ 領域37からみてトレ
ンチウエルの側に位置している。電極38がＬＩＧＢＴの
ｎ+ 領域36およびｐ+ 領域37の表面に固定され、このカ
ソード電極38はアースされている。酸化層39がＬＩＧＢ
Ｔのｎ- 層22ａの表面に形成されて、ｐ + アノード34か
らｐウエル35を越えてＬＩＧＢＴのカソードのｎ+ 領域
36の上まで延在している。
【００１５】ゲート電極40、41がＬＩＧＢＴ、ＬＤＭＯ
Ｓの各酸化層39、33に各々固定されている。同様に、電
極42、43がＬＩＧＢＴのｐ+ アノード34、ＬＤＭＯＳの
ｎ+ドレイン28にそれぞれ固着され、これらアノード電
極42、43自体は電気的に相互接続されている。上記半導
体装置の動作特性をシミュレーションによって調べた。
このシミュレーション用に試作した装置の全幅（図３の
左右の幅）は１４３μｍであった。トレンチウエル23の
幅は３μｍとした。ｎ- ドリフト層22ａおよび22ｂのド
ーピング濃度はそれぞれ１０15ｃｍ-3で、ｐ- 基板21の
ドーピングは７×１０13ｃｍ-3であった。ゲート酸化層
39、33の厚さは各々40ｎｍであった。
Ｓの各酸化層39、33に各々固定されている。同様に、電
極42、43がＬＩＧＢＴのｐ+ アノード34、ＬＤＭＯＳの
ｎ+ドレイン28にそれぞれ固着され、これらアノード電
極42、43自体は電気的に相互接続されている。上記半導
体装置の動作特性をシミュレーションによって調べた。
このシミュレーション用に試作した装置の全幅（図３の
左右の幅）は１４３μｍであった。トレンチウエル23の
幅は３μｍとした。ｎ- ドリフト層22ａおよび22ｂのド
ーピング濃度はそれぞれ１０15ｃｍ-3で、ｐ- 基板21の
ドーピングは７×１０13ｃｍ-3であった。ゲート酸化層
39、33の厚さは各々40ｎｍであった。
【００１６】図５に各ゲート電極40、41の印加電圧が５
Ｖの場合のカソード電流とアノード電圧の関係を示す。
この装置は、アノード電圧0.7 Ｖまで、典型的なＬＤＭ
ＯＳ伝導を示す。両伝導メカニズ間の遷移はスムースで
あるが、アノード電圧が0.7Ｖ以上になるとＬＩＧＢＴ
伝導が支配的になる。このように、0.7 Ｖ以上のアノー
ド電圧を印加することによって、ＬＩＧＢＴの長所であ
る低オン抵抗を容易に実現できる。
Ｖの場合のカソード電流とアノード電圧の関係を示す。
この装置は、アノード電圧0.7 Ｖまで、典型的なＬＤＭ
ＯＳ伝導を示す。両伝導メカニズ間の遷移はスムースで
あるが、アノード電圧が0.7Ｖ以上になるとＬＩＧＢＴ
伝導が支配的になる。このように、0.7 Ｖ以上のアノー
ド電圧を印加することによって、ＬＩＧＢＴの長所であ
る低オン抵抗を容易に実現できる。
【００１７】シミュレーションに供した装置の破壊電圧
は５５０Ｖで、パンチスルー破壊によって制約されてい
るものと思われるが、ＬＩＧＢＴのｐ+ アノード34の下
にｎバッファー層を設けることで改善できるものと思わ
れる。次に、この装置のターンオフ特性を調べた。図６
は、ＬＤＭＯＳのゲート41への印加電圧を５Ｖに固定
し、オン電流を４×１０-5Ａ／μｍとし、ＬＩＧＢＴの
ゲート40への印加電圧を４０ｎｓの間に５Ｖから０Ｖま
で減少させた場合のアノード電圧の時間変化を示す。同
図から判るように、アノード電圧は３００ｎｓ以内に２
０Ｖまで上昇する。この期間に、ＬＩＧＢＴとＬＤＭＯ
Ｓの間の電流の分割比率は、Ｉ（ＬＤＭＯＳ）／Ｉ（Ｌ
ＩＧＢＴ）＝０．７５／３．２５からｔ＝３００ｎｓ時
のＩ（ＬＤＭＯＳ）／Ｉ（ＬＩＧＢＴ）＝３．９／０．
１へと変化する。このように、ＬＩＧＢＴのゲート40へ
の印加電圧が０Ｖまで減少してから約３００ｎｓ後に
は、実質的に純粋なＬＤＭＯＳ動作が得られることにな
る。
は５５０Ｖで、パンチスルー破壊によって制約されてい
るものと思われるが、ＬＩＧＢＴのｐ+ アノード34の下
にｎバッファー層を設けることで改善できるものと思わ
れる。次に、この装置のターンオフ特性を調べた。図６
は、ＬＤＭＯＳのゲート41への印加電圧を５Ｖに固定
し、オン電流を４×１０-5Ａ／μｍとし、ＬＩＧＢＴの
ゲート40への印加電圧を４０ｎｓの間に５Ｖから０Ｖま
で減少させた場合のアノード電圧の時間変化を示す。同
図から判るように、アノード電圧は３００ｎｓ以内に２
０Ｖまで上昇する。この期間に、ＬＩＧＢＴとＬＤＭＯ
Ｓの間の電流の分割比率は、Ｉ（ＬＤＭＯＳ）／Ｉ（Ｌ
ＩＧＢＴ）＝０．７５／３．２５からｔ＝３００ｎｓ時
のＩ（ＬＤＭＯＳ）／Ｉ（ＬＩＧＢＴ）＝３．９／０．
１へと変化する。このように、ＬＩＧＢＴのゲート40へ
の印加電圧が０Ｖまで減少してから約３００ｎｓ後に
は、実質的に純粋なＬＤＭＯＳ動作が得られることにな
る。
【００１８】３００ｎｓ後には、ＬＤＭＯＳのゲート41
への印加電圧を０Ｖに減少させる。アノード電圧の時間
変化を図６と同様に、但しアノード電圧はかなり縮尺し
て示す図７に記載されているように、ＬＤＭＯＳのゲー
ト41への印加電圧を０Ｖに減じると、アノード電圧は極
めて急激に上昇し、２０ｎｓ以内に約５００Ｖに達す
る。図８に示されているように、アノード電流は約２０
ｎｓ以内（即ちＬＤＭＯＳのゲート41の電圧を切ってか
ら２０乃至４０ｎｓの期間）に極めて小さくなり、更に
３０ｎｓ程度経つとアノード電流は実質的に零になる。
への印加電圧を０Ｖに減少させる。アノード電圧の時間
変化を図６と同様に、但しアノード電圧はかなり縮尺し
て示す図７に記載されているように、ＬＤＭＯＳのゲー
ト41への印加電圧を０Ｖに減じると、アノード電圧は極
めて急激に上昇し、２０ｎｓ以内に約５００Ｖに達す
る。図８に示されているように、アノード電流は約２０
ｎｓ以内（即ちＬＤＭＯＳのゲート41の電圧を切ってか
ら２０乃至４０ｎｓの期間）に極めて小さくなり、更に
３０ｎｓ程度経つとアノード電流は実質的に零になる。
【００１９】従って、ＬＩＧＢＴとＬＤＭＯＳが並列に
設けられた本発明の半導体装置は、高破壊電圧、低オン
抵抗の電力用高速スイッチング装置を提供することにな
る。この装置は、ゲート電極40、41のオンオフにより簡
単に制御される。本発明の第二実施例を図９に模式的に
示す。図９においては、本発明の幾つかの横型装置が基
板に平行に形成されている。図３に示した装置を同一基
板に繰り返し配置して、同一基板に多数の装置を並列形
成できるという利点がある。
設けられた本発明の半導体装置は、高破壊電圧、低オン
抵抗の電力用高速スイッチング装置を提供することにな
る。この装置は、ゲート電極40、41のオンオフにより簡
単に制御される。本発明の第二実施例を図９に模式的に
示す。図９においては、本発明の幾つかの横型装置が基
板に平行に形成されている。図３に示した装置を同一基
板に繰り返し配置して、同一基板に多数の装置を並列形
成できるという利点がある。
【００２０】図９に示す装置に関する以下の議論におい
ては（図10に示され後で議論される装置に関しても) 、
構造が多くの点で図３の装置と似かよっているので、さ
程詳しい説明は行わない。導電型とドーピングの相対的
な程度については、図面を参照されたい。図９におい
て、第一実施例同様、ｐ- 基板21上にｎ- エピタキシャ
ル層22が形成される。図９と図３の実施例の主な違い
は、図３の実施例にいてはＬＩＧＢＴとＬＤＭＯＳそれ
ぞれのドレイン／アノードがトレンチウエルによって分
離されていたのに反し、図９の実施例においては、各ト
ランジスタのカソード／ソースがトレンチウエルによっ
て分離されている点である。図９には中央のトレンチウ
エル50が示されている。
ては（図10に示され後で議論される装置に関しても) 、
構造が多くの点で図３の装置と似かよっているので、さ
程詳しい説明は行わない。導電型とドーピングの相対的
な程度については、図面を参照されたい。図９におい
て、第一実施例同様、ｐ- 基板21上にｎ- エピタキシャ
ル層22が形成される。図９と図３の実施例の主な違い
は、図３の実施例にいてはＬＩＧＢＴとＬＤＭＯＳそれ
ぞれのドレイン／アノードがトレンチウエルによって分
離されていたのに反し、図９の実施例においては、各ト
ランジスタのカソード／ソースがトレンチウエルによっ
て分離されている点である。図９には中央のトレンチウ
エル50が示されている。
【００２１】ＬＩＧＢＴ用のカソードC1は、図９におい
て、トレンチウエル50の左側に設けられている。ＬＤＭ
ＯＳ用のソースS2は、図９において、トレンチウエル50
の右側に設けられている。ＬＩＧＢＴのカソードC1およ
びＬＤＭＯＳのソースS2は共に従来のものと同じであ
り、既述の通りである。ＬＩＧＢＴ用のアノードA1は、
図９において、ＬＩＧＢＴ用のカソードC1の左側に設け
られている。ＬＤＭＯＳ用のドレインD2は、図９におい
て、ＬＤＭＯＳ用のソースS2の右側に設けられている。
ゲート電極G1、G2は、図３の実施例について述べたよう
に、ＬＩＧＢＴおよびＬＤＭＯＳの適切な領域の上に設
けられている。
て、トレンチウエル50の左側に設けられている。ＬＤＭ
ＯＳ用のソースS2は、図９において、トレンチウエル50
の右側に設けられている。ＬＩＧＢＴのカソードC1およ
びＬＤＭＯＳのソースS2は共に従来のものと同じであ
り、既述の通りである。ＬＩＧＢＴ用のアノードA1は、
図９において、ＬＩＧＢＴ用のカソードC1の左側に設け
られている。ＬＤＭＯＳ用のドレインD2は、図９におい
て、ＬＤＭＯＳ用のソースS2の右側に設けられている。
ゲート電極G1、G2は、図３の実施例について述べたよう
に、ＬＩＧＢＴおよびＬＤＭＯＳの適切な領域の上に設
けられている。
【００２２】図９には、構造の繰り返しが示されてい
る。特にＬＩＧＢＴのアノードA1の左側には別のＬＩＧ
ＢＴのカソード構造C3と、これに対応するゲートG3と、
が設けられている。第二のＬＩＧＢＴ用のアノードは前
述の第一のＬＩＧＢＴのアノードA1であって、従ってア
ノードを共用していことになる。更に、第二のＬＩＧＢ
ＴのカソードC3の左側に第二のトレンチウエル51がエピ
タキシャル層22を貫通して設けられ、第二のＬＩＧＢＴ
構造C3、G3、A1を装置の他の部分から分離している。例
えば、ＬＤＭＯＳ用のゲートとソースの構造を第二のト
レンチ51の左側に設けてもよい。
る。特にＬＩＧＢＴのアノードA1の左側には別のＬＩＧ
ＢＴのカソード構造C3と、これに対応するゲートG3と、
が設けられている。第二のＬＩＧＢＴ用のアノードは前
述の第一のＬＩＧＢＴのアノードA1であって、従ってア
ノードを共用していことになる。更に、第二のＬＩＧＢ
ＴのカソードC3の左側に第二のトレンチウエル51がエピ
タキシャル層22を貫通して設けられ、第二のＬＩＧＢＴ
構造C3、G3、A1を装置の他の部分から分離している。例
えば、ＬＤＭＯＳ用のゲートとソースの構造を第二のト
レンチ51の左側に設けてもよい。
【００２３】同様にして、第二のＬＤＭＯＳ用のソース
S4とゲートG4が、第一のＬＤＭＯＳ構造S2、G2、D2のド
レインD2の右側に設けられている。図９に示すように、
ドレインD2は第一と第二のＬＤＭＯＳ構造によって共有
されている。第二ＬＤＭＯＳ構造のソースS4の右側に第
三のトレンチウエル52がエピタキシャル層22を貫通して
設けられ、第二のＬＤＭＯＳ構造S4、G4、D2を装置の他
の部分から分離している。第三のトレンチウエル52の右
側に、更に他のＬＩＧＢＴ用のカソード・ゲート構造を
設けてもよい。
S4とゲートG4が、第一のＬＤＭＯＳ構造S2、G2、D2のド
レインD2の右側に設けられている。図９に示すように、
ドレインD2は第一と第二のＬＤＭＯＳ構造によって共有
されている。第二ＬＤＭＯＳ構造のソースS4の右側に第
三のトレンチウエル52がエピタキシャル層22を貫通して
設けられ、第二のＬＤＭＯＳ構造S4、G4、D2を装置の他
の部分から分離している。第三のトレンチウエル52の右
側に、更に他のＬＩＧＢＴ用のカソード・ゲート構造を
設けてもよい。
【００２４】本発明による半導体装置の第三実施例を図
10に示す。ＬＤＭＯＳ構造S6、G6、D6に隣接してＬＩＧ
ＢＴ構造C5、G5、A5が示されている。隣接するＬＩＧＢ
ＴとＬＤＭＯＳのカソードC5とソースS6は共用され、深
いｐ+ 拡散層60によってｐ-基板21に接続されている。
図10において、ＬＩＧＢＴのアノードA5は、第一のＬＩ
ＧＢＴ構造C5、G5、A5の左側に位置する更に別のＬＩＧ
ＢＴのカソードC7およびゲートG7と共用されている。同
様に、図10において、ＬＤＭＯＳのドレインD6が第二の
ＬＤＭＯＳ構造S6、G6、D6の右側に位置する更に別のＬ
ＤＭＯＳのゲートG8およびソースS8と共用されている。
10に示す。ＬＤＭＯＳ構造S6、G6、D6に隣接してＬＩＧ
ＢＴ構造C5、G5、A5が示されている。隣接するＬＩＧＢ
ＴとＬＤＭＯＳのカソードC5とソースS6は共用され、深
いｐ+ 拡散層60によってｐ-基板21に接続されている。
図10において、ＬＩＧＢＴのアノードA5は、第一のＬＩ
ＧＢＴ構造C5、G5、A5の左側に位置する更に別のＬＩＧ
ＢＴのカソードC7およびゲートG7と共用されている。同
様に、図10において、ＬＤＭＯＳのドレインD6が第二の
ＬＤＭＯＳ構造S6、G6、D6の右側に位置する更に別のＬ
ＤＭＯＳのゲートG8およびソースS8と共用されている。
【００２５】多重セル構造を用いる場合（即ち、特定の
一基板上に２個またはそれ以上のＬＩＧＢＴとＬＤＭＯ
Ｓが設けられる場合）、場合場合に応じてＬＩＧＢＴま
たはＬＤＭＯＳのカソード／ソースに隣接する装置の端
部において、ｎ- エピタクシャル層22を貫通して基板21
に達する深いｐ+ 拡散層を設けることによって、装置を
分離することが出来る。
一基板上に２個またはそれ以上のＬＩＧＢＴとＬＤＭＯ
Ｓが設けられる場合）、場合場合に応じてＬＩＧＢＴま
たはＬＤＭＯＳのカソード／ソースに隣接する装置の端
部において、ｎ- エピタクシャル層22を貫通して基板21
に達する深いｐ+ 拡散層を設けることによって、装置を
分離することが出来る。
【００２６】上記とは逆極性のカソード電圧、アノード
電圧およびゲート電圧で動作する半導体装置を得るため
には、全ての領域について上記の装置とは逆の導電型に
なるようにドーピングを行って装置を作製すればよい。
電圧およびゲート電圧で動作する半導体装置を得るため
には、全ての領域について上記の装置とは逆の導電型に
なるようにドーピングを行って装置を作製すればよい。
【図１】従来のＬＤＭＯＳを模式的に示す断面図
【図２】従来のＬＩＧＢＴを模式的に示す断面図
【図３】本発明の半導体装置の第一実施例を模式的に示
す断面図
す断面図
【図４】図３の装置の等価回路図
【図５】図３の装置のカソード電流をアノード電圧に対
してシミュレートした結果を示す線図
してシミュレートした結果を示す線図
【図６】図３の装置のアノード電圧の時間変化をシミュ
レートした結果であって、図３の装置のターンオフ特性
を示す線図
レートした結果であって、図３の装置のターンオフ特性
を示す線図
【図７】図３の装置のアノード電圧の時間変化をシミュ
レートした結果であって、図３の装置のターンオフ特性
を示す線図
レートした結果であって、図３の装置のターンオフ特性
を示す線図
【図８】図３の装置のアノード電流の時間変化をシミュ
レートした結果で、図３の装置のターンオフ特性を示す
線図
レートした結果で、図３の装置のターンオフ特性を示す
線図
【図９】本発明の半導体装置の第二実施例を模式的に示
す断面図
す断面図
【図10】本発明の半導体装置の第三実施例を模式的に示
す断面図
す断面図
1,11,21 ・・・ ｐ- 基板 2,12,22,22a, 22b ・・・ n- エピタキシャル層 3,19,28,30,36 ・・・ n+ 領域 4,8,9,14,16,20,32,38,40,41,42,43 ・・・ 電極 5,15,29,35 ・・・ ｐウエル 6,13,18,31,34,37 ・・・ ｐ+ 領域 10,17,24,33,39 ・・・ 酸化層 9,16 ・・・ ゲート電極（フィールドプレート付） 23,50,51,52 ・・・ トレンチウエル 24 ・・・ 絶縁物層 60 ・・・ ｐ+ 拡散層 A1〜A5 ・・・ アノード C1〜C7 ・・・ カソード D1〜D6 ・・・ ドレイン G1〜G8 ・・・ ゲート電極 S1〜S8 ・・・ ソース
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｊ 9055−4Ｍ ６５５ Ｚ (72)発明者 熊谷 直樹 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内
Claims (9)
- 【請求項１】カソードと、アノードと、ゲートと、を有
する横型絶縁ゲートバイポーラトランジスタ（ＬＩＧＢ
Ｔ）と：ソースと、ドレインと、ゲートと、を有する横
型二重拡散・金属─酸化物─半導体（ＬＤＭＯＳ）と、
を備え、 ＬＩＧＢＴとＬＤＭＯＳは同一基板に横方向に形成さ
れ、ＬＩＧＢＴのカソードがＬＤＭＯＳのソースと電気
的に接続され、ＬＩＧＢＴのアノードがＬＤＭＯＳのド
レインと電気的に接続されてなることを特徴とする半導
体装置。 - 【請求項２】ＬＩＧＢＴのアノードがトレンチウエルに
よってＬＤＭＯＳのドレインと分離されてなることを特
徴とする請求項１に記載の半導体装置。 - 【請求項３】それぞれのドレインとアノードとがトレン
チウエル上に配設された導体によって接続されてなるこ
とを特徴とする請求項２に記載の半導体装置。 - 【請求項４】ＬＩＧＢＴのカソードがトレンチウエルに
よってＬＤＭＯＳのソースと分離されてなることを特徴
とする請求項１に記載の半導体装置。 - 【請求項５】それぞれのカソードとソースとがトレンチ
ウエル上に配設された導体によって接続されてなること
を特徴とする請求項４に記載の半導体装置。 - 【請求項６】トレンチウエルに基板の酸化物を充填して
なることを特徴とする請求項２乃至５のいずれかの項に
記載の半導体装置。 - 【請求項７】トレンチウエルが基板の酸化物により充填
され、この酸化物自身が更に他の物質により充填されて
なることを特徴とする請求項２乃至５のいずれかの項に
記載の半導体装置。 - 【請求項８】ＬＩＧＢＴのカソードがＬＤＭＯＳのソー
スと深い拡散層によって接続されてなることを特徴とす
る請求項１に記載の半導体装置。 - 【請求項９】ゲートの各々に電圧をオンし、続いてＬＩ
ＧＢＴのゲート電圧をオフし、ＬＩＧＢＴのゲート電圧
オフの一定時間後にＬＤＭＯＳのゲート電圧をオフする
ことを特徴とする請求項１乃至８のいずれかの項に記載
の半導体装置の駆動方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9423423:4 | 1994-11-14 | ||
| GB9423423A GB9423423D0 (en) | 1994-11-14 | 1994-11-14 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08213617A true JPH08213617A (ja) | 1996-08-20 |
Family
ID=10764708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7284856A Pending JPH08213617A (ja) | 1994-11-14 | 1995-11-01 | 半導体装置およびその駆動方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH08213617A (ja) |
| GB (2) | GB9423423D0 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000005767A1 (en) * | 1998-07-23 | 2000-02-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
| JP2007318062A (ja) * | 2006-04-27 | 2007-12-06 | Matsushita Electric Ind Co Ltd | 高耐圧半導体スイッチング素子 |
| JP2010153704A (ja) * | 2008-12-26 | 2010-07-08 | Hitachi Ltd | 半導体装置ならびにそれを用いた電力変換装置 |
| CN102593127A (zh) * | 2012-02-27 | 2012-07-18 | 电子科技大学 | 一种复合功率半导体器件 |
| US8698238B2 (en) | 2011-12-12 | 2014-04-15 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of forming the same |
| CN104916674A (zh) * | 2015-04-17 | 2015-09-16 | 东南大学 | 一种电流增强型横向绝缘栅双极型晶体管 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798538A (en) * | 1995-11-17 | 1998-08-25 | International Rectifier Corporation | IGBT with integrated control |
| US6133591A (en) * | 1998-07-24 | 2000-10-17 | Philips Electronics North America Corporation | Silicon-on-insulator (SOI) hybrid transistor device structure |
| US6429077B1 (en) * | 1999-12-02 | 2002-08-06 | United Microelectronics Corp. | Method of forming a lateral diffused metal-oxide semiconductor transistor |
| DE10023956A1 (de) * | 2000-05-16 | 2001-11-22 | Bosch Gmbh Robert | Halbleiter-Leistungsbauelement |
| US7605446B2 (en) | 2006-07-14 | 2009-10-20 | Cambridge Semiconductor Limited | Bipolar high voltage/power semiconductor device having first and second insulated gated and method of operation |
| WO2010057340A1 (zh) * | 2008-11-19 | 2010-05-27 | 深圳市联德合微电子有限公司 | 一种采用ligbt输出级的集成电路 |
| DE102011002857A1 (de) * | 2011-01-19 | 2012-07-19 | Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik | Halbleiterbauelement mit einem BiLDMOS- oder SOI-BiLDMOS- Transistor, sowie Kaskodenschaltung |
| CN107564814B (zh) * | 2016-06-30 | 2020-11-10 | 株洲中车时代半导体有限公司 | 一种制作功率半导体的方法 |
| CN107564952B (zh) * | 2016-06-30 | 2021-06-22 | 株洲中车时代半导体有限公司 | 一种功率半导体 |
-
1994
- 1994-11-14 GB GB9423423A patent/GB9423423D0/en active Pending
-
1995
- 1995-11-01 JP JP7284856A patent/JPH08213617A/ja active Pending
- 1995-11-13 GB GB9523207A patent/GB2295052B/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000005767A1 (en) * | 1998-07-23 | 2000-02-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
| US6307246B1 (en) | 1998-07-23 | 2001-10-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor resurf devices formed by oblique trench implantation |
| JP2007318062A (ja) * | 2006-04-27 | 2007-12-06 | Matsushita Electric Ind Co Ltd | 高耐圧半導体スイッチング素子 |
| JP2010153704A (ja) * | 2008-12-26 | 2010-07-08 | Hitachi Ltd | 半導体装置ならびにそれを用いた電力変換装置 |
| US8698238B2 (en) | 2011-12-12 | 2014-04-15 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of forming the same |
| CN102593127A (zh) * | 2012-02-27 | 2012-07-18 | 电子科技大学 | 一种复合功率半导体器件 |
| CN104916674A (zh) * | 2015-04-17 | 2015-09-16 | 东南大学 | 一种电流增强型横向绝缘栅双极型晶体管 |
| CN104916674B (zh) * | 2015-04-17 | 2017-10-31 | 东南大学 | 一种电流增强型横向绝缘栅双极型晶体管 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2295052A (en) | 1996-05-15 |
| GB9423423D0 (en) | 1995-01-11 |
| GB9523207D0 (en) | 1996-01-17 |
| GB2295052B (en) | 1998-07-15 |
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