JPH0418763A - デュアルゲート型絶縁ゲートバイポーラトランジスタ - Google Patents
デュアルゲート型絶縁ゲートバイポーラトランジスタInfo
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- JPH0418763A JPH0418763A JP12238990A JP12238990A JPH0418763A JP H0418763 A JPH0418763 A JP H0418763A JP 12238990 A JP12238990 A JP 12238990A JP 12238990 A JP12238990 A JP 12238990A JP H0418763 A JPH0418763 A JP H0418763A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、一つの半導体基板上にオンの際にキャリアを
供給するためのＭＯ３構造のほかにオフの際にキャリア
を引抜くためのＭＯ３構造を有するデボ、アルゲーＩ・
型絶縁ゲートバイポーラトランジスタ （以下Ｉ ＧＢ
Ｔと記す）に関する。
供給するためのＭＯ３構造のほかにオフの際にキャリア
を引抜くためのＭＯ３構造を有するデボ、アルゲーＩ・
型絶縁ゲートバイポーラトランジスタ （以下Ｉ ＧＢ
Ｔと記す）に関する。
ス・イツチング用半導体素子は、定常ロスとスイッチン
グしＩスの双方が小さいことが理想であり、この目的の
ため各種の半導体素子が提案されている。しかしながら
、一般的には定常ロスとスイッチングロスはトレードオ
フの関係にあり、定常ロスを低減しようとするとスイッ
チングロスが増大するという問題がある。これは、定常
ロスを低下させるためには伝導度変調を利用したバイポ
ーラ動作を行わせる必要があるが、バイポーラ動作を行
う場合には小数キャリアが消滅するまでに時間がかかり
、ターンオフタイムの増大すなわちスイ・７ヂングロス
が増大することによる。この小数キャリアの再結合を促
進しスイッチングロスを低減するためにライフタイムキ
ラーを導入すると、伝導度変調が少なくなりオン電圧す
なわぢ、定常ロスが増大する。これを改炸する手段の一
つとしてデュアルゲート型ＩＧＢＴ、デュアルゲ−１へ
型Ｓｉサイリスタなどが提案されている。第２図は特開
昭６４−５７６７４号公報で公知のデュアルゲート型Ｉ
ＧＢＴＯ例で、ｎ型あるいはｐ型シリコン基板１０の上
にｎ−エピタキシャル層１が積層され、その表面部にｐ
型のベース領域２１およびドレイン領域２２が形成され
ている。さらにｐベース領域２１およびドレイン領域２
２表面部にそれぞれ第一・ｎ゛ソース領域３１および第
二ｎ゛ソース領域３２が形成されており、各ソース領域
３１．３２とｎ−層１にはさまれて露出しているｐベー
ス領域２１．ドレイン領域２２の表面上にはゲート酸化
膜４を介して第一ゲート電極５１．第二ゲート電極５２
が設けられている。
グしＩスの双方が小さいことが理想であり、この目的の
ため各種の半導体素子が提案されている。しかしながら
、一般的には定常ロスとスイッチングロスはトレードオ
フの関係にあり、定常ロスを低減しようとするとスイッ
チングロスが増大するという問題がある。これは、定常
ロスを低下させるためには伝導度変調を利用したバイポ
ーラ動作を行わせる必要があるが、バイポーラ動作を行
う場合には小数キャリアが消滅するまでに時間がかかり
、ターンオフタイムの増大すなわちスイ・７ヂングロス
が増大することによる。この小数キャリアの再結合を促
進しスイッチングロスを低減するためにライフタイムキ
ラーを導入すると、伝導度変調が少なくなりオン電圧す
なわぢ、定常ロスが増大する。これを改炸する手段の一
つとしてデュアルゲート型ＩＧＢＴ、デュアルゲ−１へ
型Ｓｉサイリスタなどが提案されている。第２図は特開
昭６４−５７６７４号公報で公知のデュアルゲート型Ｉ
ＧＢＴＯ例で、ｎ型あるいはｐ型シリコン基板１０の上
にｎ−エピタキシャル層１が積層され、その表面部にｐ
型のベース領域２１およびドレイン領域２２が形成され
ている。さらにｐベース領域２１およびドレイン領域２
２表面部にそれぞれ第一・ｎ゛ソース領域３１および第
二ｎ゛ソース領域３２が形成されており、各ソース領域
３１．３２とｎ−層１にはさまれて露出しているｐベー
ス領域２１．ドレイン領域２２の表面上にはゲート酸化
膜４を介して第一ゲート電極５１．第二ゲート電極５２
が設けられている。
そして、ｐベース領域２１と第一ソース領域３１に共通
にソース電極６が、ドレイン領域２２と第二ソース領域
３２に共通にドレイン電極７が接触している。
にソース電極６が、ドレイン領域２２と第二ソース領域
３２に共通にドレイン電極７が接触している。
以下、本素子の動作を説明する。本素子をオンさせるに
は、ｎ゛層１ｐベース領域２１．第一ソース領域３１３
ゲート酸化膜４および第一ゲート電極５１により構成
される第−ＭＯ３ＦＥＴのゲート電極５１にゲートしき
い値以−トの電圧を印加してオン状態にする。第−ＭＯ
３ＦＥＴがオンすることにより、ソース領域３１からベ
ース領域２１の表面反転層を通−って電子がｎ−層１に
流入する。ｎ”層１乙こ電子が流入すると、ｐ型ドレイ
ン領域２２から正孔が注入され、ｎ−層１ （および基
板１０）がいわゆる伝導度変調を受け、本素子は従来の
シングルゲート型Ｉ Ｇ Ｂ Ｔとして動作する。一方
、本素子をオフさせるには、先ず第二ゲート電極５２に
ゲートシきい値以上の電圧を印加し、ｎ−層１．ドレイ
ン領域２２．第二ソース領域３２．ゲート酸化膜４およ
び第二ゲート電極５２により構成される第二Ｍ ＯＳ
Ｆ Ｅ Ｔをオンさせる。これにより、ドレイン領域２
２０表面反転層よりｎ−層１中の電子が引抜かれ、ドし
・イン領域２２からの正札の注入は急速に低トし２、素
子はＭＯＳＦＥＴあるいはアノード１１−１−型Ｉ Ｇ
Ｂ Ｔとして動作する６したがって、ｎ−層１ （お
よび基板）に生じていた伝導度変調はなくなり、このあ
と第−ＭＯ３ＦＥＴをオフすることにより、素子を高速
度でターンオフすることができる。
は、ｎ゛層１ｐベース領域２１．第一ソース領域３１３
ゲート酸化膜４および第一ゲート電極５１により構成
される第−ＭＯ３ＦＥＴのゲート電極５１にゲートしき
い値以−トの電圧を印加してオン状態にする。第−ＭＯ
３ＦＥＴがオンすることにより、ソース領域３１からベ
ース領域２１の表面反転層を通−って電子がｎ−層１に
流入する。ｎ”層１乙こ電子が流入すると、ｐ型ドレイ
ン領域２２から正孔が注入され、ｎ−層１ （および基
板１０）がいわゆる伝導度変調を受け、本素子は従来の
シングルゲート型Ｉ Ｇ Ｂ Ｔとして動作する。一方
、本素子をオフさせるには、先ず第二ゲート電極５２に
ゲートシきい値以上の電圧を印加し、ｎ−層１．ドレイ
ン領域２２．第二ソース領域３２．ゲート酸化膜４およ
び第二ゲート電極５２により構成される第二Ｍ ＯＳ
Ｆ Ｅ Ｔをオンさせる。これにより、ドレイン領域２
２０表面反転層よりｎ−層１中の電子が引抜かれ、ドし
・イン領域２２からの正札の注入は急速に低トし２、素
子はＭＯＳＦＥＴあるいはアノード１１−１−型Ｉ Ｇ
Ｂ Ｔとして動作する６したがって、ｎ−層１ （お
よび基板）に生じていた伝導度変調はなくなり、このあ
と第−ＭＯ３ＦＥＴをオフすることにより、素子を高速
度でターンオフすることができる。
このようなデュアルゲーＩ・型Ｉ ＧＢＴを駆動するに
は、ソース電極６を接地し、ドレイン電極７に主回路電
源から正の電圧を印加し、デー１〜電極５１にドレイン
電極に印加する電圧以下の正の電圧を印加して第一のＭ
ＯＳＦＥＴをオンさせる。
は、ソース電極６を接地し、ドレイン電極７に主回路電
源から正の電圧を印加し、デー１〜電極５１にドレイン
電極に印加する電圧以下の正の電圧を印加して第一のＭ
ＯＳＦＥＴをオンさせる。
方、第二のＭＯＳ Ｆ ＥＴをオンさせるには、ドレイ
ン電極７に印加する電圧以トの高い正の電圧をゲート電
極５２に印加する必要がある。従って、本素子を駆動す
るには、別の絶縁電源を使用するか、チャージポンプな
どの回路を付加することにより主回路電源より駆動電源
を作ることが必要である。
ン電極７に印加する電圧以トの高い正の電圧をゲート電
極５２に印加する必要がある。従って、本素子を駆動す
るには、別の絶縁電源を使用するか、チャージポンプな
どの回路を付加することにより主回路電源より駆動電源
を作ることが必要である。
本発明の目的は、上記の欠点を除去し、第二ＭＯＳＦＥ
Ｔの駆動電源を主回路側から簡単に得ることができ、使
用の際のコストダウンができるデュアルゲート型Ｉ Ｇ
ＢＴを提供することにある。
Ｔの駆動電源を主回路側から簡単に得ることができ、使
用の際のコストダウンができるデュアルゲート型Ｉ Ｇ
ＢＴを提供することにある。
ｌ１記の目的を達成するために、第一の本発明は第二導
電型の半導体層の表面部に選択的に形成された第一導電
型の第一ベース領域と第二導電型で］１；ｊ記半導体層
より高不純物濃度の第二ベース領域とをもう、第一ベー
ス領域の表面部に選択的に第導電型の第一ソース領域が
、第二ベース領域の表面部に選択的に第−ｉ電型のドレ
イン領域および第一導電型の第二ソース領域がそれぞれ
形成され、第一−−ｚ−ス領域および第一−ソース領域
に共通にソース電極が、ドレイン領域にドレイン電極が
それぞれ接触し、また第二ベース領域および第二ソース
領域に共通に短絡電極が接触し、第一ベース領域の第一
ソース領域および前記半導体層にはさまれた領域の表面
上に第一ゲート電極を、第二ベース領域のトレイン領域
および第二ソース領域にはさまれた領域の表面上に第二
ゲート電極をそれぞれゲート絶縁膜を介して備えたもの
とする。
電型の半導体層の表面部に選択的に形成された第一導電
型の第一ベース領域と第二導電型で］１；ｊ記半導体層
より高不純物濃度の第二ベース領域とをもう、第一ベー
ス領域の表面部に選択的に第導電型の第一ソース領域が
、第二ベース領域の表面部に選択的に第−ｉ電型のドレ
イン領域および第一導電型の第二ソース領域がそれぞれ
形成され、第一−−ｚ−ス領域および第一−ソース領域
に共通にソース電極が、ドレイン領域にドレイン電極が
それぞれ接触し、また第二ベース領域および第二ソース
領域に共通に短絡電極が接触し、第一ベース領域の第一
ソース領域および前記半導体層にはさまれた領域の表面
上に第一ゲート電極を、第二ベース領域のトレイン領域
および第二ソース領域にはさまれた領域の表面上に第二
ゲート電極をそれぞれゲート絶縁膜を介して備えたもの
とする。
第二の本発明は、第二導電型の半導体層の表面部にそれ
ぞれ選択的に形成された第一導電型の第一ベース領域と
第二ベース領域とをもち、第一ベース領域の表面部に選
択的に第二導電型の第一ソース領域が、第二ベース領域
の表面部に選択的に第二導電型の第二ソース領域がそれ
ぞれ形成され、さらに第二ベース領域の第二ソース領域
および前記半導体層にはさまれた領域の表面部に第二導
電型のチャネル層が形成され、第一ベース領域および第
一ソース領域に共通にソース電極が、ドレイン領域およ
び第二ソース領域に共通にドレイン電極が接触し、第一
ベース領域の第一ソース領域および前記半導体層にはさ
まれた領域の表面上に第一ゲート電極を、前記チャネル
層の表面上に第二ゲート電極をそれぞれゲート絶縁膜を
介して備えたものとする。
ぞれ選択的に形成された第一導電型の第一ベース領域と
第二ベース領域とをもち、第一ベース領域の表面部に選
択的に第二導電型の第一ソース領域が、第二ベース領域
の表面部に選択的に第二導電型の第二ソース領域がそれ
ぞれ形成され、さらに第二ベース領域の第二ソース領域
および前記半導体層にはさまれた領域の表面部に第二導
電型のチャネル層が形成され、第一ベース領域および第
一ソース領域に共通にソース電極が、ドレイン領域およ
び第二ソース領域に共通にドレイン電極が接触し、第一
ベース領域の第一ソース領域および前記半導体層にはさ
まれた領域の表面上に第一ゲート電極を、前記チャネル
層の表面上に第二ゲート電極をそれぞれゲート絶縁膜を
介して備えたものとする。
第一の発明においては、ドレイン電極の接触する第一導
電型のドレイン領域、ドレイン領域を囲む第二導電型の
第二ベース領域、その第二ベース領域と短絡電極で短絡
される第一導電型の第二ソース領域および第二ゲート電
極からなる第二０ＭＯ３ＦＥＴのチャネルは第一のＭＯ
ＳＦＥＴと逆の第一導電型であり、ドレイン電極に印加
される電位よりもソース電極の電位に近い電位に第二ゲ
ート電極を印加することによりオンさせることができ、
第−ＭＯ３ＦＥＴのオフに先立って高抵抗層のキャリア
を引抜くことができる。なお、第二ベース領域は、第二
導電型の半導体層と第一導電型のベース層との間に逆電
圧が印加されたときに、高抵抗の半導体層に空乏層が広
がってドレイン領域に達し一ζバンチスルーすることを
防ぐためのノ＼ッファ層としても役立つ。また、短絡電
極はキャリア引抜き時のキャリア変換に役立つ。第二の
発明では、ドレイン電極の接触する第二導電型のドレイ
ン領域、第二導電型の半導体層、両者にはさまれた領域
の表面部に設けられた第二導電型のチャネル層および第
二ゲート電極により構成される第二ＭＯＳＦＥＴは、デ
プレッション型ＭＯ３ＦＥＴであり、ドレイン電極に印
加される電位よりソース電極の電位に近い電位に第二ゲ
ート電極をすることによりオフさせることができる。す
なわち、いずれも主回路電源電位範囲内に駆動電圧範囲
を選定することが可能になり、駆動電源を主回路側から
簡単に得られる。
電型のドレイン領域、ドレイン領域を囲む第二導電型の
第二ベース領域、その第二ベース領域と短絡電極で短絡
される第一導電型の第二ソース領域および第二ゲート電
極からなる第二０ＭＯ３ＦＥＴのチャネルは第一のＭＯ
ＳＦＥＴと逆の第一導電型であり、ドレイン電極に印加
される電位よりもソース電極の電位に近い電位に第二ゲ
ート電極を印加することによりオンさせることができ、
第−ＭＯ３ＦＥＴのオフに先立って高抵抗層のキャリア
を引抜くことができる。なお、第二ベース領域は、第二
導電型の半導体層と第一導電型のベース層との間に逆電
圧が印加されたときに、高抵抗の半導体層に空乏層が広
がってドレイン領域に達し一ζバンチスルーすることを
防ぐためのノ＼ッファ層としても役立つ。また、短絡電
極はキャリア引抜き時のキャリア変換に役立つ。第二の
発明では、ドレイン電極の接触する第二導電型のドレイ
ン領域、第二導電型の半導体層、両者にはさまれた領域
の表面部に設けられた第二導電型のチャネル層および第
二ゲート電極により構成される第二ＭＯＳＦＥＴは、デ
プレッション型ＭＯ３ＦＥＴであり、ドレイン電極に印
加される電位よりソース電極の電位に近い電位に第二ゲ
ート電極をすることによりオフさせることができる。す
なわち、いずれも主回路電源電位範囲内に駆動電圧範囲
を選定することが可能になり、駆動電源を主回路側から
簡単に得られる。
以下、第２図を含めて各図に共通の部分に同一の符号を
付した図を引用して本発明の実施例について説明する。
付した図を引用して本発明の実施例について説明する。
第１図に示す素子の第２図の素子と異なる点は、第二Ｍ
ＯＳＦＥＴがｎ型第二ベース領域８をもっており、その
中央にｐ゛ ドレイン領域８１、その両側にｐ゛第二ソ
ース領域８２が形成され、第二ゲート電極５２は、ドレ
イン領域８１と第二ソース領域８２にはさまれて露出し
ているｎベース領域８の表面上にゲート酸化膜４を介し
て設けられていることである。ｐ゛ ドレイン領域８１
にはドレイン電極が接触し、第二ソース領域８２は、第
二ベース領域８に形成されたｎ゛接触領域３３に共通に
接触する短絡電極７１により第二ベース領域と接続され
ている。この素子をオンするには、第二ＭＯＳＦＥＴを
オフしておき、第一ベース領域２１第一ソース領域３１
．ｎ−層１、ゲート酸化膜４゜第−デー１〜電極５１で
構成される第−ＭＯＳ Ｆ ＥＴをオンさせる。これに
より本素子はバッファとしてｎ ｅＭＭＢ２有するＩ
ＧＢＴとして動作する。
ＯＳＦＥＴがｎ型第二ベース領域８をもっており、その
中央にｐ゛ ドレイン領域８１、その両側にｐ゛第二ソ
ース領域８２が形成され、第二ゲート電極５２は、ドレ
イン領域８１と第二ソース領域８２にはさまれて露出し
ているｎベース領域８の表面上にゲート酸化膜４を介し
て設けられていることである。ｐ゛ ドレイン領域８１
にはドレイン電極が接触し、第二ソース領域８２は、第
二ベース領域８に形成されたｎ゛接触領域３３に共通に
接触する短絡電極７１により第二ベース領域と接続され
ている。この素子をオンするには、第二ＭＯＳＦＥＴを
オフしておき、第一ベース領域２１第一ソース領域３１
．ｎ−層１、ゲート酸化膜４゜第−デー１〜電極５１で
構成される第−ＭＯＳ Ｆ ＥＴをオンさせる。これに
より本素子はバッファとしてｎ ｅＭＭＢ２有するＩ
ＧＢＴとして動作する。
方、本素子をオフするには、第二ゲート電極５２にゲー
［・シきい値以上の電圧を印加して第二ＭＯＳＦＥＴを
オンさせることにより、ｎバッファ領域８中の電子を、
第二ベース領域８−・接触領域３３−短絡電極７１−第
二ソース領域８２−ベース領域８０表面反転層 （ｐチ
ャネル）−・ドレイン領域８１−トレイン電極７の径路
により引き抜く。このため、第２図の素子と同様の効果
により、ｎ−層１ くおよび基板１０）に生じていた伝
導度変調がなくなり、このあと第−ＭＯＳＦＥＴをオフ
させることにより、本素子はＭ ＯＳ Ｆ Ｅ Ｔある
いはアノードショト型Ｉ ＧＢＴとして高速（こターン
オフさせることができる。な才？、電極７１はｐ型９］
域通過のためにキャリアを電子から正孔へ変換する役を
する金属電極である。
［・シきい値以上の電圧を印加して第二ＭＯＳＦＥＴを
オンさせることにより、ｎバッファ領域８中の電子を、
第二ベース領域８−・接触領域３３−短絡電極７１−第
二ソース領域８２−ベース領域８０表面反転層 （ｐチ
ャネル）−・ドレイン領域８１−トレイン電極７の径路
により引き抜く。このため、第２図の素子と同様の効果
により、ｎ−層１ くおよび基板１０）に生じていた伝
導度変調がなくなり、このあと第−ＭＯＳＦＥＴをオフ
させることにより、本素子はＭ ＯＳ Ｆ Ｅ Ｔある
いはアノードショト型Ｉ ＧＢＴとして高速（こターン
オフさせることができる。な才？、電極７１はｐ型９］
域通過のためにキャリアを電子から正孔へ変換する役を
する金属電極である。
第３図に示した実施例は、薄く一層多量にドープされた
エピタキシャル層を用いて高耐圧で低いオン抵抗を得る
公知のリサーフ （表面電界減少）技術を用いたもので
、ソース電極６に接触するｐ゛分離領域８３および基板
１０に達するｐ゛埋込領域８４により、また基板の裏面
に接触する基板電極ｌ］により、ｐ”基板１０をソース
電位としている。なお、このようにリサーフ技術を使用
した場合に番よ、素子がオフ状態になったときにｎ、、
ｇ域１がすべて空乏化することから、ｐｌ ドレイン領
域８１にバンチスルーを防止するバッファとして、第二
ベース領域８が役立つ。
エピタキシャル層を用いて高耐圧で低いオン抵抗を得る
公知のリサーフ （表面電界減少）技術を用いたもので
、ソース電極６に接触するｐ゛分離領域８３および基板
１０に達するｐ゛埋込領域８４により、また基板の裏面
に接触する基板電極ｌ］により、ｐ”基板１０をソース
電位としている。なお、このようにリサーフ技術を使用
した場合に番よ、素子がオフ状態になったときにｎ、、
ｇ域１がすべて空乏化することから、ｐｌ ドレイン領
域８１にバンチスルーを防止するバッファとして、第二
ベース領域８が役立つ。
第４図に示す実施例では、第２図の素子と異なる点は、
第二ＭＯＳ Ｆ ＥＴのドレイン領域２２のゲート電極
５２ムこ面するチャネル領域にｎ拡散層９を形成したこ
とである。これにより第二Ｍ ＯＳ Ｆ ＩＦ。
第二ＭＯＳ Ｆ ＥＴのドレイン領域２２のゲート電極
５２ムこ面するチャネル領域にｎ拡散層９を形成したこ
とである。これにより第二Ｍ ＯＳ Ｆ ＩＦ。
Ｔはデプレッション型になるので、デー１〜電極５２に
電圧を印加しないときにオンしており、電圧を印加する
ことによりオフさせることにより、上記の各デュアルゲ
ート型ＩＧＢＴと同様の動作をさせることができる。
電圧を印加しないときにオンしており、電圧を印加する
ことによりオフさせることにより、上記の各デュアルゲ
ート型ＩＧＢＴと同様の動作をさせることができる。
本発明によれば、第二導電型のチャネルが形成される第
−ＭＯＳＦＥＴに対し、第二ＭＯ３ＦＥ′ｒ゛に形成さ
れるチャネルを第一導電型とすることにより、あるいは
第二ＭＯＳＦＥＴをデプレッション型Ｍ ＯＳ Ｆ ｆ
シ゛■゛とすることにより、第一１第−ＭＯ３ＦＥＴ双
方の駆動電圧を主回路電源電圧範囲内に設定できるよう
になった。この結果、別の絶縁電源あるいはチャージポ
ンプなどの回路の必要はなく、ゲート駆動電源を主回路
電源より簡単にＧＩることかでき、デュアルゲート型Ｔ
ＧＢＴを用いたシステムの総コストの低減が可能となっ
た。
−ＭＯＳＦＥＴに対し、第二ＭＯ３ＦＥ′ｒ゛に形成さ
れるチャネルを第一導電型とすることにより、あるいは
第二ＭＯＳＦＥＴをデプレッション型Ｍ ＯＳ Ｆ ｆ
シ゛■゛とすることにより、第一１第−ＭＯ３ＦＥＴ双
方の駆動電圧を主回路電源電圧範囲内に設定できるよう
になった。この結果、別の絶縁電源あるいはチャージポ
ンプなどの回路の必要はなく、ゲート駆動電源を主回路
電源より簡単にＧＩることかでき、デュアルゲート型Ｔ
ＧＢＴを用いたシステムの総コストの低減が可能となっ
た。
第１図は本発明の一実施例の素子の要部断面図、第２図
は従来の素子の要部断面図、第３図、第４図はそれぞれ
本発明の異なる実施例の素子の要部断面図である。
は従来の素子の要部断面図、第３図、第４図はそれぞれ
本発明の異なる実施例の素子の要部断面図である。
Claims (1)
- 【特許請求の範囲】 １）第二導電型の半導体層の表面部に選択的に形成され
た第一導電型の第一ベース領域と第二導電型で前記半導
体層より高不純物濃度の第二ベース領域とをもち、第一
ベース領域の表面部に選択的に第一導電型の第一ソース
領域が、第二ベース領域の表面部に選択的に第一導電型
のドレイン領域および第一導電型の第二ソース領域がそ
れぞれ形成され、第一ベース領域および第一ソース領域
に共通にソース電極が、ドレイン領域にドレイン電極が
それぞれ接触し、また第二ベース領域および第二ソース
領域に共通に短絡電極が接触し、第一ベース領域の第一
ソース領域および前記半導体層にはさまれた領域の表面
上に第一ゲート電極を、第二ベース領域のドレイン領域
および第二ソース領域にはさまれた領域の表面上に第二
ゲート電極をそれぞれゲート絶縁膜を介して備えたこと
を特徴とするデュアルゲート型絶縁ゲートバイポーラト
ランジスタ。 ２）第二導電型の半導体層の表面部にそれぞれ選択的に
形成された第一導電型の第一ベース領域と第二ベース領
域とをもち、第一ベース領域の表面部に選択的に第二導
電型の第一ソース領域が、第二ベース領域の表面部に選
択的に第二導電型の第二ソース領域がそれぞれ形成され
、さらに第二ベース領域の第二ソース領域および前記半
導体層にはさまれた領域の表面部に第二導電型のチャネ
ル層が形成され、第一ベース領域および第一ソース領域
に共通にソース電極が、ドレイン領域および第二ソース
領域に共通にドレイン電極が接触し、第一ベース領域の
第一ソース領域および前記半導体層にはさまれた領域の
表面上に第一ゲート電極を、前記チャネル層の表面上に
第二ゲート電極をそれぞれゲート絶縁膜を介して備えた
ことを特徴とするデュアルゲート型絶縁ゲートバイポー
ラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122389A JP2720574B2 (ja) | 1990-05-11 | 1990-05-11 | デュアルゲート型絶縁ゲートバイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122389A JP2720574B2 (ja) | 1990-05-11 | 1990-05-11 | デュアルゲート型絶縁ゲートバイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0418763A true JPH0418763A (ja) | 1992-01-22 |
| JP2720574B2 JP2720574B2 (ja) | 1998-03-04 |
Family
ID=14834590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2122389A Expired - Lifetime JP2720574B2 (ja) | 1990-05-11 | 1990-05-11 | デュアルゲート型絶縁ゲートバイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2720574B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0649175A1 (de) * | 1993-10-15 | 1995-04-19 | Siemens Aktiengesellschaft | Laterales IGBT-Bauteil mit schaltbarer Anodenstruktur |
| US5436486A (en) * | 1992-10-19 | 1995-07-25 | Fuji Electric Co., Ltd. | High voltage MIS transistor and semiconductor device |
| US8049284B2 (en) * | 2005-03-07 | 2011-11-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bipolar device compatible with CMOS process technology |
| US8450672B2 (en) | 2009-06-30 | 2013-05-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS image sensors formed of logic bipolar transistors |
| WO2015001302A1 (en) * | 2013-07-02 | 2015-01-08 | Cambridge Microelectronics Ltd. | Lateral power semiconductor transistors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01253278A (ja) * | 1988-04-01 | 1989-10-09 | Hitachi Ltd | 半導体装置 |
-
1990
- 1990-05-11 JP JP2122389A patent/JP2720574B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01253278A (ja) * | 1988-04-01 | 1989-10-09 | Hitachi Ltd | 半導体装置 |
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| EP0649175A1 (de) * | 1993-10-15 | 1995-04-19 | Siemens Aktiengesellschaft | Laterales IGBT-Bauteil mit schaltbarer Anodenstruktur |
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| US8450672B2 (en) | 2009-06-30 | 2013-05-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS image sensors formed of logic bipolar transistors |
| WO2015001302A1 (en) * | 2013-07-02 | 2015-01-08 | Cambridge Microelectronics Ltd. | Lateral power semiconductor transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2720574B2 (ja) | 1998-03-04 |
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