JP4220665B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4220665B2 JP4220665B2 JP2000341732A JP2000341732A JP4220665B2 JP 4220665 B2 JP4220665 B2 JP 4220665B2 JP 2000341732 A JP2000341732 A JP 2000341732A JP 2000341732 A JP2000341732 A JP 2000341732A JP 4220665 B2 JP4220665 B2 JP 4220665B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- channel
- semiconductor
- semiconductor device
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の属する技術分野】
本発明は、ヘテロ接合型の活性領域を有するDTMOSあるいはMISFETとして機能する半導体装置に関する。
【0002】
【従来の技術】
近年、電池駆動による携帯情報端末装置は広く使用されている。このような装置においては、電池寿命を延ばすために、高速動作を犠牲にすることなく電源電圧を低減化することが強く望まれている。低電源電圧においても高速動作を実現するためには、しきい値電圧を下げることが有効であるが、この場合、ゲートオフ時のリーク電流が大きくなるため、おのずとしきい値電圧には下限が存在する。
【0003】
そこで、例えば文献(F. Assaderaghi et. al., "A Dynamic Threshold Voltage MOSFET(DTMOS) for Ultra-Low Voltage Operation," IEDM94 Ext. Abst. p.809)に開示されているように、このような問題を解決し、低電圧時にもリーク電流が小さくかつ、高駆動能力を有するデバイスとして、DTMOS(Dynamic Threshold Voltage MOSFET)と呼ばれる素子が提案されている。
【0004】
図1及び図2は、従来のDTMOSの構造を模式的に示す断面図及び平面図である。図1に示すように、従来のDTMOSは、p型シリコン基板(p-Si Sub)上に埋め込み酸化膜層(Buried Oxide)と基板活性領域となる半導体層とを有するSOI基板を用いている。そして、従来のDTMOSは、基板活性領域の上に設けられたゲート絶縁膜(SiO2 )と、ゲート(n+ poly−Si)と、基板活性領域のうちゲートの両側方に位置する領域に設けられたソース・ドレイン領域(n+ 層)と、基板活性領域のうちソース・ドレイン領域間に位置する領域に設けられたチャネル領域(p層のうちの表面部)とを備えている。そして、チャネル領域の下方や側方に位置する基板領域(ボディ)とゲート電極とが配線により電気的に短絡するように接続されている。このように、ゲートとボディとが短絡された状態で、ゲートにバイアス電圧Vgが印加されると、ボディを介してチャネル領域にゲートバイアス電圧Vgと同じ大きさの順方向バイアス電圧が印加されることになる。これにより、ゲートバイアスオフ時には通常のMOSトランジスタと同じ状態となり、また、ゲートバイアスオン時には、ゲートバイアス電圧Vgの増大にともなってボディが順方向にバイアスされていくため(図1に示すnチャネル型MOSトランジスタでは、チャネル領域の伝導帯端のエネルギーレベルが低下するため)、しきい値電圧Vtが低下していく。
【0005】
このようなDTMOSは、SOI基板に形成された通常のMOSトランジスタ(ゲートとボディーとが短絡されていないトランジスタ)と比較すると、ゲートバイアスオフ時には、そのリーク電流は通常のトランジスタのリーク電流と同等となる。一方、ゲートバイアスオン時には、前述したようにしきい値が減少するので、ゲートオーバードライブ効果が増大し、駆動力が著しく増大する。また、DTMOSでは、ゲートとチャネル領域との電位差がほとんどないため、基板表面での縦方向電界が通常のトランジスタに比べて著しく小さくなる。その結果、縦方向電界の増大にともなうキャリアの移動度の劣化が抑制されるので、駆動力が著しく増大する。
【0006】
このように、DTMOSは、n型のゲート−p型のボディ(ベース)−n型のソース領域(エミッタ)・ドレイン領域(コレクタ)間に発生する横方向の寄生バイポーラトランジスタがオンしてボディ電流が実用上問題となる程度に大きくなるまでの動作電圧範囲においては、低しきい値電圧つまり低電源電圧で高速動作が可能なトランジスタとして機能することになる。
【0007】
【発明が解決しようとする課題】
しかしながら、このようなDTMOS構造の場合、スタンバイ電流を抑制するためには、ゲートに印加する電圧は、横方向の寄生バイポーラトランジスタがオンする電圧の0.6V程度以下に制限する必要がある。これは、横方向寄生バイポーラトランジスタのベース電流(DTMOSにおけるゲート−ボディ間に流れるゲート電流またはボディ電流)がシリコンのビルトインポテンシャルによりほぼ決まるため、ゲートバイアス電圧Vg(ベース電圧)が0.6V程度となるとゲート電流又はボディ電流(ベース電流)が非常に大きくなるためである。
【0008】
図7は、ドレイン電流及びボディ電流のゲートバイアス電圧依存性をシミュレーションした結果を示す図である。同図の太い破線は従来のDTMOSのドレイン電流Idを示し、細い破線は従来のDTMOSのボディ電流Ibを示す。ただし、同図においては、pチャネル型MOSトランジスタとして動作するDTMOSについてシミュレーションしているので、ゲートバイアス電圧は負の値となっているが、nチャネル型のDTMOSの場合には、ゲートバイアス電圧が正である。また、このシミュレーションは、ボディの不純物濃度が1×1018atoms ・cm-3、ゲート長が0.5μm、ゲート絶縁膜の厚みToxが10nmであるとして得られたものである。同図の各破線の曲線からわかるように、図1に示す従来のDTMOSでは、ゲートバイアス電圧が0.6V以上になるとボディ電流Ibが実用上問題となる値(約10-9A)以上に大きくなるので、これを回避すべく、動作電圧範囲が極めて狭く限定されることになる。
【0009】
また、従来のDTMOSにおいては、しきい値電圧を低くする必要上、ボディの不純物濃度を高くすることができない。実際に、上記文献においては、ボディのp型不純物の濃度が1.5〜3×1017cm-3程度と記載されている。その結果、ボディの抵抗が非常に高くなり、ボディにおける電圧降下のためチャネル領域にゲートの電位が効率よく伝わらず、CR遅延がダイナミックな動作に支障を与え、高速動作の妨げとなるという問題点があった。
【0010】
さらに、ボディの不純物濃度が低いために、ゲート長を短くしていった場合に生じるショートチャネル効果が顕著となるという問題点があった。これは、ゲート長が短い場合には、ソース・ドレイン領域間において、ボディに空乏層が広がることでパンチスルーを起こしやすくなるためである。つまり、従来のDTMOSでは、トランジスタのサイズの微細化(ゲート長の微細化)による素子性能の向上や集積度の向上を図ることが実際上困難であった。
【0011】
本発明の目的は、しきい値電圧の低い,高速動作が可能な動作範囲の広いDTMOSとして機能する半導体装置の提供を図ることにある。
【0012】
【課題を解決するための手段】
本発明の半導体装置は、基板と、上記基板の一部に設けられた半導体層と、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記半導体層のうち上記ゲート電極の両側方に設けられた第1導電型のソース・ドレイン領域と、上記半導体層のうち上記ソース・ドレイン領域間に位置する領域に設けられた第1の半導体からなるチャネル領域と、上記半導体層のうち上記チャネル領域の下方に設けられ、上記第1の半導体よりもキャリアが走行するバンド端のキャリアに対するポテンシャルが大きい第2の半導体からなる第2導電型のボディ領域と、上記ゲート電極と上記ボディ領域とを電気的に接続するための導体部材とを備えている。
【0013】
これにより、ゲート電極とボディ領域とが電気的に接続されているので、ゲート電極に電圧が印加されてもボディ領域がゲート電極とほぼ同じ電位に維持されるために、半導体層のうちチャネル領域以外の領域において反転層が生じることがなく、寄生チャネルの発生が抑制される。そして、チャネル領域がボディ領域を構成する第2の半導体よりもキャリアが走行するバンド端のキャリアに対するポテンシャルが小さい第1の半導体により構成されているので、チャネル領域が反転するために必要なゲートバイアス,つまりしきい値電圧を小さくすることができる。したがって、ドレイン電流が増大し、チャネルを流れるドレイン電流とボディ(ゲート)電流との差が拡大するので、動作電圧範囲の拡大を図ることができる。これは、バイポーラトランジスタにおいて、ベース層にバンドギャップの小さい材料を用いることにより、ベース電流を同程度に保ったまま、コレクタ電流の増大を図ったヘテロバイポーラトランジスタと同じ原理である。
【0014】
上記半導体層のうち上記チャネル領域と上記ゲート絶縁膜との間に設けられ、上記第1の半導体よりもキャリアが走行するバンド端のキャリアに対するポテンシャルが大きい酸化膜形成用半導体からなるキャップ層をさらに備えることにより、ゲート絶縁膜を電気的特性のよい酸化膜よって構成することが可能となる。一方、ゲート電極とボディ領域とが電気的に接続されているので、ゲートバイアスを高くしてもゲート絶縁膜とキャップ層との間に寄生チャネルが生じることがない。
【0015】
上記基板の少なくとも最上部は絶縁体により構成されていることにより、寄生容量が小さくなるので、半導体の動作速度がさらに高くなる。
【0016】
上記チャネル領域が上記ボディ領域よりも1/10以下の低濃度の不純物を含むことにより、しきい値の上昇が抑制されるとともに、不純物散乱が抑制されるので、キャリアの走行速度の低下が抑制される。
【0017】
上記ゲート電極が、第1導電型不純物を含むポリシリコン又はポリシリコンゲルマニウムにより構成されていることにより、チャネル領域との間でビルトインポテンシャルが形成されるので、キャリアを閉じ込めるのに適したバンド構造が得られる。
【0018】
上記チャネル領域を構成する第1の半導体は、少なくともSiを成分元素として含んでおり、上記半導体層の一部には、チャネルへの不純物の拡散を防止するための領域であって、0.01%以上で2%以下の濃度の炭素を含む領域をさらに備えていることにより、高濃度の不純物を含むボディ領域からチャネル領域への不純物の拡散が抑制され、チャネル領域における不純物散乱の少ない高速動作が可能な半導体装置が得られる。
【0019】
上記第1の半導体はSi(シリコン)及びGe(ゲルマニウム)を成分元素として含む半導体であり、上記第2の半導体はSiであることにより、第1の半導体対の価電子帯端に生じるバンドオフセットを利用して、ホールが走行するpチャネルに適したチャネル領域が得られる。
【0020】
上記ゲート絶縁膜とチャネル領域の間に設けられ、Siからなるキャップ層をさらに備えることにより、チャネル領域のうちキャップ層−チャネル領域間に生じるバンドオフセットに接する領域をチャネルとして利用することが可能になるとともに、ゲート絶縁膜をキャップ層の表面を酸化して得られる電気的特性のよいシリコン酸化膜によって構成することが可能になる。
【0021】
上記ソース・ドレイン領域はp型ソース・ドレイン領域であり、上記チャネル領域はpチャネル用のチャネル領域であり、上記ボディ領域はn型ボディ領域であってもよいし、上記ソース・ドレイン領はn型ソース・ドレイン領域であり、上記チャネル領域はnチャネル用のチャネル領域であり、上記ボディ領域はp型ボディ領域であってもよい。そして、これらを備えることで、相補型のトランジスタを形成することができる。
【0022】
上記第1の半導体はSi,Ge及びCを成分元素として含む半導体であり、上記第2の半導体はSiであることにより、Si/SiGeC接合部に形成される伝導帯端及び価電子帯端のバンドオフセットを利用して、nチャネルとしてもpチャネルとしても利用できるチャネル領域が得られる。
【0023】
上記第1の半導体は、引っ張り歪みを受けたSiであり、上記第2の半導体は、格子歪みが緩和したSiGeであってもよい。
【0024】
本発明の第2の半導体装置は、基板と、上記基板の一部に設けられた半導体層と、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記半導体層のうち上記ゲート電極の両側方に設けられたn型のソース・ドレイン領域と、上記半導体層のうち上記ソース・ドレイン領域間に位置する領域に設けられ、Si及びGeを成分元素として含む第1の半導体からなり、かつ、p型不純物を含むnチャネル用のチャネル領域と、上記半導体層のうち上記チャネル領域の下方に設けられ、Siを成分元素として含み上記第1の半導体よりもキャリアが走行するバンド端のキャリアに対するポテンシャルが大きい第2の半導体からなり、p型不純物を含むボディ領域とを備えている。
【0025】
上記半導体層のうち上記チャネル領域と上記ゲート絶縁膜との間に設けられ、Siを成分元素として含み、p型不純物を含むキャップ層をさらに備えることにより、キャップ層とチャネル領域との間に形成される伝導帯端のバンドオフセットを利用して、電子を閉じ込めるのに適したくぼみを形成することが可能になる。そして、Si/SiGe接合を利用したnチャネル型MISトランジスタが得られる。
【0026】
上記ゲート電極と上記ボディ領域とを電気的に接続するための導体部材をさらに備えていることにより、DTMOSとして機能する半導体装置が得られる。
【0027】
上記基板の少なくとも最上部は絶縁体により構成されていることにより、いわゆるSOI基板を利用した寄生容量の小さい,高速動作が可能なトランジスタが得られる。
【0028】
上記ゲート電極は、第1導電型不純物を含むポリシリコン又はポリシリコンゲルマニウムにより構成されていることが好ましい。
【0029】
上記第1の半導体はSiGeCであり、上記第2の半導体はSiであってもよい。
【0030】
【発明の実施の形態】
(第1の実施の形態)
本実施形態では、チャネル領域を構成する材料としてSiGeを用い、Si/SiGeヘテロ接合を利用したDTMOS(以下、ヘテロDTMOS又はHDTMOSという)の実施例について説明する。
【0031】
図3(a),(b),(c)は、それぞれ順に、本実施形態のHDTMOSの構造を模式的に示す平面図、図3(a)で示すIIIb−IIIb線における断面図、図3(a)で示すIIIc−IIIc線における断面図である。図3(a)〜(c)に示すように、本実施形態のHDTMOSは、p型のSi基板10と、Si基板に酸素イオンを注入するなどの方法により形成された埋め込み酸化膜11と、埋め込み酸化膜11の上に設けられた半導体層30とを有している。半導体層30は、SOI基板の上部を構成する上部Si膜12と、上部Si膜12の上にUHV−CVD法によりエピタキシャル成長されたSiバッファ層13と、Siバッファ層13の上にUHV−CVD法によりエピタキシャル成長されたSiGe膜14と、SiGe膜14の上にUHV−CVD法によりエピタキシャル成長されたSi膜15とから構成されている。さらに、HDTMOSは、Si膜15の上に設けられたシリコン酸化膜からなるゲート絶縁膜16と、ゲート絶縁膜16の上に設けられたゲート電極17とを備えている。そして、半導体層30,つまり上部Si膜12,Siバッファ層13,SiGe膜14及びSi膜15のうちゲート電極17の両側方に位置する領域には高濃度のp型不純物を含むソース領域20a及びドレイン領域20bが設けられている。また、上部Si膜12のうちソース領域20aとドレイン領域20bとの間の領域は、高濃度のn型不純物を含むSiボディ領域22となっており、Siバッファ層13のうちSiボディ領域22の直上に位置する領域は、低濃度のn型不純物を含むn- Si領域23となっている。そして、SiGe膜14のうちソース領域20aとドレイン領域20bとの間の領域は、比較的低濃度のn型不純物を含むSiGeチャネル領域24となっており、Si膜15のうちゲート絶縁膜16の直下に位置する領域は低濃度のn型不純物を含むSiキャップ層25となっている。また、ゲート電極17とSiボディ領域22とを電気的に接続する導体部材であるコンタクト26が設けられている。
【0032】
また、図4は、本実施形態のHDTMOSの構造をさらに詳細に示す断面図である。ここで、埋め込み酸化膜11の厚さは約100nmであり、上部Si膜12の厚みは約100nmであり、Siバッファ層13の厚みは約10nmであり、SiGe膜14の厚みは約15nmであり、Si膜15の厚みは約5nmである。Siボディ領域22には、Siバッファ層13のエピタキシャル成長の前に、濃度が約1×1019atoms ・cm-3のn型不純物(例えばヒ素又はリン)がイオン注入により導入されている。n- Si領域23には、低濃度のn型不純物(たとえばヒ素又はリン)が導入されている。SiGeチャネル領域24のGe含有率は約40%であり、SiGeチャネル領域24には、低濃度のn型不純物(例えばヒ素又はリン)が導入されている。また、Siキャップ層25には、低濃度のn型不純物(例えばヒ素又はリン)が導入されている。ゲート絶縁膜16は、Si膜15を熱酸化することにより形成されたものである。ゲート電極17には、濃度が約1×1020atoms ・cm-3のp型不純物(例えばボロン)がドープされている。なお、ゲート電極17の側面上には、シリコン酸化膜からなるサイドウォール27が設けられている。
【0033】
図5は、Siキャップ層25,SiGeチャネル領域24及びn- Si領域23を通過する断面におけるバンドアライメントを示すエネルギーバンド図である。Ge含有率が40%のSiGeチャネル領域24のバンドギャップは、Siキャップ層25及びn- Si領域23に比べて、約300meVだけ小さくなるので、SiGeチャネル領域24とSiキャップ層25及びn- Si領域23との間には、ホールを閉じこめることが可能な価電子帯端のヘテロ障壁が形成される。
【0034】
図6は、ゲート電極17,ゲート絶縁膜16,Siキャップ層25,SiGeチャネル領域24,n- Si層23及びSiボディ領域22を通過する断面におけるビルトインバンド構造を示すエネルギーバンド図である。同図に示すように、ゲート電極17にp型不純物をドープしておくことにより、バイアスが印加されていない状態で、SiGeチャネル領域24のSiキャップ層25に接する部分の価電子帯端のエネルギーが特に高くなり、ヘテロ障壁との間にホールの閉じこめに適した凹部が形成される。そして、ゲート電極17とSiボディ領域22とが電気的に接続された状態で、ゲート電極17にゲートバイアス電圧が印加されても、ゲート電極17とSiボディ領域22とはほぼ同じ電位に維持されるので、図6に示すバンド形状は変わることなく、全体のポテンシャルがソース・ドレイン領域に対して変化するだけである。したがって、従来のSi/SiGe−ヘテロMOSFETにおいてSiキャップ層25のゲート絶縁膜16に接する部分に生じる反転層は、本発明のHDTMOSにおいては生じることがない。その結果、SiGeチャネル領域24とは別の部分に生じる,いわゆる寄生チャネルの発生を有効に防止することができるのである。
【0035】
図7は、本発明のSi/SiGeヘテロ接合構造を有するpチャネル型HDTMOSと、Siホモ接合構造を有する従来のpチャネル型DTMOSとのドレイン電流Id,ボディ電流Ibのゲートバイアス依存性をシミュレーションした結果を示す図である。ドレイン電流Id,ボディ電流Ib共に、Siボディ領域における不純物濃度nb を1×1018cm-3にしている。同図の太い破線は従来のDTMOSのドレイン電流Idを示し、細い破線は従来のDTMOSのボディ電流Ibを示し、太い実線は本発明のHDTMOSのドレイン電流Idを示し、細い実線は本発明のHDTMOSのボディ電流Ibを示す。このシミュレーションは、ドレイン電流Id,ボディ電流Ib共に、Siボディの不純物濃度nb が1×1018atoms ・cm-3、ゲート長が0.5μm、ゲート絶縁膜の厚みToxが10nmであるとして得られたものである。
【0036】
同図に示すように、チャネル領域をバンドギャップの小さいSiGeによって構成することで、細い実線で示されるボディ電流(ゲート電流)が立ち上がるゲートバイアス値はあまり大きく変化しないが、ドレイン電流Idが立ち上がるゲートバイアス値であるしきい値電圧が0.2V程度低くなっている。つまり、図6に示すようなSiGeチャネル領域24における価電子帯端のエネルギーレベルが従来のDTMOSに比べ高くなることで、しきい値電圧が低下するのである。一方、Siボディ領域22の価電子帯端のエネルギーレベルは従来のDTMOSと同じであるので、寄生バイポーラトランジスタが動作することでボディ電流Ibが立ち上がるゲートバイアス値は従来のDTMOSと変わらない。その結果、本発明のHDTMOSにおいては、従来のSiホモ接合型のDTMOSに比べて、動作電圧範囲が拡大されていることがわかる。なお、本発明のHDTMOSのボディ電流Ibの立ち上がり後の値は、従来のDTMOSのボディ電流Ibに比べて低くなっている。
【0037】
図8は、本発明のSi/SiGe−HDTMOSと上記従来のSiホモ接合型DTMOSとでしきい値電圧を等しくするために、ボディ領域の不純物濃度nb をそれぞれ調整したときのドレイン電流Id,ボディ電流Ibのゲートバイアス依存性をシミュレーションした結果を示す図である。同図の太い破線は従来のDTMOSのドレイン電流Idを示し、細い破線は従来のDTMOSのボディ電流Ibを示し、太い実線は本発明のHDTMOSのドレイン電流Idを示し、細い実線は本発明のHDTMOSのボディ電流Ibを示す。このシミュレーションは、ドレイン電流Id,ボディ電流Ib共に、ゲート長が0.5μm、ゲート絶縁膜の厚みToxが10nmであるとして得られたものである。ただし、本発明のSi/SiGe−HDTMOSにおけるSiボディ領域の不純物濃度nb は1×1019atoms ・cm-3で、従来のSiホモ接合型DTMOSのボディ領域の不純物濃度nb は2×1017cm-3としている。
【0038】
同図に示すように、本発明のHDTMOSと従来のDTMOSとでドレイン電流Idのゲートバイアス依存性をほぼ等しくした場合、本発明のHDTMOSにおいてはボディ電流Ibが実用上問題となる値に達するゲートバイアス値が、従来のDTMOSにおける値よりも約0.2Vだけ低くなる。つまり、本発明のHDTMOSによると、チャネル領域をバンドギャップの小さいSiGeによって構成することで、不純物濃度の調整により、約0.2Vだけ動作電圧範囲が拡大する。したがって、しきい値電圧を低くすることによる低電圧化と、しきい値電圧はあまり変えずにボディ電流を抑制することによる低消費電力化とのいずれかを選択することができる。
【0039】
図9は、本発明のSi/SiGe−HDTMOSにおいて、ゲート長Lgを変化させたときのドレイン電流Id,ボディ電流Ibのゲートバイアス依存性示す図である。ここで、ゲート長Lgに対するゲート幅Wgの比Wg/Lgは20としている。同図に示されるように、本発明のHDTMOSにおいては、ゲート長Lgを短くしても、ドレイン電流Id及びボディ電流1b共にそれほど目立った変化が生じていない。
【0040】
図10は、従来のSiホモ接合型DTMOSにおいて、ゲート長Lgを変化させたときのドレイン電流Id,ボディ電流Ibのゲートバイアス依存性を示す図である。同図に示すように、従来のSiホモ接合型DTMOSにおいては、ゲート長Lgが0.25μm以下になると、しきい値電圧が著しく低下していることがわかる。
【0041】
図11は、図9,図10のデータから求められる本発明のSi/SiGe−HDTMOSと、従来のSiホモ接合型DTMOSとのしきい値電圧のゲート長依存性を示す図である。同図に示すように、従来のDTMOSに比べると、本発明のHDTMOSにおいては、ゲート長Lgを短くしていっても、しきい値電圧の低下はほとんどみられない。
【0042】
図9,図10及び図11から以下のことがわかる。従来のSiホモ接合型DTMOSにおいては、ゲート長Lgが0.25μm以下になるとしきい値電圧が急激に変化するが、本発明のHDTMOSにおいては、ゲート長Lgが0.1μm以下のショートチャネルデバイスでも、しきい値電圧の変化が小さく、ショートチャネル効果が十分抑制されている。これは、以下の理由によるものと考えられる。本発明のHDTMOSにおいては、チャネル領域をバンドギャップの小さいSiGeによって構成することにより、Siボディ領域の不純物濃度を高くしてもしきい値電圧を従来のSiホモ接合型DTMOSと同等に保つことができる。したがって、本発明においては、Siボディ領域24における不純物濃度を高くして、空乏層の伸びを抑制することができるので、ゲート長の短いHDTMOSにおいても、パンチスルーが抑制され、いわゆるショートチャネル効果が抑制されるからである。
【0043】
また、図9を見てもわかるが、ゲート長Lgを短くし、ゲート幅Wgを短くすると、ボディ電流Ibが低減される傾向がある。これは、ボディ電流Ibはゲート幅Wgに比例しているためである。したがって、本発明のHDTMOSによると、チャネル領域をバンドギャップの小さいSiGeによって構成することで、ボディ領域の不純物濃度を高くしつつ、短チャネル化を図ることによって、ボディ電流Ibをより低減し、動作電圧範囲をさらに拡大することができる。
【0044】
図12は、本発明のHDTMOSのゲートバイアス−ボディ電流Ib,ドレイン電流Id特性のSiGeチャネル領域の不純物濃度依存性を示す図である。同図に示すように、SiGeチャネル領域の不純物濃度が約1×1018atoms ・cm-3に達するほどに高い場合には、ドレイン電流Idが大きく変化して、しきい値電圧が大きくなっていく。その結果、ドレイン電流Idとボディ電流Ibとの差が小さくなり、動作電圧範囲が著しく小さくなる。一方、SiGeチャネル領域の不純物濃度が約1×1017atoms ・cm-3以下であれば、ドレイン電流Idの変化が小さくてしきい値電圧の変動も小さく、かつ、ドレイン電流Idとボディ電流Ibとの差が十分大きく保たれるので、動作電圧範囲を十分に確保できることがわかる。
【0045】
以上の各図に示すシミュレーション結果をまとめると、本発明のSi/SiGe−HDTMOSにおいては、Siボディ領域22の不純物濃度を高く、SiGeチャネル領域24の不純物濃度を低くすることにより、ショートチャネル効果の抑制や、動作電圧範囲の拡大に対して有効であるといえる。
【0046】
ただし、Siボディ領域22の不純物濃度が高く、かつ、SiGeチャネル領域24の不純物濃度が低くなるようにHDTMOSを作製するためには、SiGeチャネル領域24を構成するSiGe膜14をエピタキシャル成長させる際や、エピタキシャル成長後のプロセスにおいて、Siボディ領域22内の不純物がSiGeチャネル領域24に拡散しないように工夫することが重要である。
【0047】
図13は、本実施形態の変形例に係る拡散防止層を設けたHDTMOSの例を示す断面図である。同図に示すように、この変形例のHDTMOSにおいては、図4に示すHDTMOSの構造に加えて、Siバッファ層13と、SiGe膜14との間に、C(カーボン)を約0.1%含むSi膜18と、スペーサ用Si膜19とが下方から順に積層されている。そして、SiGeチャネル領域24の下方には、Cを約0.1%含むn- Si層28と、低濃度のn型不純物を含むn- Siスペーサ層29とが下方から順に設けられている。
【0048】
この変形例によると、Cを0.01%〜2%例えば0.1%程度含むn- Si層28が存在することにより、Siボディ領域22からSiGeチャネル領域24への不純物の拡散が抑制されるので、非常に微細な領域内で、Siボディ領域22の不純物濃度が高く、SiGeチャネル領域24の不純物濃度が低いという急峻な不純物濃度プロファイルを形成することができる。そして、このような急峻な不純物濃度プロファイルを形成することができる結果、上述のような本実施形態のショートチャネル効果の抑制や、動作電圧範囲の拡大という効果をより確実に発揮することができる。
【0049】
次に、本実施形態のSi/SiGeヘテロ接合型DTMOSと、従来のSi/SiGeヘテロ接合型MOSFETとの機能の相違について説明する。
【0050】
図14は、従来のSi/SiGeヘテロ接合を有するpチャネル型MOSFETの基本的な構造を示す断面図である。同図に示すように、従来のSi/SiGeヘテロ接合を有するMOSFETは、Si基板と、Si基板内に高濃度の不純物を導入して形成されたn+ Si層と、n+ Si層の上にエピタキシャル成長されたn- Siバッファ層と、n- Siバッファ層の上にエピタキシャル成長された低濃度のn型不純物を含むSiGeチャネル層と、SiGeチャネル層の上にエピタキシャル成長された低濃度のn型不純物を含むSiキャップ層と、Siキャップ層の上に形成されたゲート酸化膜と、ゲート酸化膜の上に形成されたゲート電極と、ゲート電極の側面上に設けられた酸化膜からなるサイドウォールスペーサとを備えている。
【0051】
ヘテロ接合を用いない従来のSiホモ接合構造を有するMOSFETにおいては、シリコン層のゲート酸化膜に接する界面領域に生じる反転層をチャネルとして利用する。つまり、キャリアは、シリコン層のゲート酸化膜に接する界面領域を走行する。それに対し、図14に示す従来のSi/SiGeヘテロ接合型MOSFETにおいては、SiGeチャネル層のSiキャップ層に接する界面領域に形成されるチャネルをキャリアが走行する。つまり、従来のSi/SiGeヘテロ接合型MOSFETにおいては、チャネルはゲート酸化膜直下のSiキャップ層から離れた領域に形成される。
【0052】
一般的に、Si/SiGeなどのヘテロ接合型MOSFETにおいては次のようなメリットがある。
【0053】
第1に、チャネル層にSiGeなどのSiよりもキャリアの移動度が高くなる材料を用いることができるので、トランジスタ動作の高速化が可能である。
【0054】
第2に、SiGe−Si間の格子不整合によって生じる歪によるバンド構造の変調を利用して、谷間におけるキャリアの散乱によるキャリア移動度の低下を抑制することができるので、トランジスタ動作の高速化が可能である。
【0055】
第3に、ゲート酸化膜に対してSiGeチャネル層が離れているために、ゲート酸化膜−Siキャップ層間の界面のラフネスによるキャリアの散乱が抑制されるので、トランジスタ動作の高速化が可能であるとともに、界面におけるキャリアの散乱による雑音の低減が可能である。
【0056】
このように、ヘテロ接合型MOSFETも、将来の高速ロジックデバイスや高周波アナログデバイスとして、有望なデバイスであるが、ヘテロ接合型MOSFETにおいては、寄生チャネルが生じやすいという不具合もある。
【0057】
図15(a),(b)は、一般的なSi/SiGeヘテロ接合型MOSFETの低ゲートバイアス時,高ゲートバイアス時におけるバンド構造を示すエネルギーバンド図である。図15(a)に示すように、ゲートバイアスが小さい状態においては、キャリアは主にSiGe層のヘテロ障壁付近の部分に蓄積されるが、図15に示すように、ゲートバイアスが大きい状態においては、Siキャップ層のゲート酸化膜に接する部分において、価電子帯端のエネルギーレベルが電界によって上昇するので、SiGeチャネル層の他にSiキャップ層のゲート酸化膜に接する部分(上端部)にもキャリアが蓄積される。そして、トランジスタの動作時には、このSiキャップ層の上端部に蓄積されたキャリアも走行するので、寄生チャネルが生じていることになる。そして、図15(b)に示す状態においては、Siキャップ層を走行するキャリアは、従来のMOSFETにおけると同様に、ゲート酸化膜による散乱を受けたり、キャリアの移動度の大きいSiGe層を走行する場合に比べると移動度が当然に小さいので、ヘテロ接合型MOSFETの利点であるトランジスタ動作の高速性を十分に発揮することができないことになる。つまり、従来のヘテロ接合型MOSFETにおいては、図15(b)に示すように、ゲートバイアスを高くしていくと、半導体層とゲート電極との電位差が大きくなることから、半導体層のバンドが激しくベンディングすることにより生じる現象である。
【0058】
それに対して、本発明のヘテロ接合型DTMOSにおいては、図6に示すように、ゲート電極とSiボディ領域とが電気的に接続されているため、ゲートバイアスを高くしていっても、Siボディ領域とゲート電極との電位差がほぼ一定に保持されるので、キャリアは常にSiGeチャネル領域に蓄積され、寄生チャネルが形成されることはない。よって、ヘテロ接合型MOSFETが本来的に有するトランジスタ動作の高速性という利点を確実に発揮することができる。
【0059】
図16は、本発明のSi/SiGe−HDTMOSと、従来のヘテロ接合型SOIMOSFETにおけるヘテロチャネルおよび寄生チャネルそれぞれに蓄積されるピークキャリア濃度の比のゲートバイアス依存性を示す図である。同図に示すように、本発明のSi/SiGe−HDTMOSにおいては、高いバイアス条件においても寄生チャネルの形成が抑制されていることがわかる。
【0060】
したがって、本発明のHDTMOSは、従来のヘテロ接合型MOSFETにおいて課題であった寄生チャネルの問題を解決することができる。よって、本発明のHDTMOSは、将来の高速ロジックデバイスや高周波アナログデバイスとして有望なデバイスである。
【0061】
なお、本実施形態では、SOI基板上に形成したHDTMOSについて示したが、SOI基板を用いず、バルク半導体基板を用いた場合にも同様の効果が得られることは言うまでもない。
【0062】
また、本発明のHDTMOSは、ゲート電極とボディ領域とのコンタクトを形成する必要がある分だけ従来のMOSFETよりも面積が大きくなるが、駆動電流が大きくなる分、ゲート幅を小さくすることができるので、トータルとしては微細化に有利な構造であるといえる。
【0063】
(第2の実施形態)
本実施形態では、チャネル領域を構成する材料としてSiGeを用いたnチャネルのHDTMOSの実施例について説明する。
【0064】
図17(a),(b),(c)は、それぞれ順に、本実施形態のHDTMOSの構造を模式的に示す平面図、図17(a)で示すXVIIb−XVIIb線における断面図、図17(a)で示すXVIIc−XVIIc線における断面図である。図17(a)〜(c)に示すように、本実施形態のHDTMOSは、p型のSi基板50と、Si基板に酸素イオンを注入するなどの方法により形成された埋め込み酸化膜51と、埋め込み酸化膜51の上に設けられた半導体層80とを有している。半導体層80は、SOI基板の上部を構成する上部Si膜52と、上部Si膜52の上にUHV−CVD法によりエピタキシャル成長されたSiバッファ層53と、Siバッファ層53の上にUHV−CVD法によりエピタキシャル成長されたSiGe膜54と、SiGe膜54の上にUHV−CVD法によりエピタキシャル成長されたSi膜55とから構成されている。さらに、HDTMOSは、Si膜55の上に設けられたシリコン酸化膜からなるゲート絶縁膜56と、ゲート絶縁膜56の上に設けられたゲート電極57とを備えている。そして、半導体層52,つまり上部Si膜52,Siバッファ層53,SiGe膜54及びSi膜55のうちゲート電極57の両側方に位置する領域には高濃度のn型不純物を含むソース領域60a及びドレイン領域60bが設けられている。また、上部Si膜52のうちソース領域60aとドレイン領域60bとの間の領域は、高濃度のp型不純物を含むSiボディ領域62となっており、Siバッファ層53のうちSiボディ領域62の直上に位置する領域は、低濃度のp型不純物を含むp- Si領域63となっている。そして、SiGe膜54のうちソース領域60aとドレイン領域60bとの間の領域は、比較的低濃度のp型不純物を含むSiGeチャネル領域64となっており、Si膜55のうちゲート絶縁膜56の直下に位置する領域は低濃度のp型不純物を含むSiキャップ層65となっている。また、ゲート電極57とボディ領域62とを電気的に接続する導体部材であるコンタクト66が設けられている。
【0065】
また、図18は、本実施形態のHDTMOSの構造をさらに詳細に示す断面図である。ここで、埋め込み酸化膜51の厚さは約100nmであり、上部Si膜52の厚みは約100nmであり、Siバッファ層53の厚みは約10nmであり、SiGe膜54の厚みは約15nmであり、Si膜55の厚みは約5nmである。Siボディ領域62には、Siバッファ層53のエピタキシャル成長の前に、濃度が約1×1019atoms ・cm-3のp型不純物(例えばボロン)がイオン注入により導入されている。p- Si領域63には、in-situ ドープにより濃度が約1×1017atoms ・cm-3のp型不純物(たとえばボロン)が導入されている。SiGeチャネル領域64のGe含有率は約40%であり、SiGeチャネル領域64には、in-situ ドープにより濃度が約1×1017atoms ・cm-3のp型不純物(例えばボロン)が導入されている。また、Siキャップ層65には、in-situ ドープにより濃度が約1×1017atoms ・cm-3の低濃度のp型不純物(例えばボロン)が導入されている。ゲート絶縁膜56は、Si膜55を熱酸化することにより形成されたものである。ゲート電極57には、濃度が約1×1020atoms ・cm-3のn型不純物(例えばヒ素又はリン)がドープされている。なお、ゲート電極57の側面上には、シリコン酸化膜からなるサイドウォール67が設けられている。
【0066】
図19は、Siキャップ層65,SiGeチャネル領域64及びp- Si領域63を通過する断面におけるバンドアライメントを示すエネルギーバンド図である。バンドオフセットが主として価電子帯に形成されるSi/SiGeヘテロ接合部においても、Si層とSiGe層とをp型にドーピングしておくことにより、伝導帯端にバンドの飛びによるポテンシャルのくぼみが生じるので、電子をSiGeチャネル領域64に閉じ込めることが可能となる。
【0067】
図20は、ゲート電極57,ゲート絶縁膜56,Siキャップ層65,SiGeチャネル領域64,p- Si層63及びSiボディ領域62を通過する断面におけるビルトインバンド構造を示すエネルギーバンド図である。同図に示すように、ゲート電極57にn型不純物をドープしておくことにより、バイアスが印加されていない状態で、SiGeチャネル領域64のSiキャップ層65に接する部分の価電子帯端のエネルギーが特に低くなり、電子の閉じこめに適した凹部が形成される。そして、ゲート電極57とSiボディ領域62とが電気的に接続された状態で、ゲート電極57にゲートバイアス電圧が印加されても、ゲート電極57とSiボディ領域62とはほぼ同じ電位に維持されるので、図20に示すバンド形状は変わることなく、全体のポテンシャルがソース・ドレイン領域に対して変化するだけである。したがって、通常のMOSFETにおいてSiキャップ層65のゲート絶縁膜56に接する部分に生じる反転層は、本実施形態のnチャネル型HDTMOSにおいても生じることがない。その結果、SiGeチャネル領域64とは別の部分に生じる,いわゆる寄生チャネルの発生を有効に防止することができ、上記第1の実施形態と同じ効果を発揮することができるのである。
【0068】
図21は、本発明のHDTMOSと上記従来のSiホモ接合型DTMOSとでしきい値電圧を等しくするために、ボディ領域の不純物濃度pb をそれぞれ調整したときのドレイン電流Id,ボディ電流Ibのゲートバイアス依存性をシミュレーションした結果を示す図である。同図の太い破線は従来のDTMOSのドレイン電流Idを示し、細い破線は従来のDTMOSのボディ電流Ibを示し、太い実線は本発明のHDTMOSのドレイン電流Idを示し、細い実線は本発明のHDTMOSのボディ電流Ibを示す。このシミュレーションは、ドレイン電流Id,ボディ電流Ib共に、ゲート長が0.5μm、ゲート絶縁膜の厚みToxが10nmであるとして得られたものである。ただし、本発明のSi/SiGe−HDTMOSにおけるSiボディ領域の不純物濃度pb は1×1019atoms ・cm-3で、従来のSiホモ接合型DTMOSのボディ領域の不純物濃度pb は2×1017cm-3としている。また、本発明HDTMOSのSiGeチャネル領域における不純物濃度は、約1×1017atoms ・cm-3である。
【0069】
同図に示すように、本発明のHDTMOSと従来のDTMOSとでドレイン電流Idのゲートバイアス依存性をほぼ等しくした場合、本発明のHDTMOSにおいてはボディ電流Ibが実用上問題となる値に達するゲートバイアス値が、従来のDTMOSにおける値よりも約0.2Vだけ高くなる。つまり、本発明のHDTMOSによると、チャネル領域をバンドギャップの小さいSiGeによって構成することで、不純物濃度の調整により、約0.2Vだけ動作電圧範囲が拡大する。したがって、しきい値電圧を低くすることによる低電圧化と、しきい値電圧はあまり変えずにボディ電流を抑制することによる低消費電力化とのいずれかを選択することができる。
【0070】
(第3の実施形態)
本実施形態では、チャネル領域を構成する材料としてSiGeを用いた相補型HDTMOSの実施例について説明する。
【0071】
図22は、本実施形態の相補型HDTMOSの構造を示す断面図である。同図に示すように、本実施形態のHDTMOSは、p型のSi基板10と、Si基板に酸素イオンを注入するなどの方法により形成された埋め込み酸化膜11と、埋め込み酸化膜11の上に設けられたpチャネル型HDTMOS(p−DTMOS)用の半導体層30と、埋め込み酸化膜11の上に設けられたnチャネル型HDTMOS(n−DTMOS)用の半導体層80とを有している。半導体層30,80は、すでに説明した第1,第2の実施形態における各膜によって構成されている。また、HDTMOSは、半導体層30,80の上にそれぞれ設けられたシリコン酸化膜からなるゲート絶縁膜16,56と、ゲート絶縁膜16,56の上にそれぞれ設けられたゲート電極17,57と、ゲート電極17,57の側面上にそれぞれ設けられたサイドウォール18,58とを備えている。そして、半導体層30のうちゲート電極17の両側方に位置する領域には高濃度のp型不純物を含むソース領域20a及びドレイン領域20bが設けられている。また、半導体層80のうちゲート電極57の両側方に位置する領域には高濃度のn型不純物を含むソース領域60a及びドレイン領域60bが設けられている。また、半導体層30のうちソース・ドレイン領域20a,20b間に位置する領域には、高濃度のn型不純物を含むSiボディ領域22と、低濃度のn型不純物を含むn- Si領域23と、低濃度のn型不純物を含むSiGeチャネル領域24と、低濃度のn型不純物を含むSiキャップ層25とが設けられている。また、半導体層80のうちソース・ドレイン領域60a,60b間に位置する領域には、高濃度のp型不純物を含むSiボディ領域62と、低濃度のp型不純物を含むp- Si領域63と、低濃度のp型不純物を含むSiGeチャネル領域64と、低濃度のp型不純物を含むSiキャップ層65とが設けられている。
【0072】
さらに、基板上には、層間絶縁膜90と、層間絶縁膜90を貫通してソース・ドレイン領域20a,20b,60a,60bに接触するコンタクト(図示せず)と、コンタクトに接続されて層間絶縁膜90の上に延びるソース・ドレイン電極92とが設けられている。
【0073】
ここで、埋め込み酸化膜11や半導体層を構成する各部の成分,厚さ,不純物濃度などは、上記第1,第2の実施形態と同じである。
【0074】
本実施形態の相補型HDTMOSの製造工程においては、SOI基板の一部である上部Si膜は、結晶成長前にあらかじめイオン注入により濃度が約1×1019atoms ・cm-3の不純物がドープされたn+ Si層(p−DTMOS領域)とp+ Si層(n−DTMOS領域)とになっており、UHV−CVD法によりエピタキシャル成長されたSiバッファ層、SiGeチャネル領域、Siキャップ層は、いずれもas−grownの状態では、不純物がドープされていないアンドープ層となっている。この時、Siバッファ層の厚みは10nmであり、SiGeチャネル層の厚みは15nmであり、Siキャップ層の厚みは5nmである。また、SiGeチャネル領域におけるGe含有率は40%である。SiGe膜,Siキャップ層の結晶成長が終了した後に、n−DTMOS領域のSiGeチャネル領域付近には、濃度が約1×1017atoms ・cm-3のp型不純物がイオン注入によりドープされる。また、p−DTMOS領域のSiGeチャネル領域の付近には、濃度が約1×1017atoms ・cm-3のn型不純物がイオン注入によりドープされる。ただし、SiGe膜,Siキャップ層はアンドープ層でもよい。そして、最上層のSiキャップ層を熱酸化することにより得られるシリコン酸化膜をゲート絶縁膜とし、その上には高濃度のn型不純物がドープされたポリシリコンからなるn+ 型のゲート電極と、高濃度のp型不純物がドープされたポリシリコンからなるp+ 型のゲート電極とが形成される。その後、各ゲート電極の両側には、高濃度のn型不純物がイオン注入されたn+ 型のソース・ドレイン領域と、高濃度のp型不純物がドープされたp+ 型のソース・ドレイン領域とが形成され、その上方にソース電極・ドレイン電極がそれぞれ形成される。また、ゲート電極とSiボディ領域とがコンタクトによって接続されて、HDTMOS構造が得られる。
【0075】
このような、製造方法を用いることで、簡単な製造方法で、高性能のHDTMOSを用いたCMOSデバイスを作製することができる。
【0076】
本実施形態では、チャネル領域をSiGeにより構成したが、チャネル領域をC(カーボン)の含有率が0.01%〜2%(例えば約0.1%)であるSi1-x-y Gex Cy により構成してもよい。SiGe結晶はイオン注入によって結晶構造の好ましくない変化を引き起こす傾向が強いが、チャネル領域をSi1-x-y Gex Cy によって構成することにより、イオン注入に起因する結晶構造の好ましくない変化を抑制することができる。
【0077】
図23は、本実施形態の変形例であるチャネル領域をSi1-x-y Gex Cy によって構成した相補型のHDTMOSの断面図である。同図に示す構造は、p−DTMOS,n−DTMOSにおいて、図22に示すSiGe膜に代えてSiGeC膜を設け、SiGeチャネル領域24,64に代えてSiGeCチャネル領域29,69を設けたものである。その他の部分の構造は、図22に示す相補型HDTMOSの構造と同じである。
【0078】
図22に示す構造においては、チャネル領域がSiGeにより構成されているので、イオン注入に伴い生じる歪を緩和するためにSiGe結晶の格子緩和を起こしたり、不純物の拡散が増殖されたりするおそれがあるが、チャネル領域をSiGeCによって構成した場合には、格子緩和が抑制され、不純物の増殖拡散も抑制されるので、イオン注入に起因する結晶構造の好ましくない変化を抑制することができる。これは、C原子が、格子緩和や不純物の増殖拡散の原因となる原子空孔を埋めるからと考えられる。
【0079】
ただし、本変形例において、チャネル領域にCが含まれている必要はなく、チャネル領域の上方又は下方にCを含む層を設けることにより、本変形例と同じ効果を得ることができる。特に、チャネル領域の近くに高濃度ドープ層が存在する場合には、高濃度ドープ層とチャネル領域との間にCを含む層を設けることが好ましい。
【0080】
(第4の実施形態)
次に、nチャネル型HDTMOSのチャネル領域をSi1-y Cy により構成した例である第4の実施形態について説明する。
【0081】
図24は、Si/SiGeヘテロ接合部のエネルギーバンド図である。同図に示すように、Si/SiGeヘテロ接合を利用した場合には、価電子帯端には大きなバンドオフセット部(ヘテロ障壁)が生じるものの、伝導帯端にはほとんどバンドオフセット部(ヘテロ障壁)が現れない。このために、nチャネル型HDTMOSを構成しようとすると、第2の実施形態のごとく不純物濃度の調整により、電子を閉じこめるためのくぼみを形成する必要があった。しかし、SiGe以外の化合物半導体を用いることで、伝導帯端側にバンドオフセット部(ヘテロ障壁)が現れるような構成を実現することは可能である。
【0082】
図25は、Si/SiC(Si1-y Cy :y≒0.02)ヘテロ接合部のエネルギーバンド図である。同図に示すように、Si/SiC(Si1-y Cy :y≒0.02)ヘテロ接合を利用した場合には、伝導帯端に大きなバンドオフセット部(ヘテロ障壁)が生じるので、これを利用して電子を閉じこめるのに適したnチャネルを形成することができる。
【0083】
図26は、本実施形態のnチャネル型HDTMOSの断面図である。同図に示すように、本実施形態のHDTMOSは、p型のSi基板110と、Si基板に酸素イオンを注入するなどの方法により形成された埋め込み酸化膜111と、埋め込み酸化膜111の上に設けられた半導体層180とを有している。半導体層180は、SOI基板の上部を構成する上部Si膜152と、上部Si膜152の上にUHV−CVD法によりエピタキシャル成長されたSiバッファ層153と、Siバッファ層153の上にUHV−CVD法によりエピタキシャル成長されたSiC(Si1-y Cy :y≒0.02)膜154と、SiC膜154の上にUHV−CVD法によりエピタキシャル成長されたSi膜155とから構成されている。さらに、HDTMOSは、Si膜155の上に設けられたシリコン酸化膜からなるゲート絶縁膜156と、ゲート絶縁膜156の上に設けられたゲート電極157とを備えている。そして、半導体層180,つまり上部Si膜152,Siバッファ層153,SiC膜154及びSi膜155のうちゲート電極157の両側方に位置する領域には高濃度のn型不純物を含むソース領域160a及びドレイン領域160bが設けられている。また、上部Si膜152のうちソース領域160aとドレイン領域160bとの間の領域は、高濃度のp型不純物を含むSiボディ領域162となっており、Siバッファ層153のうちSiボディ領域162の直上に位置する領域は、低濃度のp型不純物を含むp- Si領域163となっている。そして、SiC膜154のうちソース領域160aとドレイン領域160bとの間の領域は、比較的低濃度のp型不純物を含むSiCチャネル領域164となっており、Si膜155のうちゲート絶縁膜156の直下に位置する領域は低濃度のp型不純物を含むSiキャップ層165となっている。また、ゲート電極157とSiボディ領域162とを電気的に接続する導体部材であるコンタクト(図示せず)とが設けられ、ゲート電極157の側面上にはシリコン酸化膜からなるサイドウォール167が設けられている。
【0084】
ここで、埋め込み酸化膜111の厚さは約100nmであり、上部Si膜152の厚みは約100nmであり、Siバッファ層153の厚みは約10nmであり、SiC膜154の厚みは約15nmであり、Si膜155の厚みは約5nmである。Siボディ領域162には、Siバッファ層153のエピタキシャル成長の前に、濃度が約1×1019atoms ・cm-3のp型不純物(例えばボロン)がイオン注入により導入されている。p- Si領域163には、低濃度のp型不純物(たとえばボロン)が導入されている。SiCチャネル領域164のC含有率は約2%であり、SiCチャネル領域164には、低濃度のp型不純物(例えばボロン)が導入されている。また、Siキャップ層165には、低濃度のp型不純物(例えばボロン)が導入されている。ゲート絶縁膜156は、Si膜155を熱酸化することにより形成されたものである。ゲート電極157には、濃度が約1×1020atoms ・cm-3のn型不純物(例えばヒ素又はリン)がドープされている。
【0085】
本実施形態によると、チャネル領域をSiよりもバンドギャップが小さくかつ電子親和力がSiよりも大きいSi1-y Cy (本実施形態ではy≒0.02)によって構成することにより、図25に示すように、電子の閉じ込めに対して有利なヘテロ構造が得られる。その結果、Si/SiCヘテロ接合を有するnチャネル型HDTMOSが可能となるとともに、ボディ領域の不純物濃度を高くしてもしきい値電圧をSiホモ接合型DTMOSと同等に保つことができる。また、本発明のSi/SiC−HDTMOSによると、上記第1,第2の実施形態と同様に、ボディ電流Ib(ゲート電流)が小さく抑えられ、動作電圧範囲が拡大される。
【0086】
さらに、チャネル領域を構成するSi1-y Cy は、Cの含有率が5%程度を越えない範囲においては、シリコンに比べて格子定数が小さく、Si層の上にエピタキシャル成長されると引っ張り歪を受けた状態となっている。そして、引っ張り歪を受けることにより、バンドが変調されて電子,ホール共に移動度が向上するため、さらにトランジスタの高速動作が可能となる。
【0087】
なお、第2の実施形態において、不純物濃度を調整することにより、Si/SiGe接合部の伝導帯端に電子を閉じこめることが可能なくぼみを形成し、これを利用したnチャネル型HDTMOSについて説明したが、同様に、不純物濃度を調整することにより、Si/SiC接合部の価電子帯端にくぼみを形成することができる。そして、このSi/SiCヘテロ接合部を利用して、価電子帯端のくぼみをホールが走行するpチャネル型HDTMOSを構成することが可能である。
【0088】
(第5の実施の形態)
次に、チャネル領域をSiGeC(Si1-x-y Gex Cy )により構成した相補型HDTMOSの例である第5の実施形態について説明する。
【0089】
図27は、Si/SiGeCヘテロ接合部におけるバンド構造を示すエネルギーバンド図である。Si/SiGeヘテロ接合部においては、バンドオフセット(ヘテロ障壁)は図24に示すごとくホールの閉じ込めに有利な価電子帯端に主にあらわれ、Si/SiCヘテロ接合部においては、バンドオフセット(ヘテロ障壁)は図25に示すごとく電子の閉じ込めに有利な伝導帯端に主にあらわれる。それに対し、Si/SiGeC(Si1-x-y Gex Cy )ヘテロ接合部においては、Ge,Cの含有率x,yを適宜調整することにより、伝導帯端、価電子帯端の両方にバンドオフセット(ヘテロ障壁)が形成される。すなわち、単一のSiGeC(Si1-x-y Gex Cy )層を利用して、電子がSiGeC層内に閉じ込められてSiGeC層内を走行するnチャネルと、ホールがSiGeC層内に閉じ込められてSiGeC層内を走行するpチャネルとを形成することが可能となる。
【0090】
図28は、本実施形態のHDTMOSの構造を示す断面図である。同図に示すように、本実施形態のHDTMOSは、p型のSi基板210と、Si基板に酸素イオンを注入するなどの方法により形成された埋め込み酸化膜211と、埋め込み酸化膜211の上に設けられたpチャネル型HDTMOS(p−DTMOS)用の半導体層230と、埋め込み酸化膜211の上に設けられたnチャネル型HDTMOS(n−DTMOS)用の半導体層280とを有している。半導体層230,280は、それぞれ同時に形成された共通の膜によって構成されている。
【0091】
半導体層230,280は、SOI基板の上部を構成する上部Si膜212と、上部Si膜212の上にUHV−CVD法によりエピタキシャル成長されたSiバッファ層213と、Siバッファ層213の上にUHV−CVD法によりエピタキシャル成長されたSiGeC(Si1-x-y Gex Cy :x≒0.1,y≒0.04)膜214と、SiGeC膜214の上にUHV−CVD法によりエピタキシャル成長されたSi膜215とから構成されている。ここで、埋め込み酸化膜211の厚さは約100nmであり、上部Si膜212の厚みは約100nmであり、Siバッファ層213の厚みは約10nmであり、SiGeC膜214の厚みは約15nmであり、Si膜215の厚みは約5nmである。
【0092】
さらに、p−DTMOSは、Si膜215の上に設けられたシリコン酸化膜からなるゲート絶縁膜216と、ゲート絶縁膜216の上に設けられたゲート電極217とを備えている。そして、半導体層230のうちゲート電極217の両側方に位置する領域には高濃度のp型不純物を含むソース領域220a及びドレイン領域220bが設けられている。また、上部Si膜212のうちソース領域220aとドレイン領域220bとの間の領域は、高濃度(約1×1010atoms ・cm-3)のn型不純物を含むSiボディ領域222となっており、Siバッファ層213のうちSiボディ領域222の直上に位置する領域は、低濃度のn型不純物を含むn- Si領域223となっている。そして、SiGeC膜214のうちソース領域220aとドレイン領域220bとの間の領域は、比較的低濃度(約1×1017atoms ・cm-3)のn型不純物を含むSiGeCチャネル領域224となっており、Si膜215のうちゲート絶縁膜216の直下に位置する領域は低濃度のn型不純物を含むSiキャップ層225となっている。また、ゲート電極217とSiボディ領域222とを電気的に接続する導体部材であるコンタクト(図示せず)とが設けられ、ゲート電極217の側面上にはシリコン酸化膜からなるサイドウォール227が設けられている。
【0093】
また、n−DTMOSは、Si膜215の上に設けられたシリコン酸化膜からなるゲート絶縁膜256と、ゲート絶縁膜256の上に設けられたゲート電極257とを備えている。そして、半導体層280のうちゲート電極257の両側方に位置する領域には高濃度のn型不純物を含むソース領域260a及びドレイン領域260bが設けられている。また、上部Si膜212のうちソース領域260aとドレイン領域260bとの間の領域は、高濃度(約1×1019atoms ・cm-3)のp型不純物を含むSiボディ領域262となっており、Siバッファ層213のうちSiボディ領域262の直上に位置する領域は、低濃度のp型不純物を含むp- Si領域226となっている。そして、SiGeC膜214のうちソース領域260aとドレイン領域260bとの間の領域は、比較的低濃度(約1×1017atoms ・cm-3)のp型不純物を含むSiGeCチャネル領域264となっており、Si膜215のうちゲート絶縁膜256の直下に位置する領域は低濃度のp型不純物を含むSiキャップ層265となっている。また、ゲート電極257とSiボディ領域262とを電気的に接続する導体部材であるコンタクト(図示せず)とが設けられ、ゲート電極257の側面上にはシリコン酸化膜からなるサイドウォール267が設けられている。
【0094】
さらに、基板上には、層間絶縁膜290と、層間絶縁膜290を貫通してソース・ドレイン領域220a,220b,260a,260bに接触するコンタクト291と、コンタクト291に接続されて層間絶縁膜290の上に延びるソース・ドレイン電極292とが設けられている。
【0095】
本実施形態の相補型HDTMOSの製造工程においては、SOI基板の一部である上部Si膜は、結晶成長前にあらかじめイオン注入により濃度が約1×1019atoms ・cm-3の不純物がドープされたn+ Si層(p−DTMOS領域)とp+ Si層(n−DTMOS領域)とになっており、UHV−CVD法によりエピタキシャル成長されたSiバッファ層、SiGeC膜、Siキャップ層は、いずれもas−grownの状態では、不純物がドープされていないアンドープ層となっている。SiGeC膜,Siキャップ層の結晶成長が終了した後に、n−DTMOS領域のSiGeCチャネル領域付近には、濃度が約1×1017atoms ・cm-3のp型不純物がイオン注入によりドープされる。また、p−DTMOS領域のSiGeCチャネル領域の付近には、濃度が約1×1017atoms ・cm-3のn型不純物がイオン注入によりドープされる。そして、最上層のSi膜を熱酸化することにより得られるシリコン酸化膜をゲート絶縁膜とし、その上には高濃度のn型不純物がドープされたポリシリコンからなるn+ 型ゲート電極と、高濃度のp型不純物がドープされたポリシリコンからなるp+ 型ゲート電極とが形成される。その後、各ゲート電極の両側には、高濃度のn型不純物がイオン注入されたn+ 型ソース・ドレイン領域と、高濃度のp型不純物がドープされたp+ 型ソース・ドレイン領域とが形成され、その上方にソース電極・ドレイン電極がそれぞれ形成される。また、ゲート電極とSiボディ領域とがコンタクトによって接続されて、HDTMOS構造が得られる。
【0096】
本実施形態によると、チャネル領域をSiGeC(Si1-x-y Gex Cy )によって構成することにより、単一のSiGeC(Si1-x-y Gex Cy )層を利用して、電子がSiGeC層内に閉じ込められてSiGeC層内を走行するnチャネルと、ホールがSiGeC層内に閉じ込められてSiGeC層内を走行するpチャネルとを形成することが可能となり、Si/SiGeCヘテロ接合を有する相補型のHDTMOSを実現することができる。その場合、第1の実施形態において説明したように、HDTMOS構造においては、従来のヘテロ接合を用いたMOSFETで発生しやすい寄生チャネルがほとんど生じることがない。したがって、SiGeCによって構成されるチャネル領域を有するHDTMOSにおいて、バンドオフセット値(ヘテロ障壁の高さ)が多少小さくても、寄生チャネルによるトランジスタ動作の低速化などの不具合を招くことなく、ヘテロ接合構造を利用した高速で電流駆動力の大きいトランジスタを得ることができる。
【0097】
また、上述のような製造法を用いることにより、簡単な製造方法で、高性能の相補型HDTMOSを作製することができる。
【0098】
本実施形態においては、相補型のHDTMOSについて説明したが、本発明は本実施形態に限定されるものではなく、Si/SiGeCヘテロ接合部を有するnチャネル型HDTMOSやpチャネル型HDTMOSのみを備えた半導体装置を設けることができることは言うまでもない。
【0099】
(第6の実施形態)
次に、Si/SiGe/SiCヘテロ接合を有する相補型HDTMOSの例である第6の実施形態について説明する。本実施形態においては、pチャネル用のチャネル領域をSi/SiGeヘテロ接合部により構成し、nチャネル用のチャネル領域をSiGe/SiCヘテロ接合部により構成する。
【0100】
図29は、Si/SiGe/SiCヘテロ接合部におけるバンド構造を示すエネルギーバンド図である。同図に示すように、Si/SiGeヘテロ接合部には、価電子帯端に大きなバンドオフセット(ヘテロ障壁)が形成されるので、SiGe層をpチャネル用のチャネル領域として利用することができる。一方、SiGe/SiCヘテロ接合部には、伝導帯端に大きなバンドオフセット(ヘテロ障壁)が形成されるので、SiC層をnチャネル用のチャネル領域として利用することができる。このように、電子,正孔それぞれに対して、最もバンドオフセット値(ヘテロ障壁の高さ)が大きくなるヘテロ接合構造を用いることにより、nチャネル,pチャネル両方において、ヘテロ接合の特徴を十分に引き出すことができる。
【0101】
図30は、本実施形態の相補型HDTMOSの構造を示す断面図である。同図に示すように、本実施形態のHDTMOSは、p型のSi基板310と、Si基板に酸素イオンを注入するなどの方法により形成された埋め込み酸化膜311と、埋め込み酸化膜311の上に設けられたpチャネル型HDTMOS(p−DTMOS)用の半導体層330と、埋め込み酸化膜311の上に設けられたnチャネル型HDTMOS(n−DTMOS)用の半導体層380とを有している。半導体層330,380は、それぞれ同時に形成された共通の膜によって構成されている。
【0102】
半導体層330,380は、SOI基板の上部を構成する上部Si膜312と、上部Si膜312の上にUHV−CVD法によりエピタキシャル成長されたSiバッファ層313と、Siバッファ層313の上にUHV−CVD法によりエピタキシャル成長されたSiC(Si1-y Cy :y≒0.015)膜314aと、SiC膜314aの上にUHV−CVD法によりエピタキシャル成長されたSiGe膜314bと、SiGe膜314bの上にUHV−CVD法によりエピタキシャル成長されたSi膜315とから構成されている。ここで、埋め込み酸化膜311の厚さは約100nmであり、上部Si膜312の厚みは約100nmであり、Siバッファ層313の厚みは約10nmであり、SiC膜314aの厚みは約15nmであり、SiGe膜314bの厚みは約15nmであり、Si膜315の厚みは約5nmである。
【0103】
さらに、p−DTMOSは、Si膜315の上に設けられたシリコン酸化膜からなるゲート絶縁膜316と、ゲート絶縁膜316の上に設けられたゲート電極317とを備えている。そして、半導体層330のうちゲート電極317の両側方に位置する領域には高濃度のp型不純物を含むソース領域320a及びドレイン領域320bが設けられている。また、上部Si膜312のうちソース領域320aとドレイン領域320bとの間の領域は、高濃度(約1×1019atoms ・cm-3)のn型不純物を含むSiボディ領域322となっており、Siバッファ層313のうちSiボディ領域322の直上に位置する領域は、低濃度のn型不純物を含むn- Si領域323となっている。そして、SiGe膜314a,SiC膜314bのうちソース領域320aとドレイン領域320bとの間の領域は、比較的低濃度(約1×1017atoms ・cm-3)のn型不純物を含むSiCチャネル領域324a,SiGeチャネル領域324bとなっており、Si膜315のうちゲート絶縁膜316の直下に位置する領域は低濃度のn型不純物を含むSiキャップ層325となっている。また、ゲート電極317とSiボディ領域322とを電気的に接続する導体部材であるコンタクト(図示せず)とが設けられ、ゲート電極317の側面上にはシリコン酸化膜からなるサイドウォール327が設けられている。
【0104】
また、n−DTMOSは、Si膜315の上に設けられたシリコン酸化膜からなるゲート絶縁膜356と、ゲート絶縁膜356の上に設けられたゲート電極357とを備えている。そして、半導体層380のうちゲート電極357の両側方に位置する領域には高濃度のn型不純物を含むソース領域360a及びドレイン領域360bが設けられている。また、上部Si膜312のうちソース領域360aとドレイン領域360bとの間の領域は、高濃度(約1×1019atoms ・cm-3)のp型不純物を含むSiボディ領域362となっており、Siバッファ層313のうちSiボディ領域362の直上に位置する領域は、低濃度のp型不純物を含むp- Si領域326となっている。そして、SiGe膜314a,SiC膜314bのうちソース領域360aとドレイン領域360bとの間の領域は、比較的低濃度(約1×1017atoms ・cm-3)のp型不純物を含むSiCチャネル領域324a,SiGeチャネル領域324bとなっており、Si膜315のうちゲート絶縁膜356の直下に位置する領域は低濃度のp型不純物を含むSiキャップ層365となっている。また、ゲート電極357とSiボディ領域362とを電気的に接続する導体部材であるコンタクト(図示せず)とが設けられ、ゲート電極357の側面上にはシリコン酸化膜からなるサイドウォール367が設けられている。
【0105】
さらに、基板上には、層間絶縁膜390と、層間絶縁膜390を貫通してソース・ドレイン領域320a,320b,360a,360bに接触するコンタクト391と、コンタクト391に接続されて層間絶縁膜390の上に延びるソース・ドレイン電極392とが設けられている。
【0106】
本実施形態の相補型HDTMOSの製造工程においては、SOI基板の一部である上部Si膜は、結晶成長前にあらかじめイオン注入により濃度が約1×1019atoms ・cm-3の不純物がドープされたn+ Si層(p−DTMOS領域)とp+ Si層(n−DTMOS領域)とになっており、UHV−CVD法によりエピタキシャル成長されたSiバッファ層、SiC膜,SiGe膜、Siキャップ層は、いずれもas−grownの状態では、不純物がドープされていないアンドープ層となっている。SiC膜,SiGe膜,Siキャップ層の結晶成長が終了した後に、n−DTMOS領域のチャネル領域付近には、濃度が約1×1017atoms ・cm-3のp型不純物がイオン注入によりドープされる。また、p−DTMOS領域のチャネル領域の付近には、濃度が約1×1017atoms ・cm-3のn型不純物がイオン注入によりドープされる。ただし、各チャネル領域には不純物がドープされていなくてもよい。
【0107】
そして、最上層のSiキャップ層を熱酸化することにより得られるシリコン酸化膜をゲート絶縁膜とし、その上には高濃度のn型不純物がドープされたポリシリコンからなるn+ 型ゲート電極と、高濃度のp型不純物がドープされたポリシリコンからなるp+ 型ゲート電極とが形成される。その後、各ゲート電極の両側には、高濃度のn型不純物がイオン注入されたn+ 型ソース・ドレイン領域と、高濃度のp型不純物がドープされたp+ 型のース・ドレイン領域とが形成され、その上方にソース電極・ドレイン電極がそれぞれ形成される。また、ゲート電極とSiボディ領域とがコンタクトによって接続されて、DTMOS構造が得られる。
【0108】
本実施形態によると、チャネル領域をSi/SiGe/SiCヘテロ接合部によって構成することにより、価電子帯端に大きなバンドオフセット(ヘテロ障壁)が形成されるSi/SiGeヘテロ接合部に近接するSiGe層をpチャネル用のチャネル領域として、伝導帯端に大きなバンドオフセット(ヘテロ障壁)が形成されるSiGe/SiCヘテロ接合部に近接するSiC層をnチャネル用のチャネル領域として、それぞれ利用することができる。そして、電子,正孔それぞれに対して、最もバンドオフセット値(ヘテロ障壁の高さ)が大きくなるヘテロ接合構造を用いることにより、nチャネル,pチャネル両方において、ヘテロ接合の特徴を十分に引き出すことができる。その場合、第1の実施形態において説明したように、HDTMOS構造においては、従来のヘテロ接合を用いたMOSFETで発生しやすい寄生チャネルがほとんど生じることがない。したがって、SiGe,SiCによって構成されるチャネル領域を有するHDTMOSにおいて、バンドオフセット値(ヘテロ障壁の高さ)が多少小さくても、寄生チャネルによるトランジスタ動作の低速化などの不具合を招くことなく、ヘテロ接合構造を利用した高速で電流駆動力の大きいトランジスタを得ることができる。
【0109】
また、上述のような製造方法を用いることにより、簡単な製造方法で、高性能のヘテロ接合部を有する相補型TMOSを形成することができる。
【0110】
次に、図31は、Si/SiGe接合部と、Si/SiC接合部とを有する本実施形態の変形例における相補型のHDTMOSのバンド構造を示すエネルギーバンド図である。この場合、図30に示す構造において、SiC膜314aとSiGe膜314bとの間にSi膜を介在させればよいことになる。このような構造によっても、上述のような本実施形態の効果を発揮することができる。
【0111】
(第7の実施形態)
次に、pチャネルをSi/SiGe接合部のヘテロ障壁を利用し、nチャネルをSi/SiGe接合部の不純物濃度の調整によるバンドオフセットを使用した相補型ヘテロCMOSデバイスの例である第7の実施形態について説明する。本実施形態においては、ゲート電極とボディ領域とは接合されておらず、一般的なMISFET構造を有していることが前提である。
【0112】
図32は、本実施形態のCMOSデバイスの構造を示す断面図である。同図に示すように、本実施形態のCMOSデバイスは、p型のSi基板410と、Si基板410の上に設けられたpチャネル型MOSFET(p−MOSFET)用の半導体層430,nチャネル型MOSFET(n−MOSFET)用の半導体層480とを有している。ここで、半導体層430,480は、それぞれ同時に形成された共通の膜によって構成されている。
【0113】
半導体層430,480は、Si基板410の上部に形成された上部Si層412と、上部Si層412の上にUHV−CVD法によりエピタキシャル成長されたSiバッファ層413と、Siバッファ層413の上にUHV−CVD法によりエピタキシャル成長されたSiGe膜414と、SiGe膜414の上にUHV−CVD法によりエピタキシャル成長されたSi膜415とから構成されている。ここで、上部Si層412の厚みは約50nmであり、Siバッファ層413の厚みは約10nmであり、SiGe膜414の厚みは約15nmであり、Si膜415の厚みは約5nmである。
【0114】
そして、p−MOSFETは、Si膜415の上に設けられたシリコン酸化膜からなるゲート絶縁膜416と、ゲート絶縁膜416の上に設けられたゲート電極417とを備えている。そして、半導体層430のうちゲート電極417の両側方に位置する領域には高濃度のp型不純物を含むソース領域420a及びドレイン領域420bが設けられている。また、上部Si層412のうちソース領域420aとドレイン領域420bとの間の領域は、高濃度(約1×1010atoms ・cm-3)のn型不純物を含むSiボディ領域422となっており、Siバッファ層413のうちSiボディ領域422の直上に位置する領域は、低濃度のn型不純物を含むn- Si領域423となっている。そして、SiGe膜414のうちソース領域420aとドレイン領域420bとの間の領域は、比較的低濃度(約1×1017atoms ・cm-3)のn型不純物を含むSiGeチャネル領域424となっており、Si膜415のうちゲート絶縁膜416の直下に位置する領域は低濃度のn型不純物を含むSiキャップ層425となっている。また、ゲート電極417の側面上にはシリコン酸化膜からなるサイドウォール427が設けられている。
【0115】
また、n−MOSFETは、Si膜415の上に設けられたシリコン酸化膜からなるゲート絶縁膜456と、ゲート絶縁膜456の上に設けられたゲート電極457とを備えている。そして、半導体層480のうちゲート電極457の両側方に位置する領域には高濃度のn型不純物を含むソース領域460a及びドレイン領域460bが設けられている。また、上部Si層412のうちソース領域460aとドレイン領域460bとの間の領域は、高濃度(約1×1019atoms ・cm-3)のp型不純物を含むSiボディ領域462となっており、Siバッファ層413のうちSiボディ領域462の直上に位置する領域は、低濃度のp型不純物を含むp- Si領域426となっている。そして、SiGe膜414のうちソース領域460aとドレイン領域460bとの間の領域は、比較的低濃度(約1×1017atoms ・cm-3)のp型不純物を含むSiGeチャネル領域464となっており、Si膜415のうちゲート絶縁膜456の直下に位置する領域は低濃度のp型不純物を含むSiキャップ層465となっている。また、ゲート電極457の側面上にはシリコン酸化膜からなるサイドウォール467が設けられている。
【0116】
さらに、基板上には、層間絶縁膜490と、層間絶縁膜490を貫通してソース・ドレイン領域420a,420b,460a,460bに接触するコンタクト491と、コンタクト491に接続されて層間絶縁膜490の上に延びるソース・ドレイン電極492とが設けられている。また、基板には、半導体層430,480を互いに分離するためのトレンチ分離493が設けられている。
【0117】
図33(a),(b)は、それぞれpチャネル用のSi/SiGeヘテロ接合部及びnチャネル用のSi/SiGeヘテロ接合部におけるバンド構造を示すエネルギーバンド図である。図33(a)に示すように、pチャネル用のSi/SiGeヘテロ接合部においては、一般的には、バンドオフセット(ヘテロ障壁)はホールの閉じ込めに有利な価電子帯端に主にあらわれる。一方、図33(b)に示すように、バンドオフセットが主として価電子帯に形成されるSi/SiGeヘテロ接合部においても、Si層とSiGe層とをp型にドーピングしておくことにより、伝導帯端にバンドの飛びによるポテンシャルのくぼみが生じるので、電子をSiGeチャネル領域464に閉じ込めることが可能となる。よって、Si/SiGe接合を利用して、電子がSiGe層内に閉じ込められてSiGe層内を走行するnチャネルと、ホールがSiGe層内に閉じ込められてSiGe層内を走行するpチャネルとを形成することが可能となる。
【0118】
本実施形態の相補型CMOSデバイスの製造工程においては、Si基板の一部である上部Si層は、結晶成長前にあらかじめイオン注入により濃度が約1×1019atoms ・cm-3の不純物がドープされたn+ Si層(p−MOSFET領域)とp+ Si層(n−MOSFET領域)とになっている。また、p−MOSFET領域とととMOSFET領域とを互いに分離するためのトレンチ分離493が基板面よりも上方に突出するように設けられている。その後、UHV−CVD法によりエピタキシャル成長されたSiバッファ層、SiGe膜、Siキャップ層は、いずれもas−grownの状態では、不純物がドープされていないアンドープ層となっている。SiGe膜,Siキャップ層の結晶成長が終了した後に、n−MOSFET領域のSiGeチャネル領域付近には、濃度が約1×1017atoms ・cm-3のp型不純物がイオン注入によりドープされる。また、p−MOSFET領域のSiGeチャネル領域の付近には、濃度が約1×1017atoms ・cm-3のn型不純物がイオン注入によりドープされる。そして、最上層のSi膜を熱酸化することにより得られるシリコン酸化膜をゲート絶縁膜とし、その上には高濃度の不純物を含むポリシリコンからなるゲート電極が形成される。その後、各ゲート電極の両側には、高濃度のp型不純物がイオン注入されたp+ 型ソース・ドレイン領域と、高濃度のn型不純物がドープされたn+ 型ソース・ドレイン領域とが形成される。さらに、層間絶縁膜,コンタクト及びソース・ドレイン電極がそれぞれ形成される。
【0119】
本実施形態のSi/SiGe接合部を有するCMOSデバイスによると、Si/SiGe接合部にp型不純物濃度を導入すると、伝導帯端に電子を閉じ込めるのに有利なくぼみが形成されることに着目し、Si/SiGe接合を利用して高速動作が可能で電流駆動力の大きいn−MOSFETを得ることができる。そして、このn−MOSFETを利用して、従来から知られているSi/SiGe接合部を有するp−MOSFETとを共通のSi基板上に設けることで、高速動作が可能で電流駆動力の大きいn−MOSFET及びp−MOSFETを有するCMOSデバイスを得ることができる。
【0120】
なお、本実施形態のSiGeチャネル領域の代わりに,Cを0.01%〜2%(例えば0.1%程度)含むSiGe,つまりSiGeC層を用いてもよい。
【0121】
(実験データ)
次に、本発明に関する実測データについて説明する。
【0122】
図34(a)は、SiGeチャネル領域のGe含有率を0%,10%,20%,30%に変えて測定したドレイン電流IdのゲートバイアスVg依存性のデータである。同図に示すように、従来のSiホモ接合型DTMOS(同図の左端参照)に比べて、Ge含有率が高くなるにつれて同じゲートバイアスに対するしきい値電圧が小さくなっている。
【0123】
図34(b)は、本発明のHDTMOSと従来のMOSとについて、相互コンダクタンスのゲートオーバードライブ依存性を、Ge含有率をパラメータとして示すデータである。同図に示されるように、本発明のHDTMOSにより、従来のMOSよりも大幅に相互コンダクタンスgmが向上している。
【0124】
図35(a)は、Siボディ領域のn型不純物濃度ND を2×1017cm-3,5×1017cm-3,1×1018cm-3に変えて測定したドレイン電流IdのゲートバイアスVg依存性のデータである。同図に示すように、Siボディ領域の不純物濃度が高くなるにつれて、同じゲートバイアスに対するドレイン電流Idが低減している。これは、しきい値電圧の上昇によるものと考えられる。
【0125】
図35(b)は、本発明のHDTMOSと従来のMOSとについて、相互コンダクタンスのゲートオーバードライブ依存性を、チャネル領域の不純物濃度をパラメータとして示すデータである。図34(b)に示されると同様に、本発明のHDTMOSにより、従来のMOSよりも大幅に相互コンダクタンスgmが向上している。
【0126】
図36は、本発明のHDTMOSについて、ボディ効果係数γとしきい値電圧との相関関係を、Ge含有率とSiボディ領域の不純物濃度とをパラメータとして示すデータである。同図に示すように、従来問題とされていた,しきい値を低下させるとボディ効果係数γが増大するというトレードオフを緩和することができる。
【0127】
一方、DTMOSにおいては、ボディ効果係数γが大きい方が好ましい。ボディ効果係数γは、下記式
γ=|ΔVth|/|ΔVbs|
によって表される。ただし、ΔVthはしきい値電圧のシフト量、ΔVbsはボディ−ソース間電圧のシフト量である。
【0128】
DTMOSにおいては、ボディ領域とゲート電極とが互いに電気的に接続されているために、ゲート電圧を高くしていくと、ボディ領域の電圧もそれに伴って上昇する。ゲート電圧が電源電圧Vddのとき、しきい値電圧のシフト量ΔVthは、式 ΔVth=γ・Vddによって表される。
【0129】
従来のMOSFETは、ゲートオーバードライブ量は、(Vdd−Vth)によって表される。ところが、DTMOSの場合には、ゲートオーバードライブ量は、(Vdd−Vth−ΔVth=Vdd−Vth−γVdd)になり、γが大きいほど電流駆動力が大きくなる。
【0130】
図36をみると、Ge含有率が同じである複数のHDTMOSのγを比べると、HDTMOSのボディ領域における不純物濃度が高いものほど、γが大きくなるが、しきい値電圧Vthも上昇するという従来のSiホモ接合型のDTMOSにおけるトレードオフ関係がHDTMOSにもみられる。
【0131】
一方、ボディ領域における不純物濃度が同じである複数のHDTMOSのγを比べると、HDTMOSのGe含有率を多くするほど、しきい値電圧が低下し、しかも、γも大きくなっている。これは、SiGeチャネルが埋め込みチャネル構造となっていることに起因する。
【0132】
したがって、SiGeチャネルを用い、かつ、ボディ領域における不純物濃度Nd を高くしたHDTMOSにより、Siホモ接合型のDTMOSとしきい値電圧が同程度であっても、より大きなγが得られることになる。これは、例えば、図36中のGe:30%,ND :1×1018cm-3のγ値と、Ge:0%,ND :2×1017cm-3のγ値とを比べるとわかる。
【0133】
図37は、MOS(○印のデータ),Si/SiGe−MOS(Ge含有率30%)(●印のデータ),Siホモ接合型DTMOS(□印のデータ),Si/SiGe−HDTMOS(Ge含有率30%)(■印のデータ)のId,Ib−Vg特性を示す図である。ここで、MOSとSiホモ接合型DTMOSとのボディ領域における不純物濃度は2×1017cm-3であり、Si/SiGe−MOSとSi/SiGe−HDTMOSとのボディ領域における不純物濃度は1×1018cm-3である。図37の矢印の部分に示すように、Siホモ接合型DTMOS(□印のデータ)と、Si/SiGe−HDTMOS(■印のデータ)とを比べると、ゲート電圧が動作電圧になる範囲では、Si/SiGe−HDTMOSの方がドレイン電流Idが多いことがわかる。
【0134】
図38は、Siホモ接合型DTMOS(□印のデータ),Si/SiGe−HDTMOS(Ge含有率30%)(■印のデータ)のId−Vd特性をより詳細に比較する図である。同図に示すように、Siホモ接合型DTMOS(□印のデータ)と、Si/SiGe−HDTMOS(■印のデータ)とを比べると、両者の(Vg−Vt(Vth))がおなじ値の時には、Si/SiGe−HDTMOSの方がドレイン電流Idが多いことがわかる。
【0135】
図39は、Siホモ接合型DTMOS(□印のデータ)と、Si/SiGe−HDTMOS(Ge含有率30%)(■印のデータ)とのしきい値電圧のゲート長依存性を比較するための図である。同図に示すように、ゲート長が0.5μm以下の領域では、Si/SiGe−HDTMOS(■印のデータ)の方がSiホモ接合型DTMOS(□印のデータ)よりもしきい値電圧Vthが高く維持されており、Si/SiGe−HDTMOSにおいては、短チャネル効果に対する耐性が向上していることがわかる。
【0136】
(第8の実施形態)
上記第1〜第6の実施形態においては、Si層とSiGe層又はSiGeC層とのバンドギャップ差に着目して、しきい値電圧を低下させる工夫をしているが、本実施形態においては、歪みを受けたSi層と格子歪みが緩和したSiGe層との間に生じるキャリアが走行するバンド端のキャリアに対するポテンシャルの差に着目して、しきい値電圧を低下させ、電流駆動力を高めるように構成する。
【0137】
図40は、本実施形態におけるnチャネル型トランジスタとして機能するHDTMOSの断面図である。同図に示すように、本実施形態のHDTMOSは p型のSi基板510と、Si基板510の上にUHV−CVD法によりエピタキシャル成長された傾斜SiGe膜513と、傾斜SiGe膜513の上にUHV−CVD法によりエピタキシャル成長され格子歪みが緩和された緩和SiGe膜514と、緩和SiGe膜514の上にUHV−CVD法によりエピタキシャル成長され引っ張り歪みを受けるSi膜515とから構成されている。さらに、HDTMOSは、Si膜515の上に設けられたシリコン酸化膜からなるゲート絶縁膜516と、ゲート絶縁膜516の上に設けられたゲート電極517とを備えている。そして、緩和SiGe膜514及びSi膜515のうちゲート電極517の両側方に位置する領域には高濃度のn型不純物を含むソース領域520a及びドレイン領域520bが設けられている。また、緩和SiGe膜514のうちソース領域520aとドレイン領域520bとの間の領域は、高濃度のp型不純物を含むSiGeボディ領域524となっている。そして、Si膜515のうちソース領域520aとドレイン領域520bとの間の領域は、引っ張り歪みを受けて縮退が解け,実効質量が小さい高い移動度で走行するSiチャネル領域525(nチャネル)となっている。また、ゲート電極517と緩和SiGeボディ領域524とを電気的に接続する導体部材であるコンタクト526が設けられている。
【0138】
ここで、傾斜SiGe膜513は、下端部におけるGeの含有率が0%で上端部におけるGe含有率が30%である傾斜組成を有し、緩和SiGe膜514はGeの含有率が30%の均一組成を有している。また、緩和SiGe膜514の厚みは格子歪みが緩和する臨界厚み以上の厚み例えば30nmであり、Si膜515の厚みは約20nmである。SiGeボディ領域524には、濃度が約1×1019atoms ・cm-3のp型不純物(例えばボロン)がイオン注入により導入されている。傾斜SiGe膜513の上部には、SiGeボディ領域524,ソース・ドレイン領域520a,520bから拡散した不純物が低濃度で含まれているが、傾斜SiGe膜513の下部はアンドープ層となっている。また、Siチャネル領域525には、低濃度のp型不純物(例えばボロン)が導入されている。ただし、Siチャネル領域525はアンドープ層であってもよい。ゲート絶縁膜516は、Si膜515を熱酸化することにより形成されたものである。ゲート電極517には、濃度が約1×1020atoms ・cm-3のn型不純物(例えばヒ素又はリン)がドープされている。なお、ゲート電極517の側面上には、シリコン酸化膜からなるサイドウォール527が設けられている。
【0139】
図41は、緩和SiGe膜からなるボディ領域524と、引っ張り歪みを受けたSi膜からなるSiチャネル領域525とに亘るバンド構造を示すエネルギーバンド図である。同図に示すように、Siチャネル領域525の伝導帯端のキャリアに対するポテンシャルは、ボディ領域524の伝導帯端のキャリアに対するポテンシャルよりも低いので、キャリアを電子とするnチャネルにおけるしきい値が低下する。
【0140】
すなわち、nチャネルにおいては本実施形態のごとくキャリアが走行するバンド端である伝導帯端のポテンシャルをボディ領域よりも小さく、pチャネルにおいてはキャリアが走行するバンド端である価電子帯端のポテンシャルをボディ領域よりも小さくする(つまりエネルギーレベルを高くする)ことにより、上記各実施形態と同様に、寄生チャネルの発生を抑制しつつ、しきい値電圧を低下させることができる。
【0141】
図42は、本実施形態の変形例におけるHDTMOSの断面図である。同図に示すように、本変形例のHDTMOSは、p型のSi基板510と、上記図40におけると同じ構造を有する傾斜SiGe膜513と、傾斜SiGe膜53の上に設けられ上記図40におけると同じ構造を有する緩和SiGe膜514と、緩和SiGe膜514の上にUHV−CVD法によりエピタキシャル成長され引っ張り歪みを受けるSi膜515とを備えている。そして、本実施形態においては、緩和SiGe膜514の中に酸素イオンを注入するなどの方法により形成された埋め込み酸化膜511を形成する。そして、引っ張り歪みを受けるSi膜515の上には、上記図40に示すとおなじ構造が設けられている。この変形例においても、上記図40に示す第8の実施形態とおなじ効果を発揮することができ、加えて、寄生容量の低減による動作速度の向上を図ることができる。
【0142】
【発明の効果】
本発明によれば、チャネル層にボディ領域を構成する材料のバンドギャップよりもバンドギャップの小さい材料を導入することにより、ドレイン電流を増大し(しきい値電圧を低減し)、チャネルを流れるドレイン電流とボディ(ゲート)電流との差を拡大することにより、トランジスタ動作の高速性を維持しながら動作電圧範囲の拡大を図ることができる。
【0143】
また、チャネル領域とその周囲の半導体層との不純物濃度を適宜変更することにより、伝導帯端,価電子帯端のいずれにおいてもキャリアの閉じ込めに有利なくぼみを形成することができ、動作が高速で電流駆動力の高いヘテロ接合型CMOSデバイスを得ることができる。
【図面の簡単な説明】
【図1】従来のDTMOSの構造を模式的に示す断面図である。
【図2】従来のDTMOSの構造を模式的に示す平面図である。
【図3】(a),(b),(c)は、それぞれ順に、第1の実施形態のHDTMOSの構造を模式的に示す平面図、図3(a)で示すIIIb−IIIb線における断面図、図3(a)で示すIIIc−IIIc線における断面図である。
【図4】第1の実施形態のHDTMOSの構造をさらに詳細に示す断面図である。
【図5】Siキャップ層,SiGeチャネル領域及びn- Si領域を通過する断面におけるバンドアライメントを示すエネルギーバンド図である。
【図6】第1の実施形態におけるゲート電極からSiボディ領域までを通過する断面におけるビルトインバンド構造を示すエネルギーバンド図である。
【図7】本発明のpチャネル型HDTMOSと、従来のpチャネル型DTMOSとのドレイン電流,ボディ電流のゲートバイアス依存性をシミュレーションした結果を示す図である。
【図8】本発明のHDTMOSと従来のDTMOSとでしきい値電圧を等しくするために、ボディ領域の不純物濃度をそれぞれ調整したときのドレイン電流,ボディ電流のゲートバイアス依存性をシミュレーションした結果を示す図である。
【図9】本発明のHDTMOSにおいて、ゲート長を変化させたときのドレイン電流,ボディ電流のゲートバイアス依存性を示す図である。
【図10】従来のSiホモ接合型DTMOSにおいて、ゲート長を変化させたときのドレイン電流,ボディ電流のゲートバイアス依存性を示す図である。
【図11】図9,図10のデータから求められる本発明のHDTMOSと、従来のDTMOSとのしきい値電圧のゲート長依存性を示す図である。
【図12】本発明のHDTMOSのゲートバイアス−ボディ電流,ドレイン電流特性のチャネル領域の不純物濃度依存性を示す図である。
【図13】第1の実施形態の変形例に係る拡散防止層を設けたHDTMOSの例を示す断面図である。
【図14】従来のSi/SiGeヘテロ接合を有するpチャネル型MOSFETの基本的な構造を示す断面図である。
【図15】(a),(b)は、一般的なSi/SiGeヘテロ接合型MOSFETの低ゲートバイアス時,高ゲートバイアス時におけるバンド構造を示すエネルギーバンド図である。
【図16】本発明のHDTMOSと、従来のヘテロ接合型SOIMOSFETにおけるヘテロチャネルおよび寄生チャネルそれぞれに蓄積されるピークキャリア濃度の比のゲートバイアス依存性を示す図である。
【図17】(a),(b),(c)は、それぞれ順に、第2の実施形態のHDTMOSの構造を模式的に示す平面図、図17(a)で示すXVIIb−XVIIb線における断面図、図17(a)で示すXVIIc−XVIIc線における断面図である。
【図18】第2の実施形態のHDTMOSの構造をさらに詳細に示す断面図である。
【図19】Siキャップ層,SiGeチャネル領域及びp- Si領域を通過する断面におけるバンドアライメントを示すエネルギーバンド図である。
【図20】第2の実施形態におけるゲート電極からSiボディ領域までを通過する断面におけるビルトインバンド構造を示すエネルギーバンド図である。
【図21】本発明のHDTMOSと従来のDTMOSとでしきい値電圧を等しくするために、ボディ領域の不純物濃度をそれぞれ調整したときのドレイン電流,ボディ電流のゲートバイアス依存性をシミュレーションした結果を示す図である。
【図22】第3の実施形態の相補型HDTMOSの構造を示す断面図である。
【図23】第3の実施形態の変形例であるチャネル領域をSi1-x-y Gex Cy によって構成した相補型のHDTMOSの断面図である。
【図24】Si/SiGeヘテロ接合部におけるバンド構造を示すエネルギーバンド図である。
【図25】Si/SiC(Si1-y Cy :y≒0.02)ヘテロ接合部のエネルギーバンド図である。
【図26】第4の実施形態のnチャネル型HDTMOSの断面図である。
【図27】Si/SiGeCヘテロ接合部におけるバンド構造を示すエネルギーバンド図である。
【図28】第5の実施形態のHDTMOSの構造を示す断面図である。
【図29】Si/SiGe/SiCヘテロ接合部におけるバンド構造を示すエネルギーバンド図である。
【図30】第6の実施形態の相補型HDTMOSの構造を示す断面図である。
【図31】Si/SiGe接合部とSi/SiC接合部とを有する第6の実施形態の変形例における相補型HDTMOSのバンド構造を示すエネルギーバンド図である。
【図32】第7の実施形態のCMOSデバイスの構造を示す断面図である。
【図33】(a),(b)は、それぞれpチャネル用のSi/SiGeヘテロ接合部及びnチャネル用のSi/SiGeヘテロ接合部におけるバンド構造を示すエネルギーバンド図である。
【図34】(a),(b)は、チャネル領域のGe含有率を変えて測定したドレイン電流IdのゲートバイアスVg依存性、本発明のHDTMOSと従来のMOSとの護送後コンダクタンスのゲートオーバードライブ依存性をそれぞれ示すデータである。
【図35】(a),(b)は、チャネル領域の不純物濃度を変えて測定したドレイン電流IdのゲートバイアスVg依存性、本発明のHDTMOSと従来のMOSとの相互コンダクタンスのゲートオーバードライブ依存性をそれぞれ示すデータである。
【図36】本発明のHDTMOSについて、ボディ効果係数γとしきい値電圧との相関関係を、Ge含有率とチャネル領域の不純物濃度とをパラメータとして示すデータである。
【図37】MOS,Si/SiGe−MOS(Ge含有率30%),Siホモ接合型DTMOS,Si/SiGe−HDTMOS(Ge含有率30%)のId,Ib−Vg特性を示す図である。
【図38】Siホモ接合型DTMOS,Si/SiGe−HDTMOS(Ge含有率30%)のId−Vd特性をより詳細に比較する図である。
【図39】Siホモ接合型DTMOSと、Si/SiGe−HDTMOS(Ge含有率30%)との短チャネル効果を比較するための図である。
【図40】第8の実施形態におけるnチャネル型トランジスタとして機能するHDTMOSの断面図である。
【図41】緩和SiGe膜からなるボディ領域と、引っ張り歪みを受けたSi膜からなるSiチャネル領域とに亘るバンド構造を示すエネルギーバンド図である。
【図42】第8の実施形態の変形例におけるHDTMOSの断面図である。
【符号の説明】
10 Si基板
11 埋め込み酸化膜
12 上部Si膜
13 Siバッファ層
14 SiGe膜
15 Si膜
16 ゲート絶縁膜
17 ゲート電極
20a ソース領域
20b ドレイン領域
22 ボディ領域
23 n- Si領域
18 S ソース
G ゲート
D ドレイン
Claims (29)
- 基板と、
上記基板の一部に設けられた半導体層と、
上記半導体層の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記半導体層のうち上記ゲート電極の両側方に設けられた第1導電型のソース・ドレイン領域と、
上記半導体層のうち上記ソース・ドレイン領域間に位置する領域に設けられた第1の半導体からなるチャネル領域と、
上記半導体層のうち上記チャネル領域の下方に設けられ、上記第1の半導体よりもキャリアが走行するバンド端のキャリアに対するポテンシャルが大きい第2の半導体からなる第2導電型のボディ領域と、
上記ゲート電極と上記ボディ領域とを電気的に接続するための導体部材と
を備えている半導体装置。 - 請求項1記載の半導体装置において、
上記半導体層のうち上記チャネル領域と上記ゲート絶縁膜との間に設けられ、上記第1の半導体よりもキャリアが走行するバンド端のキャリアに対するポテンシャルが大きい半導体からなるキャップ層をさらに備えていることを特徴とする半導体装置。 - 請求項1又は2記載の半導体装置において、
上記基板の少なくとも最上部は絶縁体により構成されていることを特徴とする半導体装置。 - 請求項1〜3のうちいずれか1つに記載の半導体装置において、
上記チャネル領域は上記ボディ領域よりも1/10以下の低濃度の不純物を含むことを特徴とする半導体装置。 - 請求項1〜4のうちいずれか1つに記載の半導体装置において、
上記ゲート電極は、第1導電型不純物を含むポリシリコン又はポリシリコンゲルマニウムにより構成されていることを特徴とする半導体装置。 - 請求項1〜5記載の半導体装置において、
上記チャネル領域を構成する第1の半導体は、少なくともSiを成分元素として含んでおり、
上記半導体層の一部には、チャネルへの不純物の拡散を防止するための領域であって、0.01%以上で2%以下の濃度の炭素を含む領域をさらに備えていることを特徴とする半導体装置。 - 請求項1〜5のうちいずれか1つに記載の半導体装置において、
上記第1の半導体はSi(シリコン)及びGe(ゲルマニウム)を成分元素として含む半導体であり、
上記第2の半導体はSiであることを特徴とする半導体装置。 - 請求項7記載の半導体装置において、
上記ソース・ドレイン領域はp型ソース・ドレイン領域であり、
上記チャネル領域はpチャネル用のチャネル領域であり、
上記ボディ領域はn型ボディ領域であることを特徴とする半導体装置。 - 請求項7記載の半導体装置において、
上記ソース・ドレイン領域はn型ソース・ドレイン領域であり、
上記チャネル領域はnチャネル用のチャネル領域であり、
上記ボディ領域はp型ボディ領域であることを特徴とする半導体装置。 - 請求項8記載の半導体装置において、
上記基板上に設けられたもう1つの半導体層と、
上記もう1つの半導体層の上に設けられたもう1つのゲート絶縁膜と、
上記もう1つのゲート絶縁膜の上に設けられたもう1つのゲート電極と、
上記もう1つの半導体層のうち上記もう1つのゲート電極の両側方に設けられたn型ソース・ドレイン領域と、
上記もう1つの半導体層のうち上記n型ソース・ドレイン領域間に位置する領域に設けられ、Si及びGeを成分元素として含むnチャネル用のチャネル領域と、
上記もう1つの半導体層のうち上記nチャネル用のチャネル領域の下方に設けられ、Siからなるp型ボディ領域と、
上記もう1つのゲート電極と上記p型ボディ領域とを電気的に接続するためのもう1つの導体部材とをさらに備え、
相補型デバイスとして機能することを特徴とする半導体装置。 - 請求項1〜5のうちいずれか1つに記載の半導体装置において、
上記第1の半導体はSi及びC(カーボン)を成分元素として含む半導体であり、
上記第2の半導体はSiであることを特徴とする半導体装置。 - 請求項1〜5のうちいずれか1つに記載の半導体装置において、
上記第1の半導体は、引っ張り歪みを受けたSiであり、
上記第2の半導体は、格子歪みが緩和したSiGeであることを特徴とする半導体装置。 - 請求項11又は12記載の半導体装置において、
上記ソース・ドレイン領域はp型ソース・ドレイン領域であり、
上記チャネル領域はpチャネル用のチャネル領域であり、
上記ボディ領域はn型ボディ領域であることを特徴とする半導体装置。 - 請求項11又は12記載の半導体装置において、
上記ソース・ドレイン領域はn型ソース・ドレイン領域であり、
上記チャネル領域はnチャネル用のチャネル領域であり、
上記ボディ領域はp型ボディ領域であることを特徴とする半導体装置。 - 請求項13記載の半導体装置において、
上記基板上に設けられたもう1つの半導体層と、
上記もう1つの半導体層の上に設けられたもう1つのゲート絶縁膜と、
上記もう1つのゲート絶縁膜の上に設けられたもう1つのゲート電極と、
上記もう1つの半導体層のうち上記もう1つのゲート電極の両側方に設けられたn型ソース・ドレイン領域と、
上記もう1つの半導体層のうち上記n型ソース・ドレイン領域間に位置する領域に設けられ、Si及びCを成分元素として含む第1の半導体からなるnチャネル用のチャネル領域と、
上記もう1つの半導体層のうち上記nチャネル用のチャネル領域の下方に設けられたSiからなるp型ボディ領域と、
上記もう1つのゲート電極と上記p型ボディ領域とを電気的に接続するためのもう1つの導体部材とをさらに備え、
相補型デバイスとして機能することを特徴とする半導体装置。 - 請求項1〜5のうちいずれか1つに記載の半導体装置において、
上記第1の半導体はSi,Ge及びCを成分元素として含む半導体であり、
上記第2の半導体はSiであることを特徴とする半導体装置。 - 請求項16記載の半導体装置において、
上記ソース・ドレイン領域はp型ソース・ドレイン領域であり、
上記チャネル領域はpチャネル用のチャネル領域であり、
上記ボディ領域はn型ボディ領域であることを特徴とする半導体装置。 - 請求項16記載の半導体装置において、
上記ソース・ドレイン領域はn型ソース・ドレイン領域であり、
上記チャネル領域はnチャネル用のチャネル領域であり、
上記ボディ領域はp型ボディ領域であることを特徴とする半導体装置。 - 請求項17記載の半導体装置において、
上記基板上に設けられたもう1つの半導体層と、
上記もう1つの半導体層の上に設けられたもう1つのゲート絶縁膜と、
上記もう1つのゲート絶縁膜の上に設けられたもう1つのゲート電極と、
上記もう1つの半導体層のうち上記もう1つのゲート電極の両側方に設けられたn型ソース・ドレイン領域と、
上記もう1つの半導体層のうち上記n型ソース・ドレイン領域間に位置する領域に設けられ、Si,Ge及びCを成分元素として含むnチャネル用のチャネル領域と、
上記もう1つの半導体層のうち上記チャネル領域の下方に設けられ,Siからなるp型ボディ領域と、
上記もう1つのゲート電極と上記p型ボディ領域とを電気的に接続するためのもう1つの導体部材とをさらに備え、
相補型デバイスとして機能することを特徴とする半導体装置。 - 請求項1〜5のうちいずれか1つに記載の半導体装置において、
上記ソース・ドレイン領域はp型ソース・ドレイン領域であり、
上記チャネル領域はSi及びGeを成分元素として含むpチャネル用のチャネル領域であり、
上記ボディ領域はSiからなるn型ボディ領域であり、
上記pチャネル用のチャネル領域の上面又は下面のうちいずれか一方の面に接して設けられ、Si及びCを成分元素として含むSiC層と、
上記基板上に設けられたもう1つの半導体層と、
上記もう1つの半導体層の上に設けられたもう1つのゲート絶縁膜と、
上記もう1つのゲート絶縁膜の上に設けられたもう1つのゲート電極と、
上記もう1つの半導体層のうち上記もう1つのゲート電極の両側方に設けられたn型ソース・ドレイン領域と、
上記もう1つの半導体層のうち上記n型ソース・ドレイン領域間に位置する領域に設けられ、Si及びCを成分元素として含むnチャネル用のチャネル領域と、
上記nチャネル用のチャネル領域の上面又は下面のうちいずれか一方の面に接して設けられ、Si及びGeを成分元素として含むSiGe層と、
上記もう1つの半導体層のうち上記nチャネル用のチャネル領域の下方に設けられ、Siからなるp型ボディ領域と、
上記もう1つのゲート電極と上記p型ボディ領域とを電気的に接続するためのもう1つの導体部材と
をさらに備えていることを特徴とする半導体装置。 - 基板と、
上記基板の一部に設けられた半導体層と、
上記半導体層の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記半導体層のうち上記ゲート電極の両側方に設けられたn型のソース・ドレイン領域と、
上記半導体層のうち上記ソース・ドレイン領域間に位置する領域に設けられ、Si及びGeを成分元素として含む第1の半導体からなり、かつ、p型不純物を含むnチャネル用のチャネル領域と、
上記半導体層のうち上記チャネル領域の下方に設けられ、Siを成分元素として含み上記第1の半導体よりもキャリアが走行するバンド端のキャリアに対するポテンシャルが大きい第2の半導体からなり、p型不純物を含むボディ領域とを備え、
上記ゲート電極と上記ボディ領域とを電気的に接続するための導体部材をさらに備えている半導体装置。 - 請求項21記載の半導体装置において、
上記半導体層のうち上記チャネル領域と上記ゲート絶縁膜との間に設けられ、Siを成分元素として含み、p型不純物を含むキャップ層をさらに備えていることを特徴とする半導体装置。 - 請求項21又は22記載の半導体装置において、
上記基板の少なくとも最上部は絶縁体により構成されていることを特徴とする半導体装置。 - 請求項21〜23のうちいずれか1つに記載の半導体装置において、
上記ゲート電極は、第1導電型不純物を含むポリシリコン又はポリシリコンゲルマニウムにより構成されていることを特徴とする半導体装置。 - 請求項24に記載の半導体装置において、
上記第1の半導体はSiGeであり、
上記半導体層の一部には、チャネルへの不純物の拡散を防止するための領域であって、0.01%以上で2%以下の濃度の炭素を含む領域をさらに備えていることを特徴とする半導体装置。 - 請求項21〜25のうちいずれか1つに記載の半導体装置において、
上記第1の半導体はSiGeであり、
上記第2の半導体はSiであることを特徴とする半導体装置。 - 請求項26記載の半導体装置において、
上記基板上に設けられたもう1つの半導体層と、
上記もう1つの半導体層の上に設けられたもう1つのゲート絶縁膜と、
上記もう1つのゲート絶縁膜の上に設けられたもう1つのゲート電極と、
上記もう1つの半導体層のうち上記もう1つのゲート電極の両側方に設けられたp型ソース・ドレイン領域と、
上記もう1つの半導体層のうち上記p型ソース・ドレイン領域間に位置する領域に設けられ、SiGeからなるpチャネル用のチャネル領域と、
上記半導体層のうち上記pチャネル用のチャネル領域の下方に設けられ、n型不純物を含むSiからなるn型ボディ領域とをさらに備え、
相補型デバイスとして機能することを特徴とする半導体装置。 - 請求項21〜25のうちいずれか1つに記載の半導体装置において、
上記第1の半導体はSiGeCであり、
上記第2の半導体はSiであることを特徴とする半導体装置。 - 請求項27記載の半導体装置において、
上記基板上に設けられたもう1つの半導体層と、
上記もう1つの半導体層の上に設けられたもう1つのゲート絶縁膜と、
上記もう1つのゲート絶縁膜の上に設けられたもう1つのゲート電極と、
上記もう1つの半導体層のうち上記もう1つのゲート電極の両側方に設けられたp型ソース・ドレイン領域と、
上記もう1つの半導体層のうち上記p型ソース・ドレイン領域間に位置する領域に設けられ、SiGeCからなるpチャネル用のチャネル領域と、
上記半導体層のうち上記pチャネル用のチャネル領域の下方に設けられ、n型不純物を含むSiからなるn型ボディ領域とをさらに備え、
相補型デバイスとして機能することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000341732A JP4220665B2 (ja) | 1999-11-15 | 2000-11-09 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11-324009 | 1999-11-15 | ||
JP32400999 | 1999-11-15 | ||
JP2000341732A JP4220665B2 (ja) | 1999-11-15 | 2000-11-09 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001210831A JP2001210831A (ja) | 2001-08-03 |
JP4220665B2 true JP4220665B2 (ja) | 2009-02-04 |
Family
ID=26571361
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000341732A Expired - Fee Related JP4220665B2 (ja) | 1999-11-15 | 2000-11-09 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4220665B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8841678B2 (en) | 2011-06-30 | 2014-09-23 | Panasonic Corporation | Thin-film transistor device and method for manufacturing thin-film transistor device |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002043576A (ja) * | 2000-07-24 | 2002-02-08 | Univ Tohoku | 半導体装置 |
US6815735B2 (en) | 2001-04-18 | 2004-11-09 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
CN1620728A (zh) | 2002-01-21 | 2005-05-25 | 松下电器产业株式会社 | 半导体装置 |
US6635909B2 (en) * | 2002-03-19 | 2003-10-21 | International Business Machines Corporation | Strained fin FETs structure and method |
JP2003347229A (ja) | 2002-05-31 | 2003-12-05 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
WO2004107383A1 (ja) | 2003-01-09 | 2004-12-09 | Matsushita Electric Industrial Co., Ltd. | Misfet |
CN1717748A (zh) * | 2003-06-25 | 2006-01-04 | 松下电器产业株式会社 | 驱动非易失性存储器的方法 |
US9263522B2 (en) * | 2013-12-09 | 2016-02-16 | Qualcomm Incorporated | Transistor with a diffusion barrier |
KR102437779B1 (ko) * | 2015-08-11 | 2022-08-30 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
-
2000
- 2000-11-09 JP JP2000341732A patent/JP4220665B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8841678B2 (en) | 2011-06-30 | 2014-09-23 | Panasonic Corporation | Thin-film transistor device and method for manufacturing thin-film transistor device |
Also Published As
Publication number | Publication date |
---|---|
JP2001210831A (ja) | 2001-08-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6512252B1 (en) | Semiconductor device | |
JP2994227B2 (ja) | ひずみSi/SiGeヘテロ構造層を使用するCMOSトランジスタ用の層構造 | |
JP3443343B2 (ja) | 半導体装置 | |
US8368127B2 (en) | Method of fabricating a silicon tunneling field effect transistor (TFET) with high drive current | |
WO2002033759A1 (fr) | Transistor a effet de champ de canal p | |
JP4220665B2 (ja) | 半導体装置 | |
JP3103159B2 (ja) | 半導体装置 | |
US6815735B2 (en) | Semiconductor device | |
US6984844B2 (en) | Semiconductor device having heterojunction type MIS transistor which can operate at reduced voltage while maintaining high operation speed | |
US7084026B2 (en) | Semiconductor device and method for fabricating the same | |
KR101709541B1 (ko) | 들려진 드레인 영역을 갖는 터널링 전계효과 트랜지스터 | |
JP2003031813A (ja) | 半導体装置 | |
JP2002198528A (ja) | pチャネル型電界効果トランジスタ | |
JP2002314089A (ja) | 半導体装置 | |
JP3708370B2 (ja) | 半導体装置及びその製造方法 | |
JP2004006959A (ja) | 半導体装置およびその製造方法 | |
JP2004214578A (ja) | 半導体装置 | |
JP3505535B2 (ja) | 半導体装置およびその製造方法 | |
US7279734B2 (en) | MOS transistor | |
JPH0760901B2 (ja) | 半導体装置 | |
JP2001352060A (ja) | pチャネル型電界効果トランジスタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051006 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080212 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080311 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080414 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081021 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081114 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131121 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |