JP2004214578A - 半導体装置 - Google Patents

Abstract

【課題】低電圧化に適したＶＴＭＩＳデバイスを提供する。
【解決手段】ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴは、ゲート絶縁膜１８と、ゲート電極１９と、ソース・ドレイン領域３１ａ，３１ｂと、Ｓｉボディ領域２５と、ＳｉＧｅボディ領域２６と、Ｓｉチャネル領域２７と、ボディコンタクトとを備え、Ｓｉボディ領域２５及びＳｉＧｅボディ領域２６にボディバイアスを印加し得るように構成されている。価電子帯に形成されるバンドオフセットにホールが蓄積される結果、伝導帯のポテンシャルが低下するので、しきい値電圧の上昇が抑制され、かつ、基板バイアス係数が増大する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳトランジスタの基板バイアスを制御するように構成されたＶＴＭＯＳに係り、特に、ヘテロ接合を利用した半導体装置に関する。
【０００２】
【従来の技術】
近年、電池駆動による携帯情報端末装置は広く使用されている。このような装置においては、電池寿命を延ばすために、内部に搭載されているＬＳＩ（半導体装置）の高速動作を犠牲にすることなく電源電圧を低減することが強く望まれている。ＬＳＩを構成する主要な部材であるＭＩＳＦＥＴにおける消費電力Ｐとゲート遅延時間Ｔは、それぞれ下記式（１），（２）
Ｐ＝Ｐ_{ａｃｔｉｖ} ＋Ｐ_{ｓｔａｎｄ−ｂｙ}＝ｆ・Ｃ_ｌｏａｄ・Ｖｄｄ^２ ＋Ｉ_ｌｅａｋ・Ｖｄｄ （１）
Ｔ∝Ｃ_ｌｏａｄ・Ｖｄｄ^２ ／Ｉ_ｏｎ＋Ｖｄｄ／（Ｖｄｄ−Ｖｔｈ）^２ （２）
のように表される。ここで、ｆは駆動頻度（トグル数）、Ｃ_ｌｏａｄは負荷容量、Ｖｄｄは電源電圧、Ｉ_ｌｅａｋはリーク電流、αはキャリア速度飽和に依存する因子である（１．３〜１．５程度）。
【０００３】
式（１）からわかるように、低消費電力化を実現するためには電源電圧Ｖｄｄを小さくすることが有効である。一方、式（２）からわかるように、電源電圧Ｖｄｄを小さくすると回路の速度が低下する。そこで、低電源電圧においても高速動作を実現するためには、しきい値電圧Ｖｔｈを下げることが有効となる。
【０００４】
しかしながら、しきい値電圧Ｖｔｈを小さくするとオフ時のリーク電流（オフリーク）が大きくなるため、待機時の消費電力量が増大する。待機時のオフリークを低減し、動作時に高駆動力を示すデバイスとして、非特許文献１に開示されているＤＴＭＯＳ（Ｄｙｎａｍｉｃ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ ＭＯＳＦＥＴ）と呼ばれる素子や、非特許文献２に開示されているＶＴＭＯＳ（Ｖａｒｉａｂｌｅ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ ＭＯＳＦＥＴ ）と呼ばれる素子が注目を浴びている。
【０００５】
ここで、ＶＴＭＯＳでは、動作時にしきい値電圧Ｖｔｈが小さくなって駆動力が高くなるように、順バイアスが基板領域に印加され（順基板バイアス）、待機時はしきい値電圧Ｖｔｈが大きくなってオフリークが小さくなるように、逆バイアスが基板領域に印加される（逆基板バイアス）。このように、通常のＭＩＳＦＥＴにおいて基板バイアスを制御し、しきい値電圧Ｖｔｈをコントロールすることにより、待機時には低オフリークで、且つ動作時には高駆動力を実現することができる。
【０００６】
【非特許文献１】
Ｆ． Ａｓｓａｄｅｒａｇｈｉ ｅｔ． ａｌ．， ”Ａ Ｄｙｎａｍｉｃ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ ＭＯＳＦＥＴ（ＤＴＭＯＳ） ｆｏｒＵｌｔｒａ−Ｌｏｗ Ｖｏｌｔａｇｅ Ｏｐｅｒａｔｉｏｎ，” ＩＥＤＭ９４ Ｅｘｔ． Ａｂｓｔ． ｐ．８０９
【非特許文献２】
Ｔ． Ｋｕｒｏｄａ． ｅｔ． ａｌ．， ”Ａ ０．９Ｖ， １５０−ＭＨｘ， １０−ｍＷ， ４ｍｍ２， ２−Ｄ Ｄｉｓｃｒｅｔｅ ＣｏｓｉｎｅＴｒａｎｓｆｅｒ Ｃｏｒｅ Ｐｒｏｃｅｓｓｏｒ ｗｉｔｈ Ｖａｒｉａｂｌｅ Ｔｈｒｅｓｈｏｌｄ−Ｖｏｌｔａｇｅ Ｓｃｈｅｍｅ”， ＩＥＥＥ Ｊ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ．３１， １９９６， ｐ．１７７０
【０００７】
【発明が解決しようとする課題】
ＶＴＭＯＳにおいて、基板バイアスＶｂｓの変化に対するしきい値電圧Ｖｔｈの変化の感度を表す係数として、基板バイアス係数γがある。基板バイアス係数γは、下記式（３）
γ＝｜ΔＶｔｈ｜／｜ΔＶｂｓ｜ （３）
のように定義されている。
【０００８】
これより、ＶＴＭＯＳにおいては、基板バイアス係数γの大きなデバイスの方が高駆動力で低いリーク電流を実現することができることがわかる。単に基板バイアス係数γを大きくするには、ボディ領域の不純物濃度を高くすればよい。しかしながら、ボディ領域の不純物濃度が高くなるとしきい値電圧Ｖｔｈが高くなり、半導体装置の低電圧化に逆行するというトレード・オフの関係がある。今後、低電源電圧化が進むと、ますますしきい値電圧Ｖｔｈを小さくすることが求められる。そのために、従来のＶＴＭＯＳにおいては、ボディ領域の不純物濃度を高くできず、大きな基板バイアス係数γを得ることができなくなってくるという問題がある。
【０００９】
また、ボディ領域の不純物濃度を高くできないことにより、短チャネル効果が顕著に現れるという問題も生じてくる。
【００１０】
本発明の目的は、トランジスタのしきい値電圧の上昇を抑制しつつ、ボディ領域の不純物濃度を高く維持する手段を講ずることにより、低電圧化に適したＶＴＭＩＳ半導体装置の提供を図ることにある。
【００１１】
【課題を解決するための手段】
本発明の半導体装置は、基板上の半導体領域に電界効果型トランジスタを備えた半導体装置であって、上記電界効果型トランジスタは、上記半導体領域の主面上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上方に設けられたゲート電極と、上記半導体領域のうち上記ゲート電極の両側方に位置する領域に設けられた第１導電型ソース・ドレイン領域と、上記半導体領域のうち上記第１導電型ソース・ドレイン領域間に位置する領域に設けられた第１の半導体からなるチャネル領域と、上記半導体領域のうち上記チャネル領域の下方に位置する領域に設けられ、上記チャネル領域に接する部分が上記第１の半導体よりもバンドギャップの小さい第２の半導体からなる第２導電型のボディ領域と、上記ボディ領域に電気的に接続され、上記ソース・ドレイン領域及びゲート電極とは独立した電圧を供給するためのボディコンタクトとを備え、上記第１の半導体と上記第２の半導体との間には、第１導電型キャリアが走行するバンドとは反対側のバンド端にバンドオフセットが形成される。
【００１２】
これにより、ボディ領域のチャネル領域に接する部分とチャネル領域との間において形成されたバンドオフセット（ヘテロ障壁）には、ボディ領域に導入されている第２導電型キャリアが蓄積されることから、第１導電型キャリアが走行するバンドの，第１導電型キャリアの走行に対するポテンシャルが低下する。そして、ボディ領域のドーパント濃度を高くしても、バンドオフセットに第２導電型キャリアが増えると、それに応じて第１導電型キャリアが走行するバンドのポテンシャルが低下することから、電界効果トランジスタのしきい値電圧の上昇が抑制される。したがって、しきい値電圧の上昇を抑制しつつ、基板バイアス係数の増大による駆動力の向上と、オフリークの低減とを図ることができる。
【００１３】
上記チャネル領域は、第２の導電型にドープされていることが好ましい。
【００１４】
上記ボディ領域は、上記チャネル領域に接する，上記第２の半導体からなる第１のボディ領域と、上記第１のボディ領域の下方に設けられ上記第２の半導体よりもバンドギャップの大きい第３の半導体からなる第２のボディ領域とを有し、上記チャネル領域から上記ボディ領域に向かう方向に延びる空乏層が、上記第１のボディ領域と上記第２のボディ領域との間のヘテロ界面よりも下方に延びていないことが好ましい。
【００１５】
上記ボディ領域のうち少なくとも上記チャネル領域に接する部分のドーパント濃度が上記チャネル領域のドーパント濃度よりも１桁以上高いことが好ましい。
【００１６】
しきい値電圧が低くなる方向に上記ボディコンタクトに電圧（順バイアス）を印加する方が、しきい値電圧が高くなる方向に上記ボディコンタクトに電圧（逆バイアス）を印加する場合よりも、しきい値電圧の変化が大きいことにより、基板バイアス係数をより確実に上昇させることができる。
【００１７】
上記電界効果トランジスタの動作時には、上記ボディコンタクトに順バイアスを印加し、待機時には、上記ボディコンタクトに逆バイアスを印加することにより、オン時における駆動力の向上と、オフリークとの低減を図ることができる。
【００１８】
一般的には、上記半導体領域は、Ｓｉ基板又はＳＯＩ基板の上に設けられているものである。
【００１９】
上記半導体領域の主面上に設けられたもう１つのゲート絶縁膜と、上記ゲート絶縁膜の上方に設けられたもう１つのゲート電極と、上記半導体領域のうち上記ゲート電極の両側方に位置する領域に設けられた第２導電型ソース・ドレイン領域と、上記半導体領域のうち上記第２導電型ソース・ドレイン領域間に位置する領域に設けられた上記第１の半導体からなるキャップ領域と、上記半導体領域のうち上記キャップ領域の下方に位置する領域に設けられ、上記キャップ領域に接する部分が上記第２の半導体からなるもう１つのチャネル領域と、上記もう１つのチャネル領域の下方に設けられ、上記第１の半導体よりもバンドギャップの大きい第３の半導体からなるもう１つのボディ領域と、上記ボディ領域に電気的に接続され、上記ソース・ドレイン領域及びゲート電極とは独立した電圧を供給するためのボディコンタクトとを備えたもう１つの電界効果トランジスタを備えることにより、相補型の半導体デバイスが得られる。
【００２０】
電界効果トランジスタのチャネル領域の上面と、上記もう１つの電界効果トランジスタのキャップ領域の上面とは、同じ高さ位置にあることにより、製造工程の簡素化と製造コストの低減とを図ることができる。
【００２１】
上記チャネル領域は、Ｓｉ層であり、上記ボディ領域のうち少なくとも上記チャネル領域に接する部分は、Ｓｉ_{１−ｘ−ｙ} Ｇｅ_ｘ Ｃ_ｙ （０＜ｘ＜１，０≦ｙ＜１）で表される組成を有する半導体によって構成されていることが好ましい。
【００２２】
上記第１の導電型がｎ型であり、上記ボディ領域のうち上記チャネル領域に接する部分は、ＳｉＧｅによって構成されている場合には、ｎチャネル型電界効果トランジスタとして機能する。
【００２３】
上記ボディ領域のうち上記チャネル領域に接する部分以外の領域は、Ｓｉによって構成されていることが好ましい。
【００２４】
上記第１の導電型がｐ型であり、上記ボディ領域のうち上記チャネル領域に接する部分は、Ｓｉ：Ｃによって構成されている場合には、ｐチャネル型電界効果トランジスタとして機能する。
【００２５】
【発明の実施の形態】
本発明は、ＶＴＭＩＳＦＥＴを前提とし、チャネル領域（第１の半導体層）を構成する半導体材料（Ｓｉ）よりバンドギャップの小さい半導体材料（ＳｉＧｅ，Ｓｉ：Ｃなど）からなるボディ領域（第２の半導体層）をチャネル領域の下方に設け、第１の半導体層と第２の半導体層との間のヘテロ界面付近に第２導電型ドーパントを高濃度（１×１０^１８ｃｍ^−３以上）に導入することにより、キャリアの走行するバンド（ｎチャネル型ＭＩＳＦＥＴで第２の半導体層がＳｉＧｅ層の場合、伝導帯）の，キャリアの走行に対するポテンシャルを低下させる。このバンドポテンシャルの低下がチャネル領域である表面部に伝わることにより、しきい値電圧Ｖｔｈが低減する。また、ボディ領域の不純物濃度が高濃度で、かつ、第２の半導体層にキャリアを蓄積させることにより、大きなしきい値電圧Ｖｔｈのシフトが実現し、これによって基板バイアス係数γが増大する。このような効果により、ＶＴＭＩＳにおける高駆動力化・低電源電圧化を図っている。以下、図面を用いて本発明の実施の形態について順次説明していく。
【００２６】
（第１の実施の形態）
第１の実施形態においては、第１の半導体層を構成する半導体材料としてＳｉを用い、第１の半導体層よりバンドギャップの小さい第２の半導体層を構成する半導体材料としてＳｉＧｅを用い、第３の半導体層（キャップ層）を構成する半導体材料としてＳｉを用いたＳｉＧｅ−ｎチャネルヘテロＶＴＭＩＳＦＥＴ（以降、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴという）の実施形態について説明する。
【００２７】
図１は、本発明の第１の実施形態におけるＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴの断面図である。図２は、第１の実施形態におけるＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴの上面図である。
【００２８】
図１に示すように、本実施形態のＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴは、ＳＯＩ基板１０上に、エピタキシャル層１１を設けて構成されている。ＳＯＩ基板１０は、Ｓｉ基板内に酸素イオンを注入して形成された埋め込み酸化層１２（ＢＯＸ層）と、埋め込み酸化層１２の上に残存するＳｉ基板層１３と、埋め込み酸化層１２の下方に残存するＳｉ基板本体（図示せず）とを有している。エピタキシャル層１１は、Ｓｉ基板層１３の上にエピタキシャル成長により形成されたＳｉバッファ層１５と、Ｓｉバッファ層１５の上にエピタキシャル成長により形成されたＳｉＧｅ層１６と、ＳｉＧｅ層１６の上にエピタキシャル成長により形成されたＳｉキャップ層１７とを有している。本実施形態では、Ｓｉ基板層１３の厚みは１００〜２００ｎｍであり、Ｓｉバッファ層１５の膜厚は約２ｎｍであり、ＳｉＧｅ層１６の膜厚は約１５ｎｍであり、Ｓｉキャップ層１７の膜厚は約２０ｎｍである。また、ＳｉＧｅ層１６のＧｅ組成率は３０％（ＳｉＧｅのバンドギャップはＳｉに対し約２３０ｍｅＶ小さくなる）である。後述するように、Ｓｉキャップ層１７の膜厚はある程度厚くしておく必要がある。Ｓｉバッファ層１５は、ＳｉＧｅ層１６を結晶成長させる際に良好な結晶性を得るために必要な層であり、寄生容量を低減するためには、Ｓｉバッファ層１５はできるだけ薄くすることが好ましい。
【００２９】
また、Ｓｉキャップ層１７の上にはシリコン酸化膜（又はシリコン酸窒化膜）からなるゲート絶縁膜１８と、ポリシリコン膜からなるゲート電極１９とが設けられている。そして、ゲート電極１９をマスクとして用いたリンイオン（Ｐ^＋ ）の注入によって、ソース・ドレイン領域３１ａ，３１ｂが形成されている。ソース・ドレイン領域３１ａ，３１ｂは、Ｓｉ基板層１３の上部から、Ｓｉバッファ層１５，ＳｉＧｅ層１６及びＳｉキャップ層１７の各一部に亘っている。本実施形態のＳｉＧｅ−ＨＶＴＭＩＳＦＥＴにおいては、Ｓｉ基板層１３及びＳｉバッファ層１５のうちゲート電極１９の下方に位置している部分がＳｉボディ領域２５であり、ＳｉＧｅ層１６のうちゲート電極１９の下方に位置する部分がＳｉＧｅボディ領域２６であり、Ｓｉキャップ層１７のうちゲート電極１９の下方に位置する部分がＳｉチャネル領域２７である。
【００３０】
また、図１には示されていないが、図２に示すように、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴは、シリコン酸化膜からなる素子分離領域Ｒｉｓによって囲まれている。素子分領域Ｒｉｓのうちゲート電極１９の幅方向に位置する領域（図２の破線に示すボディコンタクト用領域Ｒｂｃ参照）は、Ｓｉ基板層１３の上面までしかシリコン酸化膜が存在せず、素子分領域Ｒｉｓのうち他の領域では埋め込みシリコン酸化膜１２までシリコン酸化膜が存在している。そして、ゲート電極１９のコンタクト部に近接して、素子分離領域Ｒｉｓを貫通してＳｉ基板層１３に達するボディコンタクト２０が設けられており、Ｓｉボディ領域２５及びＳｉＧｅボディ領域２６にボディバイアスを印加し得るように構成されている。
【００３１】
本実施形態におけるＳｉＧｅ−ＨＶＴＭＩＳＦＥＴの製造方法についての図示は省略するが、主な処理は以下の通りである。ＳＯＩ基板のＳｉ基板層１３には、エピタキシャル層１１の形成前に、イオン注入により比較的高濃度のボロン（Ｂ）（１×１０^１８ｃｍ^−３程度）がドープされている。Ｓｉ基板層１３の上にＳｉバッファ層１５，ＳｉＧｅ層１６を順次エピタキシャル成長させる際に、Ｓｉバッファ層１５及びＳｉＧｅ層１６に、濃度が１×１０^１８ｃｍ^−３程度のボロン（Ｂ）をｉｎ−ｓｉｔｕ ドープする。また、Ｓｉキャップ層１７は、エピタキシャル成長の際にはアンドープであるが、ＳｉＧｅ層１６からのボロン（Ｂ）の拡散により、濃度が１×１０^１７ｃｍ^−３程度のｐ⁻ 層になっている。また、Ｓｉキャップ層１７を酸化（又は酸窒化）することにより、膜厚が約２〜６ｎｍのシリコン酸化膜（又はシリコン酸窒化膜）を形成した後、シリコン酸化膜（又はシリコン酸窒化膜）の上にｎ^＋ ポリシリコン膜を形成する。そして、ｎ^＋ ポリシリコン膜及びシリコン酸化膜（又はシリコン酸窒化膜）をパターニングして、ゲート電極１９及びゲート絶縁膜１８を形成する。その後、ゲート電極１９をマスクとして、Ｓｉキャップ層１７，ＳｉＧｅ層１６，Ｓｉバッファ層１５及びＳｉ基板層１３にｎ型不純物（ヒ素又はリン）のイオンを注入することにより、ソース・ドレイン領域３１ａ，３１ｂを形成する。したがって、ｎ型不純物の注入が行なわれていないゲート電極１９直下の領域においては、Ｓｉボディ領域２５，ＳｉＧｅボディ領域２６及びＳｉチャネル領域２７にｉｎ−ｓｉｔｕ ドープされたドーパントが相殺されず、これらの領域はｐ型領域となっている。
【００３２】
図３は、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴと、Ｓｉ−ｎＶＴＭＩＳＦＥＴとのバンド構造を比較するための０バイアス時のエネルギバンド図（ビルトインポテンシャル）である。同図の横軸は、ゲート絶縁膜１８とＳｉチャネル領域２７との界面の位置を０としたときの深さ位置を表している。また、同図の縦軸は、フェルミレベルを０としたときのポテンシャル（ｅＶ）を表している。同図の実線はＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴのバンド構造を示し、同図の点線はＳｉ−ｎＶＴＭＩＳＦＥＴのバンド構造を示している。同図を参照すると、以下のことがわかる。
【００３３】
ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴ，Ｓｉ−ｎＶＴＭＩＳＦＥＴ共に、チャネルは、Ｓｉチャネル領域のゲート絶縁膜との界面付近の領域に形成される。そして、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴのＳｉチャネル領域のポテンシャルは、Ｓｉ−ｎＶＴＭＩＳＦＥＴのチャネル領域のポテンシャルよりもかなり低下していることがわかる。つまり、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴでは、しきい値電圧Ｖｔｈを低くすることができる。これは、ドーパントの導入によってＳｉ／ＳｉＧｅヘテロ構造をｐ型領域にすると、Ｓｉ層とＳｉＧｅ層とのフェルミ・レベルを一致させようとするために、ＳｉＧｅ層の伝導帯のポテンシャルが低下することによる。すなわち、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴにおいては、ＳｉＧｅ／Ｓｉヘテロ接合領域のポテンシャルの低下によって、Ｓｉチャネル領域の表面部のポテンシャルが低下し、しきい値電圧Ｖｔｈが低下する。また、ＳｉＧｅボディ領域のバンドギャップはＧｅ組成率が増大するほど小さくなるため、Ｇｅ組成率が増大すると、このＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴのＳｉチャネル領域におけるポテンシャルはさらに低下する。ただし、図３に示すようなバンドプロファイルを実現するためには、空乏層端の位置が重要である。つまり、空乏層端がヘテロ接合部よりも基板側に位置しないように、ボディ領域の不純物濃度やドーピング領域の幅を最適化する必要がある。そのためには、ＳｉＧｅボディ領域２６とＳｉチャネル領域２７との不純物濃度差が重要となり、ＳｉＧｅボディ領域２６の不純物濃度をＳｉチャネル領域２７の不純物濃度よりも１桁以上高濃度に設定することが好ましい。
【００３４】
図４は、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴと、Ｓｉ−ｎＶＴＭＩＳＦＥＴとのしきい値電圧のボディ領域の不純物濃度依存性を示す図である。同図の横軸はボディ領域の不純物濃度Ｎａを表し、同図の縦軸はＭＩＳＦＥＴのしきい値電圧Ｖｔｈを表している。同図の実線はＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴに対するシミュレーション結果を示し、点線はＳｉ−ｎＶＴＭＩＳＦＥＴに対するシミュレーション結果を示している。また、同図の●はＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴに対する実験結果を示し、▲はＳｉ−ｎＶＴＭＩＳＦＥＴに対する実験結果を示している。ここで、ＭＩＳＦＥＴのゲート長・ゲート幅比Ｌ／Ｗを１／１０とし、ドレイン電圧Ｖｄを０．０５Ｖとしている。同図を参照すると、以下のことがわかる。
【００３５】
ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴ，Ｓｉ−ｎＶＴＭＩＳＦＥＴ共に、シミュレーション結果と実験結果とがよく一致している。ボディ領域の不純物濃度Ｎａが低い領域においては、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴとＳｉ−ｎＶＴＭＩＳＦＥＴとのしきい値電圧Ｖｔｈにそれほど差がみられない。これは、この領域では、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴにおいても、ＳｉＧｅボディ領域が空乏化するためと考えられる。そして、ボディ領域の不純物濃度Ｎａを増加させていくと、Ｓｉ−ｎＶＴＭＩＳＦＥＴではしきい値電圧Ｖｔｈが急増するのに対し、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴではしきい値電圧Ｖｔｈの上昇が抑制されている。すなわち、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴにおいては、図３に示すように伝導帯のポテンシャルが低下しているためと考えられる。これにより、ボディ領域の不純物濃度Ｎａが高い領域において、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴがＳｉ−ｎＶＴＭＩＳＦＥＴよりも低電圧化に有利であることがわかる。つまり、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴの構造は、トランジスタの微細化において問題となる短チャネル効果の抑制に対して有効であることがわかる。
【００３６】
図５は、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴの基板バイアスＶｂｓの変化に対する伝導帯のポテンシャルの変化を示す部分エネルギバンド図である。同図の横軸は、ゲート絶縁膜１８とＳｉチャネル領域２７との界面の位置を０としたときの深さ位置を表している。また、同図の縦軸は、フェルミレベルを０としたときのポテンシャル（ｅＶ）を表している。基板バイアスＶｂｓは、ソース領域の電位（本実施形態においては、接地電圧Ｖｓｓ）に対するボディ領域（本実施形態では、Ｓｉ基板領域１３）の電圧である。ボディ領域の不純物濃度は、いずれも１×１０^１８ｃｍ^−３であり、基板バイアスＶｂｓを−０．６Ｖから０．６Ｖまで０．２Ｖ刻みに変化させている。図５の点線で示す範囲が、ＳｉＧｅボディ領域の範囲である。
【００３７】
図６は、Ｓｉ−ｎＶＴＭＩＳＦＥＴの基板バイアスＶｂｓの変化に対する伝導帯のポテンシャルの変化を示す部分エネルギバンド図である。同図の横軸は、ゲート絶縁膜とチャネル領域との界面の位置を０としたときの深さ位置を表している。また、同図の縦軸は、フェルミレベルを０としたときのポテンシャル（ｅＶ）を表している。基板バイアスＶｂｓは、ソース領域の電位に対するボディ領域の電圧である。ボディ領域の不純物濃度は、いずれも１×１０^１８ｃｍ^−３であり、シミュレーションにおいては、基板バイアスＶｂｓを−０．６Ｖから０．６Ｖまで０．２Ｖ刻みに変化させているが、図５には−０．６Ｖ，０Ｖ，０．６Ｖの３つの場合のみを記載している。図６の点線で示す範囲が、ボディ領域の範囲である。
【００３８】
図５と図６とを比較すると、深さ位置が０Ｖの点におけるポテンシャルが、Ｓｉ−ｎＶＴＭＩＳＦＥＴよりもＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴの方が低くなっている。また、基板バイアスＶｂｓの変化に対するポテンシャルの変化を比べると、Ｓｉ−ｎＶＴＭＩＳＦＥＴよりもＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴの方が大きくなっている。
【００３９】
図７は、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴと、Ｓｉ−ｎＶＴＭＩＳＦＥＴとのしきい値電圧の基板バイアス依存性を示す図である。同図の横軸は基板バイアスＶｂｓを表し、同図の縦軸はＭＩＳＦＥＴのしきい値電圧Ｖｔｈを表している。ボディ領域の不純物濃度は、いずれも１×１０^１８ｃｍ^−３であり、基板バイアスＶｂｓを−０．６Ｖから０．６Ｖまで０．２Ｖ刻みに変化させている。同図の実線は、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴの基板バイアスＶｂｓに対するしきい値電圧Ｖｔｈのシミュレーション結果（●）をプロットしたものであり、同図の点線は、Ｓｉ−ｎＶＴＭＩＳＦＥＴの基板バイアスＶｂｓに対するしきい値電圧Ｖｔｈのシミュレーション結果（○）をプロットしたものである。ここで、ＭＩＳＦＥＴのゲート長・ゲート幅比Ｌ／Ｗを１／１０とし、ドレイン電圧Ｖｄを１．０Ｖとしている。同図を参照すると、基板バイアスＶｂｓの変化に対するしきい値電圧Ｖｔｈの変化（つまり、基板バイアス係数γ）がＳｉ−ｎＶＴＭＩＳＦＥＴよりもＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴの方が大きくなっている。また、順方向バイアス時には、Ｓｉ−ｎＶＴＭＩＳＦＥＴよりもＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴＳｉＧｅの方が、しきい値電圧Ｖｔｈの変化割合（基板バイアス係数）がさらに大きくなっている。言い換えると、Ｓｉ−ｎＶＴＭＩＳＦＥＴと同じ不純物濃度のボディ領域を有しつつ、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴにより、基板バイアス係数γの増大を図ることができる。
【００４０】
図８（ａ）〜（ｃ）は、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴの各基板バイアス（Ｖｂｓ＝−０．６，０，０．６Ｖ）でのバンドプロファイルとホールプロファイルとを示す図である。図８（ａ）〜（ｃ）の各左図はバンドプロファイルを示し、各右図はホールプロファイルを示す。図８（ａ）〜（ｃ）の各右図に示すように、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴにおいては、基板バイアスＶｂｓが大きいほど多量のホールがＳｉＧｅボディ領域に蓄積され（同図の楕円で囲まれた領域）、このＳｉＧｅボディ領域に蓄積されたホールにより、Ｓｉチャネル領域の伝導帯のポテンシャルが低下する。このために、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴにおいては、ボディ領域の不純物濃度が同じであるＳｉ−ｎＶＴＭＩＳＦＥＴに比べると、大きな基板バイアス係数γを示すことになる。また、基板バイアスＶｂｓを順方向に増大していくと、バンドがフラットになっていく。
【００４１】
このとき、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴにおいては、電子（キャリア）が走行するバンド（伝導帯）とは反対側のバンドである価電子帯において、Ｓｉチャネル領域−ＳｉＧｅボディ領域間に形成されるバンドオフセット（ヘテロ障壁）が形成されていることから、ＳｉＧｅボディ領域に蓄積されるホール数も増大し（図８（ｃ）の右図参照）、伝導帯のポテンシャルがさらに低下する。その結果、ＭＩＳＦＥＴのしきい値電圧Ｖｔｈのシフト量が大きくなり、さらに基板バイアス係数γが増大する。以上が、図７に示されるように、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴにおいて大きな基板バイアス係数γが得られる理由である。
【００４２】
図９（ａ），（ｂ）は、それぞれ順に、ボディ領域の不純物濃度が同程度であるＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴ及びＳｉ−ｎＶＴＭＩＳＦＥＴのＶｇ−Ｉｄ特性を、基板バイアスＶｂｓをパラメータとして示す図である。図１０（ａ），（ｂ）は、それぞれ順に、しきい値が同程度であるＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴ及びＳｉ−ｎＶＴＭＩＳＦＥＴのＶｇ−Ｉｄ特性を、基板バイアスＶｂｓをパラメータとして示す図である。図９（ａ），（ｂ）及び図１０（ａ），（ｂ）においてＶｇはゲート電圧を示し、Ｉｄはドレイン電流を示す。
【００４３】
そして、図９（ａ），（ｂ）においては、両方のＭＩＳＦＥＴともにボディ領域の不純物濃度を１×１０^１８ｃｍ^−３としている。図１０（ａ），（ｂ）においては、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴのボディ領域の不純物濃度を１×１０^１８ｃｍ^−３とし、Ｓｉ−ｎＶＴＭＩＳＦＥＴのボディ領域の不純物濃度を２×１０^１７ｃｍ^−３として、各ＭＩＳＦＥＴのしきい値電圧Ｖｔｈを同程度にしている。図９（ａ），（ｂ）及び図１０（ａ），（ｂ）において、基板バイアスＶｂｓを−０．６〜０．６Ｖまで０．２Ｖ刻みに変化させている。図９（ａ），（ｂ）及び図１０（ａ），（ｂ）において、ドレイン電流Ｉｄが約５０ｎＡのときに（実線参照）ＭＩＳＦＥＴがオンしたものとする。
【００４４】
図９（ａ），（ｂ）からわかるように、ボディ領域の不純物濃度が同程度であるＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴ及びＳｉ−ｎＶＴＭＩＳＦＥＴを比較すると、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴの方がＳｉ−ｎＶＴＭＩＳＦＥＴよりもオン時のゲート電圧，つまりしきい値電圧Ｖｔｈが低い。また、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴの方がＳｉ−ｎＶＴＭＩＳＦＥＴよりもしきい値電圧Ｖｔｈのシフト量が大きく、基板バイアス係数γが大きくなることがわかる。
【００４５】
また、図１０（ａ），（ｂ）からわかるように、しきい値電圧Ｖｔｈが同程度であるＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴ及びＳｉ−ｎＶＴＭＩＳＦＥＴを比較すると、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴの方がＳｉ−ｎＶＴＭＩＳＦＥＴよりもオフ時のドレイン電流Ｉｄ（リーク電流）が小さいことがわかる。つまり、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴにより、ＶＴＭＩＳＦＥＴ一般の特徴的特性であるオフリークの低減作用をより顕著に発揮することができる。
【００４６】
そして、同じしきい値電圧Ｖｔｈに調整するためには、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴのボディ領域の不純物濃度（１×１０^１８ｃｍ^−３）をＳｉ−ｎＶＴＭＩＳＦＥＴのボディ領域の不純物濃度（２×１０^１７ｃｍ^−３）の約５倍に高濃度化することができることもわかった。したがって、本実施形態のＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴにより、しきい値電圧Ｖｔｈの上昇を抑制しつつ基板バイアス係数γを大きくすることができ、高駆動力のトランジスタが得られる。
【００４７】
以上のように、本実施形態においては、基板バイアスＶｂｓの制御が可能なＶＴＭＩＳＦＥＴの構造として、ボディ領域の一部をバンドギャップの小さいＳｉＧｅ層によって構成し、高濃度のドーパントを有するＳｉ／ＳｉＧｅヘテロ接合部においてはバンドのポテンシャルが低下することに着目して、ＭＩＳＦＥＴのしきい値電圧Ｖｔｈの低下を実現している。
【００４８】
そして、本実施形態のＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴにより、従来のＳｉ−ｎＶＴＭＩＳＦＥＴと同程度のしきい値電圧Ｖｔｈを実現するために、ボディ領域（ＳｉＧｅボディ領域２６，Ｓｉボディ領域２５）の不純物を高濃度にできるため、基板係数γの増大を図ることができる。このため、本実施形態のＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴにより、低電源電圧のもとでも、待機時のリーク電流を低減し、動作時には高い電流駆動力を有する，つまり，低消費電力で且つ高速動作するトランジスタを実現することができる。そして、ボディ領域の不純物濃度を高くすることができるため、ソース−ドレイン間でのパンチスルーが抑制され（つまりショートチャネル効果が抑制され）、ゲート長の短いデバイスにおいても、正常に動作させることが可能となる。
【００４９】
なお、本実施形態では、ＳＯＩ基板上に形成されたＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴについて説明したが、ＳＯＩ基板を用いずにバルクの半導体基板を用いた場合にも同様の効果が得られることは言うまでもない。
【００５０】
（第２の実施形態）
本実施形態では、第１の実施形態で示したＳｉＧｅ層をボディ領域に用いたｎチャネル型ＨＶＴＭＩＳＦＥＴ（以下、本実施形態では、単にｎＭＩＳＦＥＴという）を設け、ｐチャネル型ＨＶＴＭＩＳＦＥＴ（以下、本実施形態では、単にｐＭＩＳＦＥＴという）としては、ＳｉＧｅ層をチャネル領域に用いた埋め込みチャネル型のＭＩＳＦＥＴを設けた相補型のＨＶＴＣＭＩＳデバイス（以下、ＨＶＴＣＭＩＳデバイスという）について説明する。
【００５１】
図１１（ａ），（ｂ），（ｃ）は、それぞれ順に、本実施形態のＨＶＴＣＭＩＳデバイスの構造を示す断面図、ｎＭＩＳＦＥＴのエネルギーバンド図、及びｐＭＩＳＦＥＴのエネルギーバンド図である。ここで、図１１（ｂ），（ｃ）は、いずれもゼロバイアス時におけるエネルギーバンド図である。
【００５２】
図１１（ａ）に示すように、本実施形態のＨＶＴＣＭＩＳデバイスは、ＳＯＩ基板上に設けられたｐＭＩＳＦＥＴとｎＭＩＳＦＥＴとを備えている。ＳＯＩ基板１０は、Ｓｉ基板本体１と、Ｓｉ基板内に酸素イオンを注入して形成された埋め込み酸化層１２（ＢＯＸ層）と、埋め込み酸化層１２の上に残存するＳｉ基板層１３，４３とを有している。
【００５３】
そして、ｎＭＩＳＦＥＴは、Ｓｉ基板層１３の上にエピタキシャル成長により形成されたＳｉバッファ層１５と、Ｓｉバッファ層１５の上にエピタキシャル成長により形成されたＳｉＧｅ層１６と、ＳｉＧｅ層１６の上にエピタキシャル成長により形成されたＳｉキャップ層１７とを有している。本実施形態では、Ｓｉ基板層１３の厚みは１００〜２００ｎｍであり、Ｓｉバッファ層１５の膜厚は約２ｎｍであり、ＳｉＧｅ層１６の膜厚は約１５ｎｍであり、Ｓｉキャップ層１７の膜厚は約２０ｎｍである。また、ＳｉＧｅ層１６のＧｅ組成率は３０％（ＳｉＧｅのバンドギャップはＳｉに対し約２３０ｍｅＶ小さくなる）である。ｎＭＩＳＦＥＴにおいては、Ｓｉキャップ層１７の膜厚はある程度厚くしておく必要がある。Ｓｉバッファ層１５は、ＳｉＧｅ層１６を結晶成長させる際に良好な結晶性を得るために必要な層であり、寄生容量を低減するためには、Ｓｉバッファ層１５はできるだけ薄くすることが好ましい。
【００５４】
また、Ｓｉキャップ層１７の上にはシリコン酸化膜（又はシリコン酸窒化膜）からなるゲート絶縁膜１８と、ｎ型不純物がドープされたポリシリコン膜からなるゲート電極１９と、ゲート電極１９の側面を覆うサイドウォール２９とが設けられている。そして、ゲート電極１９をマスクとして用いたリンイオン（Ｐ^＋ ）の注入によって、ソース・ドレイン領域３１ａ，３１ｂが形成されている。ソース・ドレイン領域３１ａ，３１ｂは、Ｓｉ基板層１３，Ｓｉバッファ層１５，ＳｉＧｅ層１６及びＳｉキャップ層１７の各一部に亘っている。本実施形態のＳｉＧｅ−ＨＶＴＭＩＳＦＥＴにおいては、Ｓｉ基板層１３及びＳｉバッファ層１５のうちゲート電極１９の下方に位置している部分がＳｉボディ領域２５であり、ＳｉＧｅ層１６のうちゲート電極１９の下方に位置する部分がＳｉＧｅボディ領域２６であり、Ｓｉキャップ層１７のうちゲート電極１９の下方に位置する部分がＳｉチャネル領域２７である。
【００５５】
また、図１１（ａ）には示されていないが、第１の実施形態と同様に、ゲート電極１９のコンタクト部に近接して、素子分離領域を貫通してＳｉ基板層１３に達するボディコンタクトが設けられている。
【００５６】
一方、ｐＭＩＳＦＥＴは、Ｓｉ基板層４３の上にエピタキシャル成長により形成されたＳｉバッファ層４５と、Ｓｉバッファ層４５の上にエピタキシャル成長により形成されたＳｉＧｅ層４６と、ＳｉＧｅ層４６の上にエピタキシャル成長により形成されたＳｉキャップ層４７とを有している。本実施形態では、Ｓｉ基板層４３の厚みは１００〜２００ｎｍであり、Ｓｉバッファ層４５の膜厚は約２ｎｍであり、ＳｉＧｅ層４６の膜厚は約１５ｎｍであり、Ｓｉキャップ層４７の膜厚は約５ｎｍである。また、ＳｉＧｅ層４６のＧｅ組成率は３０％である。ｐＭＩＳＦＥＴにおいては、Ｓｉキャップ層４７の膜厚は薄くしておく必要がある。Ｓｉバッファ層４５は、ＳｉＧｅ層４６を結晶成長させる際に良好な結晶性を得るために必要な層であり、寄生容量を低減するためには、Ｓｉバッファ層４５はできるだけ薄くすることが好ましい。
【００５７】
また、Ｓｉキャップ層４７の上にはシリコン酸化膜（又はシリコン酸窒化膜）からなるゲート絶縁膜３２と、ｐ型不純物がドープされたポリシリコン膜からなるゲート電極３３と、ゲート電極３３の側面を覆うサイドウォール３４とが設けられている。そして、ゲート電極３３をマスクとして用いたリンイオン（Ｐ^＋ ）の注入によって、ソース・ドレイン領域３９ａ，３９ｂが形成されている。ソース・ドレイン領域３９ａ，３９ｂは、Ｓｉ基板層４３，Ｓｉバッファ層４５，ＳｉＧｅ層４６及びＳｉキャップ層４７の各一部に亘っている。本実施形態のｐＭＩＳＦＥＴにおいては、Ｓｉ基板層４３及びＳｉバッファ層４５のうちゲート電極３３の下方に位置している部分がＳｉボディ領域３５であり、ＳｉＧｅ層３６のうちゲート電極３３の下方に位置する部分がＳｉＧｅチャネル領域３６であり、Ｓｉキャップ層４７のうちゲート電極３３の下方に位置する部分がＳｉキャップ領域３７である。
【００５８】
また、図１１（ａ）には示されていないが、ｎＭＩＳＦＥＴと同様に、ゲート電極３３のコンタクト部に近接して、素子分離領域を貫通してＳｉ基板層４３に達するボディコンタクトが設けられている。
【００５９】
また、基板上には、ｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴを覆う層間絶縁膜４０と、層間絶縁膜４０を貫通して各ソース・ドレイン領域３１ａ，３１ｂ及び３９ａ，３９ｂに到達するプラグ４１と、層間絶縁膜４０の上に設けられ各プラグ４１に接続される配線層４２とを備えている。
【００６０】
本実施形態のＨＶＴＣＭＩＳデバイスの製造工程においては、ＳＯＩ基板の一部であるＳｉ基板層１３，４３には、エピタキシャル層の形成前に、イオン注入により比較的高濃度のボロン（Ｂ），ヒ素（Ａｓ）（いずれも１×１０^１８ｃｍ^−３程度）がそれぞれドープされている。次に、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長されるＳｉバッファ層１５，４５、ＳｉＧｅ層１６，４６は、いずれもａｓ−ｇｒｏｗｎの状態では、不純物がドープされていないアンドープ層となっている。そして、ＳｉＧｅ層１６，４６の結晶成長が終了した後に、ｎＭＩＳＦＥＴのＳｉＧｅ層１６及びＳｉバッファ層１５にはｐ型不純物がイオン注入によりドープされる。一方、最上層のＳｉキャップ層１７，４７は、互いに厚みが異なるので、個別にエピタキシャル成長させる。そして、最上層のＳｉキャップ層１７，４７を熱酸化することにより得られるシリコン酸化膜をゲート絶縁膜１８，３２とし、その上には高濃度のｎ型不純物がドープされたポリシリコンからなるゲート電極１９と、高濃度のｐ型不純物がドープされたポリシリコンからなるゲート電極３３とを形成する。その後、各ゲート電極の両側には、高濃度のｎ型不純物がイオン注入されたソース・ドレイン領域３１ａ，３１ｂと、高濃度のｐ型不純物がドープされたソース・ドレイン領域３９ａ，３９ｂとを形成する。さらに、シリコン酸化膜の堆積と異方性エッチングとにより、ゲート電極１９，３３の側面を覆うサイドウォール２９，３４を形成する。さらに、ＢＰＳＧ膜からなる層間絶縁膜４０を堆積した後、層間絶縁膜４０にソース・ドレイン領域３１ａ，３１ｂ及び３９ａ，３９ｂやゲート電極１９，３３に到達するコンタクトホールを開口し、コンタクトホールをＷなどで埋めてプラグを形成する。さらに、層間絶縁膜４０上にアルミニウム合金膜を堆積した後、これをパターニングして、配線層４２を形成する。
【００６１】
図１１（ｂ）に示されるように、ｎＭＩＳＦＥＴのバンド構造は第１の実施形態の通りであり、第１の実施形態と同じ効果を発揮することができる。
【００６２】
一方、図１１（ｃ）に示されるように、ｐＭＩＳＦＥＴにおいては、ＳｉＧｅチャネル領域３６のうちＳｉキャップ領域４７と間に形成されるヘテロ障壁に接する領域に、埋め込みチャネルであるｐチャネルが形成される。
【００６３】
そして、埋め込みチャネルを有するｐＭＩＳＦＥＴ（ｐＨＶＴＭＩＳＦＥＴ）は、Ｓｉ／ＳｉＧｅ間に形成されるヘテロ障壁を利用してしきい値電圧Ｖｔｈが低減される。このため、従来のｐチャネル型ＶＴＭＩＳＦＥＴと同程度のしきい値電圧Ｖｔｈを設定しつつ、ボディ領域の不純物濃度を高濃度にすることができ、基板バイアス係数γの増大を図ることができる。また、埋め込みチャネル構造であることから、基板バイアス係数γが増大する。このような効果を示すため、本実施形態のＨＶＴＣＭＩＳデバイス中のｐＭＩＳＦＥＴにおいては、低電源電圧のもとでも、待機時のリーク電流を低減し、動作時には高い電流駆動力を有する、低消費電力で且つ高速動作するトランジスタを実現することができる。また、ボディ領域の不純物濃度を高くすることができるため、ソース・ドレイン間でのパンチスルーが抑制され（ショートチャネル効果が抑制され）、ゲート長の短いデバイスにおいても、円滑に動作させることが可能となる。
【００６４】
このように、本実施形態においては、ＶＴＣＭＩＳデバイスにＳｉＧｅ層を導入することにより、ｐチャネル、ｎチャネル共に従来のＶＴＭＩＳデバイスに比べて、低電源電圧でも待機時のリーク電流を低減し、動作時には高い電流駆動力を有する，低消費電力で且つ高速動作するトランジスタを実現できる。また、ボディ領域の不純物濃度を高くすることができるため、ソース・ドレイン間でのパンチスルーが抑制され（ショートチャネル効果が抑制され）、ゲート長の短いデバイスにおいても、円滑に動作させることが可能となる。
【００６５】
なお、本実施形態では、ＳＯＩ基板上に形成したＨＶＴＣＭＩＳデバイスについて示したが、ＳＯＩ基板を用いず、バルク基板を用いた場合にも同様の効果が得られることは言うまでもない。
【００６６】
また、図１１（ａ）に示す本実施形態のＨＶＴＣＭＩＳデバイスにおいては、ｎＭＩＳＦＥＴ中のＳｉチャネル領域２７の上面と、ｐＭＩＳＦＥＴ中のＳｉキャップ領域３７の上面とは、互いに高さが異なっている。これは、ｎＭＩＳＦＥＴにおいては、Ｓｉチャネル領域２７から延びる空乏層が、Ｓｉボディ領域２５とＳｉＧｅボディ領域２６とのヘテロ接合部よりも下方に延びていないようにするために、Ｓｉチャネル領域２７を比較的厚くすることが求められ、一方、ｐＭＩＳＦＥＴにおいては、図１１（ｃ）に示す縦軸であるｐチャネルのポテンシャルの低下（ホールの走行に対するポテンシャルの上昇）を抑制すべく、Ｓｉキャップ領域３７の厚みを薄くすることが求められるからである。しかし、Ｓｉチャネル領域２７とＳｉキャップ領域３７の厚みを同じにしても、ｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴの各部の不純物濃度を適宜調整することにより、ｎＭＩＳＦＥＴにおける空乏層の延びの位置と、ｐＭＩＳＦＥＴにおけるｐチャネルのポテンシャルとを適切に設定することができる。その場合には、Ｓｉキャップ層１７，４７を共通のＳｉエピタキシャル層によって構成することができ、製造工程の簡素化と製造コストの低減とを図ることができる。
【００６７】
（第３の実施の形態）
本実施形態では、Ｓｉ：Ｃ層（Ｓｉ層中に数％以下の微量のＣを含む半導体材料）をボディ領域に用いたｐチャネル型ＶＴＣＭＩＳＦＥＴ（以下、本実施形態では単にｐＭＩＳＦＥＴという）を用い、ｎチャネル型ＨＶＴＭＩＳＦＥＴ（以下、本実施形態では単にｎＭＩＳＦＥＴという）としては、Ｓｉ：Ｃ層をチャネルとする埋め込みチャネル型のＭＩＳＦＥＴを設けた相補型のＨＶＴＣＭＩＳデバイス（以下、ＨＶＴＣＭＩＳデバイスという）について説明する。
【００６８】
図１２（ａ），（ｂ），（ｃ）は、それぞれ順に、本実施形態のＨＶＴＣＭＩＳデバイスの構造を示す断面図、ｐＭＩＳＦＥＴのエネルギーバンド図、及びｎＭＩＳＦＥＴのエネルギーバンド図である。図１２（ｂ），（ｃ）は、いずれもゼロバイアス時におけるエネルギーバンド図である。
【００６９】
図１２（ａ）に示すように、本実施形態のＨＶＴＣＭＩＳデバイスは、ＳＯＩ基板上に設けられたｐＭＩＳＦＥＴとｎＭＩＳＦＥＴとを備えている。ＳＯＩ基板１１０は、Ｓｉ基板内に酸素イオンを注入して形成された埋め込み酸化層１１２（ＢＯＸ層）と、埋め込み酸化層１１２の上に残存するＳｉ基板層１１３，１４３と、埋め込み酸化層１１２の下方に残存するＳｉ基板本体１とを有している。
【００７０】
そして、ｐＭＩＳＦＥＴは、Ｓｉ基板層１１３の上にエピタキシャル成長により形成されたＳｉバッファ層１１５と、Ｓｉバッファ層１１５の上にエピタキシャル成長により形成されたＳｉ：Ｃ層１１６と、Ｓｉ：Ｃ層１１６の上にエピタキシャル成長により形成されたＳｉキャップ層１１７とを有している。本実施形態では、Ｓｉ基板層１１３の厚みは１００〜２００ｎｍであり、Ｓｉバッファ層１１５の膜厚は約２ｎｍであり、Ｓｉ：Ｃ層１１６の膜厚は約１５ｎｍであり、Ｓｉキャップ層１１７の膜厚は約２０ｎｍである。また、Ｓｉ：Ｃ層１１６のＣ組成率は３％（Ｓｉ：ＣのバンドギャップはＳｉに対し約２００ｍｅＶ小さくなる）である。ｐＭＩＳＦＥＴにおいては、Ｓｉキャップ層１１７の膜厚はある程度厚くしておく必要がある。Ｓｉバッファ層１１５は、Ｓｉ：Ｃ層１１６を結晶成長させる際に良好な結晶性を得るために必要な層であり、寄生容量を低減するためには、Ｓｉバッファ層１１５はできるだけ薄くすることが好ましい。
【００７１】
また、Ｓｉキャップ層１１７の上にはシリコン酸化膜（又はシリコン酸窒化膜）からなるゲート絶縁膜１１８と、ｎ型不純物がドープされたポリシリコン膜からなるゲート電極１１９と、ゲート電極１１９の側面を覆うサイドウォール１２９とが設けられている。そして、ゲート電極１１９をマスクとして用いたリンイオン（Ｐ^＋ ）の注入によって、ソース・ドレイン領域１３１ａ，１３１ｂが形成されている。ソース・ドレイン領域１３１ａ，１３１ｂは、Ｓｉ基板層１１３，Ｓｉバッファ層１１５，Ｓｉ：Ｃ層１１６及びＳｉキャップ層１１７の各一部に亘っている。本実施形態のＳｉ：Ｃ−ＨＶＴＭＩＳＦＥＴにおいては、Ｓｉ基板層１１３及びＳｉバッファ層１１５のうちゲート電極１１９の下方に位置している部分がＳｉボディ領域１２５であり、Ｓｉ：Ｃ層１１６のうちゲート電極１９の下方に位置する部分がＳｉ：Ｃボディ領域１２６であり、Ｓｉキャップ層１１７のうちゲート電極１１９の下方に位置する部分がＳｉチャネル領域１２７である。
【００７２】
また、図１２（ａ）には示されていないが、第１の実施形態と同様に、ゲート電極１１９のコンタクト部に近接して、素子分離領域を貫通してＳｉ基板層１１３に達するボディコンタクトが設けられている。
【００７３】
一方、ｎＭＩＳＦＥＴは、Ｓｉ基板層１４３の上にエピタキシャル成長により形成されたＳｉバッファ層１４５と、Ｓｉバッファ層１４５の上にエピタキシャル成長により形成されたＳｉ：Ｃ層１４６と、Ｓｉ：Ｃ層１４６の上にエピタキシャル成長により形成されたＳｉキャップ層１４７とを有している。本実施形態では、Ｓｉ基板層１４３の厚みは１００〜２００ｎｍであり、Ｓｉバッファ層１４５の膜厚は約２ｎｍであり、Ｓｉ：Ｃ層１４６の膜厚は約１５ｎｍであり、Ｓｉキャップ層１４７の膜厚は約５ｎｍである。また、Ｓｉ：Ｃ層１４６のＣ組成率は３％である。ｎＭＩＳＦＥＴにおいては、Ｓｉキャップ層１４７の膜厚は薄くしておく必要がある。Ｓｉバッファ層１４５は、Ｓｉ：Ｃ層１４６を結晶成長させる際に良好な結晶性を得るために必要な層であり、寄生容量を低減するためには、Ｓｉバッファ層１４５はできるだけ薄くすることが好ましい。
【００７４】
また、Ｓｉキャップ層１４７の上にはシリコン酸化膜（又はシリコン酸窒化膜）からなるゲート絶縁膜１３２と、ｐ型不純物がドープされたポリシリコン膜からなるゲート電極１３３と、ゲート電極１３３の側面を覆うサイドウォール１３４とが設けられている。そして、ゲート電極１３３をマスクとして用いたリンイオン（Ｐ^＋ ）の注入によって、ソース・ドレイン領域１３９ａ，１３９ｂが形成されている。ソース・ドレイン領域１３９ａ，１３９ｂは、Ｓｉ基板層１４３，Ｓｉバッファ層１４５，Ｓｉ：Ｃ層１４６及びＳｉキャップ層１４７の各一部に亘っている。本実施形態のｐＭＩＳＦＥＴにおいては、Ｓｉ基板層１４３及びＳｉバッファ層１４５のうちゲート電極１３３の下方に位置している部分がＳｉボディ領域１３５であり、Ｓｉ：Ｃ層１３６のうちゲート電極１３３の下方に位置する部分がＳｉ：Ｃチャネル領域１３６であり、Ｓｉキャップ層１４７のうちゲート電極１３３の下方に位置する部分がＳｉキャップ領域１３７である。
【００７５】
また、図１２（ａ）には示されていないが、ｐＭＩＳＦＥＴと同様に、ゲート電極１３３のコンタクト部に近接して、素子分離領域を貫通してＳｉ基板層１４３に達するボディコンタクトが設けられている。
【００７６】
また、基板上には、ｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴを覆う層間絶縁膜１４０と、層間絶縁膜１４０を貫通して各ソース・ドレイン領域１３１ａ，１３１ｂ及び１３９ａ，１３９ｂに到達するプラグ１４１と、層間絶縁膜１４０の上に設けられ各プラグ１４１に接続される配線層１４２とを備えている。
【００７７】
本実施形態のＨＶＴＣＭＩＳデバイスの製造工程においては、ＳＯＩ基板の一部であるＳｉ基板層１１３，１４３には、エピタキシャル層の形成前に、イオン注入により比較的高濃度のヒ素（Ａｓ），ボロン（Ｂ）（いずれも１×１０^１８ｃｍ^−３程度）がそれぞれドープされている。次に、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長されるＳｉバッファ層１１５，１４５、ＳｉＧｅ層１１６，１４６は、いずれもａｓ−ｇｒｏｗｎの状態では、不純物がドープされていないアンドープ層となっている。そして、ＳｉＣ層１１６，１４６の結晶成長が終了した後に、ｐＭＩＳＦＥＴのＳｉＣ層１１６及びＳｉバッファ層１１５にはｎ型不純物がイオン注入によりドープされる。一方、最上層のＳｉキャップ層１１７，１４７は、互いに厚みが異なるので、個別にエピタキシャル成長させる。そして、最上層のＳｉキャップ層１１７，１４７を熱酸化することにより得られるシリコン酸化膜をゲート絶縁膜１１８，１３２とし、その上には高濃度のｐ型不純物がドープされたポリシリコンからなるゲート電極１１９と、高濃度のｎ型不純物がドープされたポリシリコンからなるゲート電極１３３とを形成する。その後、各ゲート電極の両側には、高濃度のｐ型不純物がイオン注入されたソース・ドレイン領域１３１ａ，１３１ｂと、高濃度のｎ型不純物がドープされたソース・ドレイン領域１３９ａ，１３９ｂとを形成する。さらに、シリコン酸化膜の堆積と異方性エッチングとにより、ゲート電極１１９，１３３の側面を覆うサイドウォール１２９，１３４を形成する。さらに、ＢＰＳＧ膜からなる層間絶縁膜１４０を堆積した後、層間絶縁膜１４０にソース・ドレイン領域１３１ａ，１３１ｂ及び１３９ａ，１３９ｂやゲート電極１１９，１３３に到達するコンタクトホールを開口し、コンタクトホールをＷなどで埋めてプラグを形成する。さらに、層間絶縁膜１４０上にアルミニウム合金膜を堆積した後、これをパターニングして、配線層１４２を形成する。
【００７８】
図１２（ｂ）に示されるように、ｐＭＩＳＦＥＴは、第１の実施形態とは導電型を逆にしただけであり、基本的に第１の実施形態と同じ効果を発揮することができる。すなわち、基板バイアスＶｂｓの制御が可能なＶＴＭＩＳＦＥＴの構造として、ボディ領域の一部をバンドギャップの小さいＳｉ：Ｃ層によって構成し、高濃度のドーパントを有するＳｉ／Ｓｉ：Ｃヘテロ接合部においてはバンドのポテンシャルが低下することに着目して、ＭＩＳＦＥＴのしきい値電圧Ｖｔｈの低下を実現している。
【００７９】
よって、本実施形態のＨＶＴＣＭＩＳデバイス中のｐＭＩＳＦＥＴにより、従来のＳｉ−ｐチャネル型ＶＴＭＩＳＦＥＴと同程度のしきい値電圧Ｖｔｈを実現するために、ボディ領域（Ｓｉ：Ｃボディ領域１２６，Ｓｉボディ領域１２５）の不純物を高濃度にできるため、基板係数γの増大を図ることができる。このため、本実施形態のｐＭＩＳＦＥＴにより、低電源電圧のもとでも、待機時のリーク電流を低減し、動作時には高い電流駆動力を有する，つまり，低消費電力で且つ高速動作するトランジスタを実現することができる。そして、ボディ領域の不純物濃度を高くすることができるため、ソース−ドレイン間でのパンチスルーが抑制され（つまりショートチャネル効果が抑制され）、ゲート長の短いデバイスにおいても、正常に動作させることが可能となる。
【００８０】
一方、図１２（ｃ）に示されるように、ｎＭＩＳＦＥＴにおいては、Ｓｉ：Ｃチャネル領域１３６のうちＳｉキャップ領域１４７と間に形成されるヘテロ障壁に接する領域に、埋め込みチャネルであるｎチャネルが形成される。
【００８１】
そして、埋め込みチャネルを有するｎＭＩＳＦＥＴ（ｎＨＶＴＭＩＳＦＥＴ）は、Ｓｉ／Ｓｉ：Ｃ間に形成されるヘテロ障壁を利用してしきい値電圧Ｖｔｈが低減される。このため、従来のｎチャネル型ＶＴＭＩＳＦＥＴと同程度のしきい値電圧Ｖｔｈを設定しつつ、ボディ領域の不純物濃度を高濃度にすることができ、基板バイアス係数γの増大を図ることができる。また、埋め込みチャネル構造であることから、基板バイアス係数γが増大する。このような効果を示すため、本実施形態のＨＶＴＣＭＩＳデバイス中のｎＭＩＳＦＥＴにおいては、低電源電圧のもとでも、待機時のリーク電流を低減し、動作時には高い電流駆動力を有する、低消費電力で且つ高速動作するトランジスタを実現することができる。また、ボディ領域の不純物濃度を高くすることができるため、ソース・ドレイン間でのパンチスルーが抑制され（ショートチャネル効果が抑制され）、ゲート長の短いデバイスにおいても、円滑に動作させることが可能となる。
【００８２】
このように、本実施形態においては、ＶＴＣＭＩＳデバイスにＳｉ：Ｃ層を導入することにより、ｐチャネル、ｎチャネル共に従来のＶＴＭＩＳデバイスに比べて、低電源電圧でも待機時のリーク電流を低減し、動作時には高い電流駆動力を有する，低消費電力で且つ高速動作するトランジスタを実現できる。また、ボディ領域の不純物濃度を高くすることができるため、ソース・ドレイン間でのパンチスルーが抑制され（ショートチャネル効果が抑制され）、ゲート長の短いデバイスにおいても、円滑に動作させることが可能となる。
【００８３】
なお、本実施形態では、ＳＯＩ基板上に形成したＨＶＴＣＭＩＳデバイスについて示したが、ＳＯＩ基板を用いず、バルク基板を用いた場合にも同様の効果が得られることは言うまでもない。
【００８４】
また、図１２（ａ）に示す本実施形態のＨＶＴＣＭＩＳデバイスにおいては、ｐＭＩＳＦＥＴ中のＳｉチャネル領域１２７の上面と、ｎＭＩＳＦＥＴ中のＳｉキャップ領域１３７の上面とは、互いに高さが異なっている。これは、ｐＭＩＳＦＥＴにおいては、Ｓｉチャネル領域１２７から延びる空乏層が、Ｓｉボディ領域１２５とＳｉＧｅボディ領域１２６とのヘテロ接合部よりも下方に延びていないようにするために、Ｓｉチャネル領域１２７を比較的厚くすることが求められ、一方、ｎＭＩＳＦＥＴにおいては、図１２（ｃ）に示す縦軸であるｎチャネルのポテンシャルの上昇（電子の走行に対するポテンシャルの上昇）を抑制すべく、Ｓｉキャップ領域１３７の厚みを薄くすることが求められるからである。しかし、Ｓｉチャネル領域１２７とＳｉキャップ領域１３７の厚みを同じにしても、ｐＭＩＳＦＥＴ及びｎＭＩＳＦＥＴの各部の不純物濃度を適宜調整することにより、ｐＭＩＳＦＥＴにおける空乏層の延びの位置と、ｎＭＩＳＦＥＴにおけるｎチャネルのポテンシャルとを適切に設定することができる。その場合には、Ｓｉキャップ層１１７，１４７を共通のＳｉエピタキシャル層によって構成することができ、製造工程の簡素化と製造コストの低減とを図ることができる。
【００８５】
なお、上記各実施形態においては、ＢＯＸ層を設けたＳＯＩ基板を利用して本発明の半導体装置を構成した例について説明したが、本発明はかかる実施形態に限定されるものではなく、例えば貼り合わせ法（Ｕｎｉ−Ｂｏｎｄ法）によって形成されたＳＯＩ基板を利用することも可能である。
【００８６】
【発明の効果】
本発明によると、ヘテロ接合を利用したＶＴＭＩＳＦＥＴにより、しきい値電圧の上昇を抑制しつつ、基板バイアス係数の増大を図ることができ、よって、低電圧化された場合でも駆動力の向上とオフリークの低減とを図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴの断面図である。
【図２】第１の実施形態におけるＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴの上面図である。
【図３】ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴと、Ｓｉ−ｎＶＴＭＩＳＦＥＴとのバンド構造を比較するための０バイアス時のエネルギバンド図である。
【図４】ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴと、Ｓｉ−ｎＶＴＭＩＳＦＥＴとのしきい値電圧のボディ領域の不純物濃度依存性を示す図である。
【図５】ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴの基板バイアスの変化に対する伝導帯のポテンシャルの変化を示す部分エネルギバンド図である。
【図６】Ｓｉ−ｎＶＴＭＩＳＦＥＴの基板バイアスの変化に対する伝導帯のポテンシャルの変化を示す部分エネルギバンド図である。
【図７】ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴと、Ｓｉ−ｎＶＴＭＩＳＦＥＴとのしきい値電圧の基板バイアス依存性を示す図である。
【図８】（ａ）〜（ｃ）は、ＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴの各基板バイアスでのバンドプロファイルとホールプロファイルとを示す図である。
【図９】（ａ），（ｂ）は、それぞれ順に、ボディ領域の不純物濃度が同程度であるＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴ及びＳｉ−ｎＶＴＭＩＳＦＥＴのＶｇ−Ｉｄ特性を、基板バイアスをパラメータとして示す図である。
【図１０】（ａ），（ｂ）は、それぞれ順に、しきい値が同程度であるＳｉＧｅ−ｎＨＶＴＭＩＳＦＥＴ及びＳｉ−ｎＶＴＭＩＳＦＥＴのＶｇ−Ｉｄ特性を、基板バイアスをパラメータとして示す図である。
【図１１】（ａ），（ｂ），（ｃ）は、それぞれ順に、第２の実施形態のＨＶＴＣＭＩＳデバイスの構造を示す断面図、ｎＭＩＳＦＥＴのエネルギーバンド図、及びｐＭＩＳＦＥＴのエネルギーバンド図である。
【図１２】（ａ），（ｂ），（ｃ）は、それぞれ順に、第３の実施形態のＨＶＴＣＭＩＳデバイスの構造を示す断面図、ｐＭＩＳＦＥＴのエネルギーバンド図、及びｎＭＩＳＦＥＴのエネルギーバンド図である。
【符号の説明】
１ Ｓｉ基板本体
１０ ＳＯＩ基板
１１ エピタキシャル層
１２ 埋め込み酸化層
１３ Ｓｉ基板層
１５ Ｓｉバッファ層
１６ ＳｉＧｅ層
１７ Ｓｉキャップ層
１８ ゲート絶縁膜
１９ ゲート電極
２５ Ｓｉボディ領域
２６ ＳｉＧｅボディ領域
２７ Ｓｉチャネル領域
２９ サイドウォール
３１ａ，３１ｂ ソース・ドレイン領域
３２ ゲート絶縁膜
３３ ゲート電極
３４ サイドウォール
３５ Ｓｉボディ領域
３６ ＳｉＧｅチャネル領域
３７ Ｓｉキャップ領域
３９ａ，３９ｂ ソース・ドレイン領域
４０ 層間絶縁膜
４１ プラグ
４２ 配線層
４３ Ｓｉ基板層
４５ Ｓｉバッファ層
４６ ＳｉＧｅ層
４７ Ｓｉキャップ層

Claims (15)

1. 基板上の半導体領域に電界効果型トランジスタを備えた半導体装置であって、
   上記電界効果型トランジスタは、
   上記半導体領域の主面上に設けられたゲート絶縁膜と、
   上記ゲート絶縁膜の上方に設けられたゲート電極と、
   上記半導体領域のうち上記ゲート電極の両側方に位置する領域に設けられた第１導電型ソース・ドレイン領域と、
   上記半導体領域のうち上記第１導電型ソース・ドレイン領域間に位置する領域に設けられた第１の半導体からなるチャネル領域と、
   上記半導体領域のうち上記チャネル領域の下方に位置する領域に設けられ、上記チャネル領域に接する部分が上記第１の半導体よりもバンドギャップの小さい第２の半導体からなる第２導電型のボディ領域と、
   上記ボディ領域に電気的に接続され、上記ソース・ドレイン領域及びゲート電極とは独立した電圧を供給するためのボディコンタクトとを備え、
   上記第１の半導体と上記第２の半導体との間には、第１導電型キャリアが走行するバンドとは反対側のバンドにバンドオフセットが形成されることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   上記チャネル領域は、第２の導電型にドープされていることを特徴とする半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   上記ボディ領域は、上記チャネル領域に接する，上記第２の半導体からなる第１のボディ領域と、上記第１のボディ領域の下方に設けられ上記第２の半導体よりもバンドギャップの大きい第３の半導体からなる第２のボディ領域とを有し、
   上記チャネル領域から上記ボディ領域に向かう方向に延びる空乏層が、上記第１のボディ領域と上記第２のボディ領域との間のヘテロ界面よりも下方に延びていないことを特徴とする半導体装置。
4. 請求項１〜３のうちいずれか１つに記載の半導体装置において、
   上記ボディ領域のうち少なくとも上記チャネル領域に接する部分のドーパント濃度が上記チャネル領域のドーパント濃度よりも１桁以上高いことを特徴とする半導体装置。
5. 請求項１〜４のうちいずれか１つに記載の半導体装置において、
   しきい値電圧が低くなる方向に上記ボディコンタクトに電圧（順バイアス）を印加する方が、しきい値電圧が高くなる方向に上記ボディコンタクトに電圧（逆バイアス）を印加する場合よりも、しきい値電圧の変化が大きいことを特徴とする半導体装置。
6. 請求項１〜５のうちいずれか１つに記載の半導体装置において、
   上記電界効果トランジスタの動作時には、上記ボディコンタクトに順バイアスを印加することを特徴とする半導体装置。
7. 請求項１〜６のうちいずれか１つに記載の半導体装置において、
   上記電界効果トランジスタの待機時には、上記ボディコンタクトに逆バイアスを印加することを特徴とする半導体装置。
8. 請求項１〜７のうちいずれか１つに記載の半導体装置において、
   上記半導体領域は、Ｓｉ基板又はＳＯＩ基板の上に設けられていることを特徴とする半導体装置。
9. 請求項１〜９のうちいずれか１つに記載の半導体装置において、
   上記半導体領域の主面上に設けられたもう１つのゲート絶縁膜と、
   上記ゲート絶縁膜の上方に設けられたもう１つのゲート電極と、
   上記半導体領域のうち上記ゲート電極の両側方に位置する領域に設けられた第２導電型ソース・ドレイン領域と、
   上記半導体領域のうち上記第２導電型ソース・ドレイン領域間に位置する領域に設けられた上記第１の半導体からなるキャップ領域と、
   上記半導体領域のうち上記キャップ領域の下方に位置する領域に設けられ、上記キャップ領域に接する部分が上記第２の半導体からなるもう１つのチャネル領域と、
   上記もう１つのチャネル領域の下方に設けられ、上記第１の半導体よりもバンドギャップの大きい第３の半導体からなるもう１つのボディ領域と、
   上記ボディ領域に電気的に接続され、上記ソース・ドレイン領域及びゲート電極とは独立した電圧を供給するためのボディコンタクトとを備えたもう１つの電界効果トランジスタを備えていることを特徴とする半導体装置。
10. 請求項９に記載の半導体装置において、
    上記電界効果トランジスタのチャネル領域の上面と、上記もう１つの電界効果トランジスタのキャップ領域の上面とは、同じ高さ位置にあることを特徴とする半導体装置。
11. 請求項１〜１０のうちいずれか１つに記載の半導体装置において、
    上記チャネル領域は、Ｓｉ層であり、
    上記ボディ領域のうち少なくとも上記チャネル領域に接する部分は、Ｓｉ_{１−ｘ−ｙ} Ｇｅ_ｘ Ｃ_ｙ （０＜ｘ＜１，０≦ｙ＜１）で表される組成を有する半導体によって構成されていることを特徴とする半導体装置。
12. 請求項１１に記載の半導体装置において、
    上記第１の導電型はｎ型であり、
    上記ボディ領域のうち上記チャネル領域に接する部分は、ＳｉＧｅによって構成され、ｎチャネル型電界効果トランジスタとして機能することを特徴とする半導体装置。
13. 請求項１２に記載の半導体装置において、
    上記ボディ領域のうち上記チャネル領域に接する部分以外の領域は、Ｓｉによって構成されていることを特徴とする半導体装置。
14. 請求項１１に記載の半導体装置において、
    上記第１の導電型はｐ型であり、
    上記ボディ領域のうち上記チャネル領域に接する部分は、Ｓｉ：Ｃによって構成され、ｐチャネル型電界効果トランジスタとして機能することを特徴とする半導体装置。
15. 請求項１３に記載の半導体装置において、
    上記ボディ領域のうち上記チャネル領域に接する部分以外の領域は、Ｓｉによって構成されていることを特徴とする半導体装置。

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