JP2994227B2 - ひずみＳｉ／ＳｉＧｅヘテロ構造層を使用するＣＭＯＳトランジスタ用の層構造 - Google Patents
ひずみＳｉ／ＳｉＧｅヘテロ構造層を使用するＣＭＯＳトランジスタ用の層構造Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L21/8256—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using technologies not covered by one of groups H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252 and H01L21/8254
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Description
【０００１】
【産業上の利用分野】本発明は、超大規模集積（ＵＬＳ
Ｉ）回路用のＣＭＯＳに関し、詳細には、ひずませたシ
リコン層およびシリコン・ゲルマニウム層を組み込んだ
ヘテロ構造として製造される高性能のｐ型およびｎ型電
界効果トランジスタに関する。
Ｉ）回路用のＣＭＯＳに関し、詳細には、ひずませたシ
リコン層およびシリコン・ゲルマニウム層を組み込んだ
ヘテロ構造として製造される高性能のｐ型およびｎ型電
界効果トランジスタに関する。
【０００２】
【従来の技術】論理回路応用例における最も重要な構成
単位を形成するＳｉ−ＣＭＯＳデバイスの性能向上は、
極めて重要である。具体的には、将来のＵＬＳＩチップ
にとって、高速度および低電力消費量と小型化が必須の
要件である。高速性能を抑制する１つの主要な因子は、
Ｓｉではホールの移動度が低いことである。また、０．
１ミクロンないし０．１５ミクロンのゲートを含むデバ
イスは、電子ビーム・リソグラフまたはＸ線リソグラフ
ィを使用して露光する必要がある。これらの技法は共
に、光学リソグラフィに比べてより複雑で高価である。
さらに、その規模では、デバイスの信頼性、しきい値電
圧の制御、および歩留りの問題がより顕著になる。Ｓｉ
技術に十分に匹敵するが、Ｓｉよりも優れた特性を有す
る材料システムを選択すれば、ＣＭＯＳの出力−遅延積
が向上する。０．２５ミクロンのゲート長で、０．１５
ミクロンのＳｉ−ＣＭＯＳに類似の性能またはそれより
も優れた性能が達成でき、したがって、光学リソグラフ
ィによってゲートを露光することができると考えられ
る。
単位を形成するＳｉ−ＣＭＯＳデバイスの性能向上は、
極めて重要である。具体的には、将来のＵＬＳＩチップ
にとって、高速度および低電力消費量と小型化が必須の
要件である。高速性能を抑制する１つの主要な因子は、
Ｓｉではホールの移動度が低いことである。また、０．
１ミクロンないし０．１５ミクロンのゲートを含むデバ
イスは、電子ビーム・リソグラフまたはＸ線リソグラフ
ィを使用して露光する必要がある。これらの技法は共
に、光学リソグラフィに比べてより複雑で高価である。
さらに、その規模では、デバイスの信頼性、しきい値電
圧の制御、および歩留りの問題がより顕著になる。Ｓｉ
技術に十分に匹敵するが、Ｓｉよりも優れた特性を有す
る材料システムを選択すれば、ＣＭＯＳの出力−遅延積
が向上する。０．２５ミクロンのゲート長で、０．１５
ミクロンのＳｉ−ＣＭＯＳに類似の性能またはそれより
も優れた性能が達成でき、したがって、光学リソグラフ
ィによってゲートを露光することができると考えられ
る。
【０００３】Ｓｉ技法に匹敵する材料システムの一例
は、「Germanium Channel Silicon MOSFET」と題する、
本出願人に譲渡された、１９９１年５月２８日に発行さ
れた米国特許第５０１９８８２号に記載されている。米
国特許第５０１９８８２号では、改良されたキャリア移
動度を有するチャネルが、シリコン基板上で成長するシ
リコンとゲルマニウムの合金層を備えている。この合金
層は、適切な仮像無転位成長を行わせるのに十分な薄さ
に維持される。この合金層上にシリコン層が形成され、
部分的に酸化されて誘電層が形成される。二酸化ケイ素
上にゲート領域が形成される。
は、「Germanium Channel Silicon MOSFET」と題する、
本出願人に譲渡された、１９９１年５月２８日に発行さ
れた米国特許第５０１９８８２号に記載されている。米
国特許第５０１９８８２号では、改良されたキャリア移
動度を有するチャネルが、シリコン基板上で成長するシ
リコンとゲルマニウムの合金層を備えている。この合金
層は、適切な仮像無転位成長を行わせるのに十分な薄さ
に維持される。この合金層上にシリコン層が形成され、
部分的に酸化されて誘電層が形成される。二酸化ケイ素
上にゲート領域が形成される。
【０００４】１９９２年１０月１３日に発行された米国
特許第５１５５５７１号では、ひずませた超格子構造を
有する相補型電界トランジスタが記載されている。米国
特許第５１５５５７１号では、ｎ型のひずませたＧｅｘ
Ｓｉ1-x層をｐ型トランジスタに使用し、それによっ
て、ホールの移動度を増大させてｎ型トランジスタ中の
電子の移動度に一致させたシリコンＣＭＯＳトランジス
タ構造が記載されている。さらに、ひずませたＳｉ層お
よびＧｅＳｉ合金層と、緩和ＧｅｘＳｉ1-xを使用して
ｎ型トランジスタ中の電子移動度を増大させ、同時に、
ひずませたＳｉ層またはひずませたＧｅxＳｉ1-x合金層
を使用してｐ型トランジスタ中の正孔移動度を増大させ
た相補型変調ドープ電界トランジスタが記載されてい
る。ｐ型トランジスタ用の領域とｎ型トランジスタ用の
領域は、それぞれ異なる構造から成るチャネルを含む別
々の領域である。
特許第５１５５５７１号では、ひずませた超格子構造を
有する相補型電界トランジスタが記載されている。米国
特許第５１５５５７１号では、ｎ型のひずませたＧｅｘ
Ｓｉ1-x層をｐ型トランジスタに使用し、それによっ
て、ホールの移動度を増大させてｎ型トランジスタ中の
電子の移動度に一致させたシリコンＣＭＯＳトランジス
タ構造が記載されている。さらに、ひずませたＳｉ層お
よびＧｅＳｉ合金層と、緩和ＧｅｘＳｉ1-xを使用して
ｎ型トランジスタ中の電子移動度を増大させ、同時に、
ひずませたＳｉ層またはひずませたＧｅxＳｉ1-x合金層
を使用してｐ型トランジスタ中の正孔移動度を増大させ
た相補型変調ドープ電界トランジスタが記載されてい
る。ｐ型トランジスタ用の領域とｎ型トランジスタ用の
領域は、それぞれ異なる構造から成るチャネルを含む別
々の領域である。
【０００５】１９８８年１２月１６日に発行された特公
昭６３−３０８９６６（ａ）号には、シリコン結晶層お
よびシリコン・ゲルマニウム混合結晶層を同じ組成およ
び膜圧のまま垂直方向に変化させ、ゲート電極の下にあ
る構造の不純物濃度のみを異なるものにすることによっ
て基板上に形成されたｎ型トランジスタおよびｐ型トラ
ンジスタが記載されている。
昭６３−３０８９６６（ａ）号には、シリコン結晶層お
よびシリコン・ゲルマニウム混合結晶層を同じ組成およ
び膜圧のまま垂直方向に変化させ、ゲート電極の下にあ
る構造の不純物濃度のみを異なるものにすることによっ
て基板上に形成されたｎ型トランジスタおよびｐ型トラ
ンジスタが記載されている。
【０００６】１９９１年４月９日に発行された米国特許
第５００６９１２号では、シリコン・ゲルマニウム・ベ
ース層上で成長するシリコン・エピタキシャル層を備え
るエミッタを有するヘテロ接合バイポーラ・トランジス
タが記載されている。トランジスタの活性領域は、シリ
コン／シリコン・ゲルマニウムひずみ格子を有する半導
体から成り、格子ひずみは、コメンシュレート成長を維
持しながらエミッタ・ベース接合部で所定の価電子帯オ
フセットをもたらすようなものである。格子ひずみの利
点は、ベース中の電子の有効移動度を増大させることで
ある。シリコン・ゲルマニウム・ベース層のゲルマニウ
ム含有量は、１２％ないし２０％の範囲にある。
第５００６９１２号では、シリコン・ゲルマニウム・ベ
ース層上で成長するシリコン・エピタキシャル層を備え
るエミッタを有するヘテロ接合バイポーラ・トランジス
タが記載されている。トランジスタの活性領域は、シリ
コン／シリコン・ゲルマニウムひずみ格子を有する半導
体から成り、格子ひずみは、コメンシュレート成長を維
持しながらエミッタ・ベース接合部で所定の価電子帯オ
フセットをもたらすようなものである。格子ひずみの利
点は、ベース中の電子の有効移動度を増大させることで
ある。シリコン・ゲルマニウム・ベース層のゲルマニウ
ム含有量は、１２％ないし２０％の範囲にある。
【０００７】高キャリア移動度を有し、高速動作に適し
た電界効果トランジスタの他の例は、１９９３年８月３
１日に発行された米国特許第５２４１１９７号に記載さ
れている。米国特許第５２４１１９７号では、ゲルマニ
ウム層に圧縮ひずみを与えるためにゲルマニウム層の下
にひずませた制御層が設けられ、ひずみ制御層の組成を
使用して、圧縮ひずみを発生させる。ひずませたゲルマ
ニウム層中のキャリア移動度は高い。
た電界効果トランジスタの他の例は、１９９３年８月３
１日に発行された米国特許第５２４１１９７号に記載さ
れている。米国特許第５２４１１９７号では、ゲルマニ
ウム層に圧縮ひずみを与えるためにゲルマニウム層の下
にひずませた制御層が設けられ、ひずみ制御層の組成を
使用して、圧縮ひずみを発生させる。ひずませたゲルマ
ニウム層中のキャリア移動度は高い。
【０００８】
【発明が解決しようとする課題】本発明の一目的は、ｎ
型デバイスとｐ型デバイスを共に共通のプレーナ構造と
して形成できるようにする層構造を提供することであ
る。
型デバイスとｐ型デバイスを共に共通のプレーナ構造と
して形成できるようにする層構造を提供することであ
る。
【０００９】本発明の他の目的は、二酸化ケイ素界面に
活性チャネルが形成されず、したがって、移動度の低下
が防止され、かつ垂直電界が増大する、ｎ型デバイスと
ｐ型デバイスを共に提供することである。
活性チャネルが形成されず、したがって、移動度の低下
が防止され、かつ垂直電界が増大する、ｎ型デバイスと
ｐ型デバイスを共に提供することである。
【００１０】本発明の他の目的は、ｐ型チャネルが、対
応するｎ型デバイスよりもゲートの近くにあり、それに
よって、ｐ型チャネル中の正孔移動度の低さが補償され
るｐ型デバイスを提供することである。
応するｎ型デバイスよりもゲートの近くにあり、それに
よって、ｐ型チャネル中の正孔移動度の低さが補償され
るｐ型デバイスを提供することである。
【００１１】本発明の他の目的は、電子と正孔が共にひ
ずみを活用し（電子の場合は引張りひずみ、正孔の場合
は圧縮ひずみ）、帯域の分割と、より高度な閉込めバリ
ヤから利益が得られる、ｎ型デバイスおよびｐ型デバイ
スを提供することである。
ずみを活用し（電子の場合は引張りひずみ、正孔の場合
は圧縮ひずみ）、帯域の分割と、より高度な閉込めバリ
ヤから利益が得られる、ｎ型デバイスおよびｐ型デバイ
スを提供することである。
【００１２】本発明の他の目的は、低ソース・ドレイン
電圧、たとえば、約１．５Ｖでの動作を可能にするより
高い移動度を有するｎ型デバイスおよびｐ型デバイスを
提供することである。
電圧、たとえば、約１．５Ｖでの動作を可能にするより
高い移動度を有するｎ型デバイスおよびｐ型デバイスを
提供することである。
【００１３】本発明の他の目的は、電子と正孔の両方に
対してほぼ対称的なしきい値電圧を有するように設計で
きるｎ型デバイスおよびｐ型デバイスを提供することで
ある。
対してほぼ対称的なしきい値電圧を有するように設計で
きるｎ型デバイスおよびｐ型デバイスを提供することで
ある。
【００１４】本発明の他の目的は、測定欠陥密度が極め
て低く、たとえば、エッチ・ピット数で１０００個／ｃ
ｍ2である、ｎ型デバイスおよびｐ型デバイスを形成す
るための、エピタキシャル層構造を提供することであ
る。
て低く、たとえば、エッチ・ピット数で１０００個／ｃ
ｍ2である、ｎ型デバイスおよびｐ型デバイスを形成す
るための、エピタキシャル層構造を提供することであ
る。
【００１５】本発明の他の目的は、ｎ型電界効果トラン
ジスタとｐ型電界効果トランジスタの両方のゲート用の
単一で共通のゲート材料および処理ステップを提供する
ことである。
ジスタとｐ型電界効果トランジスタの両方のゲート用の
単一で共通のゲート材料および処理ステップを提供する
ことである。
【００１６】本発明の他の目的は、ｎ型デバイスの場合
には引張りひずみを受ける埋込みＳｉチャネルまたはＳ
ｉＧｅチャネルを、ｐ型デバイスの場合には圧縮ひずみ
を受ける埋込みＳｉＧｅチャネルを提供することであ
る。
には引張りひずみを受ける埋込みＳｉチャネルまたはＳ
ｉＧｅチャネルを、ｐ型デバイスの場合には圧縮ひずみ
を受ける埋込みＳｉＧｅチャネルを提供することであ
る。
【００１７】
【課題を解決するための手段】本発明によって、半導体
基板と、Ｇｅ分率ｘが０．２０ないし０．５の範囲であ
る、基板上にエピタキシャル形成された第１の緩和Ｓｉ
1-xＧｅx層と、第１の層上にエピタキシャル形成された
第２のｎドープＳｉ1-xＧｅx層と、第２の層上にエピタ
キシャル形成された第３の非ドープＳｉ1-xＧｅx層と、
Ｇｅ分率ｚが第３の層上にエピタキシャル形成されたｘ
よりも少なく、それによって、引張りひずみを受ける、
第４のシリコン層またはＳｉ1-zＧｅz層と、第４の層上
にエピタキシャル形成された第５の緩和Ｓｉ1-xＧｅx層
と、Ｇｅ分率ｙが０．５ないし１．０の範囲であり、ｙ
−ｘが０．２よりも大きく、それによって圧縮ひずみを
受ける、第６のＳｉ1-yＧｅy層と、第６の層上にエピタ
キシャル形成された第７の緩和Ｓｉ1-xＧｅx層と、第７
の層上にエピタキシャル形成された第８のシリコン層
と、第８の層上に形成された第９の誘電材料層とから成
る、ｎ型電界効果トランジスタとｐ型電界効果トランジ
スタを共に形成する方法、ならびに平面であってよい前
記形成用の層構造を説明する。各層ごとのＧｅ分率ｘの
値は、正孔および電子用に指定された層における引張り
ひずみまたは圧縮ひずみを逆転しないかぎり、０．２０
ないし０．５の範囲でよい。第８の層上に金属層または
ポリシリコン層を形成しパターン化して、ｎ型電界効果
トランジスタおよびｐ型電界効果トランジスタのゲート
を形成することができる。ｎ型トランジスタおよびｐ型
トランジスタのそれぞれのドレイン領域およびソース領
域は、層構造中のゲートの両側にｎ型領域を形成してｎ
型電界効果トランジスタを形成し、層構造中のゲートの
両側にｐ型領域を形成してｐ型電界効果トランジスタを
形成することによって形成することができる。ｎ型トラ
ンジスタとｐ型トランジスタを相互接続してＣＭＯＳ論
理回路を形成することができる。
基板と、Ｇｅ分率ｘが０．２０ないし０．５の範囲であ
る、基板上にエピタキシャル形成された第１の緩和Ｓｉ
1-xＧｅx層と、第１の層上にエピタキシャル形成された
第２のｎドープＳｉ1-xＧｅx層と、第２の層上にエピタ
キシャル形成された第３の非ドープＳｉ1-xＧｅx層と、
Ｇｅ分率ｚが第３の層上にエピタキシャル形成されたｘ
よりも少なく、それによって、引張りひずみを受ける、
第４のシリコン層またはＳｉ1-zＧｅz層と、第４の層上
にエピタキシャル形成された第５の緩和Ｓｉ1-xＧｅx層
と、Ｇｅ分率ｙが０．５ないし１．０の範囲であり、ｙ
−ｘが０．２よりも大きく、それによって圧縮ひずみを
受ける、第６のＳｉ1-yＧｅy層と、第６の層上にエピタ
キシャル形成された第７の緩和Ｓｉ1-xＧｅx層と、第７
の層上にエピタキシャル形成された第８のシリコン層
と、第８の層上に形成された第９の誘電材料層とから成
る、ｎ型電界効果トランジスタとｐ型電界効果トランジ
スタを共に形成する方法、ならびに平面であってよい前
記形成用の層構造を説明する。各層ごとのＧｅ分率ｘの
値は、正孔および電子用に指定された層における引張り
ひずみまたは圧縮ひずみを逆転しないかぎり、０．２０
ないし０．５の範囲でよい。第８の層上に金属層または
ポリシリコン層を形成しパターン化して、ｎ型電界効果
トランジスタおよびｐ型電界効果トランジスタのゲート
を形成することができる。ｎ型トランジスタおよびｐ型
トランジスタのそれぞれのドレイン領域およびソース領
域は、層構造中のゲートの両側にｎ型領域を形成してｎ
型電界効果トランジスタを形成し、層構造中のゲートの
両側にｐ型領域を形成してｐ型電界効果トランジスタを
形成することによって形成することができる。ｎ型トラ
ンジスタとｐ型トランジスタを相互接続してＣＭＯＳ論
理回路を形成することができる。
【００１８】本発明はさらに、半導体基板と、Ｇｅ分率
ｘが０．２０ないし０．５の範囲である、基板上にエピ
タキシャル形成された第１の緩和Ｓｉ1-xＧｅx層と、Ｇ
ｅ分率ｙが０．５ないし１．０の範囲であり、ｙ−ｘが
０．２よりも大きく、それによって、圧縮ひずみを受
け、その結果、正孔が閉じ込められる、第２のＳｉ1-y
Ｇｅy層と、第２の層上にエピタキシャル形成された第
３のシリコン層と、第３の層上に形成された第４の誘電
材料層と、第４の層上に形成されたゲート電極と、第２
および第３の層中のゲート電極の両側に形成されたｐ領
域とから成り、チャネル中の正孔移動度が高いｐ型チャ
ネル電界効果トランジスタを提供する。
ｘが０．２０ないし０．５の範囲である、基板上にエピ
タキシャル形成された第１の緩和Ｓｉ1-xＧｅx層と、Ｇ
ｅ分率ｙが０．５ないし１．０の範囲であり、ｙ−ｘが
０．２よりも大きく、それによって、圧縮ひずみを受
け、その結果、正孔が閉じ込められる、第２のＳｉ1-y
Ｇｅy層と、第２の層上にエピタキシャル形成された第
３のシリコン層と、第３の層上に形成された第４の誘電
材料層と、第４の層上に形成されたゲート電極と、第２
および第３の層中のゲート電極の両側に形成されたｐ領
域とから成り、チャネル中の正孔移動度が高いｐ型チャ
ネル電界効果トランジスタを提供する。
【００１９】本発明はさらに、半導体基板と、ｘが０．
２５ないし０．５の範囲である、基板上にエピタキシャ
ル形成された第１の緩和Ｓｉ1-xＧｅx層と、第１の層上
にエピタキシャル形成された第２のｎドープＳｉ1-xＧ
ｅx層と、第２の層上にエピタキシャル形成された第３
の非ドープＳｉ1-xＧｅx層と、Ｇｅ分率ｚが第３の層上
にエピタキシャル形成されたｘよりも少なく、それによ
って、引張りひずみを受け、それによって、伝導帯が、
二重帯中の電子移動度が３００Ｋで２０００ｃｍ2／Ｖ
ｓないし２５００ｃｍ2／Ｖｓの範囲である二重縮退伝
導帯および四重縮退伝導帯として分割される、第４のシ
リコン層またはＳｉ1-zＧｅz層と、第４の層上に形成さ
れた第５の誘電材料層と、第５の層上に形成されたゲー
ト電極と、第３および第４の層中のゲート電極の両側に
形成されたｎ領域とから成り、チャネル中の電子移動度
が高いｎ型チャネル電界効果トランジスタを提供する。
２５ないし０．５の範囲である、基板上にエピタキシャ
ル形成された第１の緩和Ｓｉ1-xＧｅx層と、第１の層上
にエピタキシャル形成された第２のｎドープＳｉ1-xＧ
ｅx層と、第２の層上にエピタキシャル形成された第３
の非ドープＳｉ1-xＧｅx層と、Ｇｅ分率ｚが第３の層上
にエピタキシャル形成されたｘよりも少なく、それによ
って、引張りひずみを受け、それによって、伝導帯が、
二重帯中の電子移動度が３００Ｋで２０００ｃｍ2／Ｖ
ｓないし２５００ｃｍ2／Ｖｓの範囲である二重縮退伝
導帯および四重縮退伝導帯として分割される、第４のシ
リコン層またはＳｉ1-zＧｅz層と、第４の層上に形成さ
れた第５の誘電材料層と、第５の層上に形成されたゲー
ト電極と、第３および第４の層中のゲート電極の両側に
形成されたｎ領域とから成り、チャネル中の電子移動度
が高いｎ型チャネル電界効果トランジスタを提供する。
【００２０】
【実施例】次に、図面を参照すると、図１は、ＣＭＯＳ
インバータ９を形成するように相互接続された電界効果
トランジスタ１０および１１の平面図を示す。ＣＭＯＳ
インバータ９の詳細な概略回路を図５に示す。
インバータ９を形成するように相互接続された電界効果
トランジスタ１０および１１の平面図を示す。ＣＭＯＳ
インバータ９の詳細な概略回路を図５に示す。
【００２１】電界効果トランジスタ１０は、ｎ型材料の
ドレイン領域１２およびソース領域１４と、ゲート電極
１６とを有するｎ型電界効果トランジスタでよい。電界
効果トランジスタ１１は、ｐ型材料のドレイン領域１３
およびソース領域１５と、ゲート電極１７とを有するｐ
型電界効果トランジスタでよい。ゲート電極１６および
１７は、金属でも、ｐ型材料をドーピングしポリシリコ
ンでもよい。ゲート電極１６は上部表面１８を有し、ゲ
ート電極１７は上部表面１９を有する。電界効果トラン
ジスタ１０および１１は、たとえば、シリコンでも、ゲ
ルマニウムでも、シリコン・ゲルマニウムでも、それら
の合金でもよい半導体基板２０上に形成される。基板２
０は、上部領域が、注入された酸素（ＳＩＭＯＸ）によ
って分離される、ウェハでよい。基板２０は、図２に示
した基板２０の上部表面２１上に形成されたプレーナ・
ヘテロ構造２２を有する。プレーナ・ヘテロ構造２２
は、相互にエピタキシャルであり、あるいは仮像である
基本的にプレーナの複数の層２３から成る。ヘテロ構造
２２上の頂部層２４は、大気にさらされ、上部表面２５
を有する二酸化ケイ素などの誘電体でよい。
ドレイン領域１２およびソース領域１４と、ゲート電極
１６とを有するｎ型電界効果トランジスタでよい。電界
効果トランジスタ１１は、ｐ型材料のドレイン領域１３
およびソース領域１５と、ゲート電極１７とを有するｐ
型電界効果トランジスタでよい。ゲート電極１６および
１７は、金属でも、ｐ型材料をドーピングしポリシリコ
ンでもよい。ゲート電極１６は上部表面１８を有し、ゲ
ート電極１７は上部表面１９を有する。電界効果トラン
ジスタ１０および１１は、たとえば、シリコンでも、ゲ
ルマニウムでも、シリコン・ゲルマニウムでも、それら
の合金でもよい半導体基板２０上に形成される。基板２
０は、上部領域が、注入された酸素（ＳＩＭＯＸ）によ
って分離される、ウェハでよい。基板２０は、図２に示
した基板２０の上部表面２１上に形成されたプレーナ・
ヘテロ構造２２を有する。プレーナ・ヘテロ構造２２
は、相互にエピタキシャルであり、あるいは仮像である
基本的にプレーナの複数の層２３から成る。ヘテロ構造
２２上の頂部層２４は、大気にさらされ、上部表面２５
を有する二酸化ケイ素などの誘電体でよい。
【００２２】電界効果トランジスタ１０および１１を図
１に示したが、ｎ型またはｐ型の電界効果トランジスタ
６ないし９など多数のトランジスタをさらに基板２０上
に形成することができる。図２に詳細に示した複数の層
２３から成るプレーナ・ヘテロ構造２２は、すべての電
界効果トランジスタのゲート電極の下を延び、電界効果
トランジスタの間の領域にも存在する。すなわち、すべ
てのトランジスタに対して共通のプレーナ・ヘテロ構造
２２が使用される。選択されたトランジスタ間の絶縁
は、マスクを介した反応性イオン・エッチングなどによ
ってトレンチ２８を形成することなどにより、層２３の
導電性を遮断することによって得ることができる。正方
形または長方形の断面を有することができるトレンチ２
８には、トレンチ上またはトレンチを横切って相互接続
配線を通過させるために二酸化ケイ素などの誘電体２９
を充填することができる。
１に示したが、ｎ型またはｐ型の電界効果トランジスタ
６ないし９など多数のトランジスタをさらに基板２０上
に形成することができる。図２に詳細に示した複数の層
２３から成るプレーナ・ヘテロ構造２２は、すべての電
界効果トランジスタのゲート電極の下を延び、電界効果
トランジスタの間の領域にも存在する。すなわち、すべ
てのトランジスタに対して共通のプレーナ・ヘテロ構造
２２が使用される。選択されたトランジスタ間の絶縁
は、マスクを介した反応性イオン・エッチングなどによ
ってトレンチ２８を形成することなどにより、層２３の
導電性を遮断することによって得ることができる。正方
形または長方形の断面を有することができるトレンチ２
８には、トレンチ上またはトレンチを横切って相互接続
配線を通過させるために二酸化ケイ素などの誘電体２９
を充填することができる。
【００２３】図２は、図１の線２−２に沿った断面図で
ある。図１および２に示したように、基板２０は上部表
面２１を有し、上部表面上に、エピタキシャル関係の層
３４、３６、３８、３２、４０、３０、４２、および４
４から成るプレーナ・ヘテロ構造２２が形成されてい
る。プレーナ・ヘテロ構造２２上には、ゲート電極１６
および１７用のゲート酸化物として機能する層２４があ
り、ゲート電極間の領域にはより厚い電界酸化物を形成
し、あるいは付着させることができる。プレーナ・ヘテ
ロ構造２２では、ひずみを使用してデバイスの性能を向
上させる。プレーナ・ヘテロ構造２２の固有の特徴は、
層が基板全体にわたって平面の上部表面および下部表面
を有し、すなわち、ｐ型電界効果トランジスタ１１また
はＰＭＯＳデバイスと、ｎ型電界効果トランジスタ１１
またはＮＭＯＳデバイスにエッチングも選択的成長も必
要とされないことである。プレーナ・ヘテロ構造２２
は、標準サブミクロンＳｉ−ＣＭＯＳ処理に適合する媒
体を提供する。
ある。図１および２に示したように、基板２０は上部表
面２１を有し、上部表面上に、エピタキシャル関係の層
３４、３６、３８、３２、４０、３０、４２、および４
４から成るプレーナ・ヘテロ構造２２が形成されてい
る。プレーナ・ヘテロ構造２２上には、ゲート電極１６
および１７用のゲート酸化物として機能する層２４があ
り、ゲート電極間の領域にはより厚い電界酸化物を形成
し、あるいは付着させることができる。プレーナ・ヘテ
ロ構造２２では、ひずみを使用してデバイスの性能を向
上させる。プレーナ・ヘテロ構造２２の固有の特徴は、
層が基板全体にわたって平面の上部表面および下部表面
を有し、すなわち、ｐ型電界効果トランジスタ１１また
はＰＭＯＳデバイスと、ｎ型電界効果トランジスタ１１
またはＮＭＯＳデバイスにエッチングも選択的成長も必
要とされないことである。プレーナ・ヘテロ構造２２
は、標準サブミクロンＳｉ−ＣＭＯＳ処理に適合する媒
体を提供する。
【００２４】標準Ｓｉ−ＭＯＳ技法のようなドーピング
ではなく、プレーナ・ヘテロ構造２２の特定の層のひず
みを調整することによって、ｐ型電界効果トランジスタ
１０およびｎ型電界効果トランジスタ１１のしきい値電
圧を調整することができる。層中のひずみで達成させる
電圧調整に加えて、ドーピングによる次のしきい値電圧
調整も使用することができる。プレーナ・ヘテロ構造２
２では、０．３Ｖないし０．５Ｖの範囲の対称的なしき
い値電圧を同じプレーナ・ヘテロ構造設計で達成するこ
とができる。たとえば、ゲート電極１６によって示した
ようにＰ+ポリシリコン・ゲートを使用することによっ
て、ｎ型電界効果トランジスタ・ゲート電極１６とｐ型
電界効果トランジスタ・ゲート電極１７の両方を同時に
形成し、したがって、１リソグラフィ・ステップだけ節
約することができる。ｎ型電界効果トランジスタ１０お
よびｐ型電界効果トランジスタ１１のトランスコンダク
タンスも、ほぼ同じになるように設計することができ
る。ｎ型電界効果トランジスタおよびｐ型電界効果トラ
ンジスタのほぼ同じトランスコンダクタンスは、ｐ型チ
ャネルが、ｎ型チャネルに比べてゲート電極１６および
１７により近い層３０にあるプレーナ・ヘテロ構造２２
を使用して、層３０にあるｐ型チャネルでの正孔移動度
よりも高い、層３２にあるｎ型チャネルでの電子移動度
を補償することによって達成される。
ではなく、プレーナ・ヘテロ構造２２の特定の層のひず
みを調整することによって、ｐ型電界効果トランジスタ
１０およびｎ型電界効果トランジスタ１１のしきい値電
圧を調整することができる。層中のひずみで達成させる
電圧調整に加えて、ドーピングによる次のしきい値電圧
調整も使用することができる。プレーナ・ヘテロ構造２
２では、０．３Ｖないし０．５Ｖの範囲の対称的なしき
い値電圧を同じプレーナ・ヘテロ構造設計で達成するこ
とができる。たとえば、ゲート電極１６によって示した
ようにＰ+ポリシリコン・ゲートを使用することによっ
て、ｎ型電界効果トランジスタ・ゲート電極１６とｐ型
電界効果トランジスタ・ゲート電極１７の両方を同時に
形成し、したがって、１リソグラフィ・ステップだけ節
約することができる。ｎ型電界効果トランジスタ１０お
よびｐ型電界効果トランジスタ１１のトランスコンダク
タンスも、ほぼ同じになるように設計することができ
る。ｎ型電界効果トランジスタおよびｐ型電界効果トラ
ンジスタのほぼ同じトランスコンダクタンスは、ｐ型チ
ャネルが、ｎ型チャネルに比べてゲート電極１６および
１７により近い層３０にあるプレーナ・ヘテロ構造２２
を使用して、層３０にあるｐ型チャネルでの正孔移動度
よりも高い、層３２にあるｎ型チャネルでの電子移動度
を補償することによって達成される。
【００２５】図２を参照すると、まず、Ｇｅ組成が２０
％ないし５０％の範囲である緩和ＳｉＧｅバッファ層３
４を基板２０の上部表面２１上で成長させている。バッ
ファ層３４は最初、ドーピングなしで緩和状態にするこ
とができ、シリコンが７０％でゲルマニウムが３０％の
組成を有することができる。
％ないし５０％の範囲である緩和ＳｉＧｅバッファ層３
４を基板２０の上部表面２１上で成長させている。バッ
ファ層３４は最初、ドーピングなしで緩和状態にするこ
とができ、シリコンが７０％でゲルマニウムが３０％の
組成を有することができる。
【００２６】層３４を形成した後、層３４の頂部または
その近くに、厚さが１００ｎｍないし２００ｎｍの範囲
のｐ型領域２６を形成する。ｐ型領域２６の電気的に活
性のアクセプタの注入量は、続いて形成すべきｎ型デバ
イスならびに関連するドレイン領域１２およびソース領
域１４の下で１ｃｍ-2ないし２×１０12ｃｍ-2の範囲で
ある。領域２６はたとえば、イオン注入とそれに続くア
ニーリングによって形成することができる。領域２６
は、適当にパターン化されたマスクによって形成するこ
とができる。ｐ型領域２６は、ｎ型トランジスタのソー
ス接点とドレイン接点の間にある層３４または基板２０
を寄生電流が流れるのを妨げるように機能する。
その近くに、厚さが１００ｎｍないし２００ｎｍの範囲
のｐ型領域２６を形成する。ｐ型領域２６の電気的に活
性のアクセプタの注入量は、続いて形成すべきｎ型デバ
イスならびに関連するドレイン領域１２およびソース領
域１４の下で１ｃｍ-2ないし２×１０12ｃｍ-2の範囲で
ある。領域２６はたとえば、イオン注入とそれに続くア
ニーリングによって形成することができる。領域２６
は、適当にパターン化されたマスクによって形成するこ
とができる。ｐ型領域２６は、ｎ型トランジスタのソー
ス接点とドレイン接点の間にある層３４または基板２０
を寄生電流が流れるのを妨げるように機能する。
【００２７】さらに、層３４を形成した後、層３４の頂
部またはその近くに、厚さが１００ｎｍないし２００ｎ
ｍの範囲のｎ型領域２７を形成する。ｎ型領域２７の電
気的に活性のドナのドーズは、続いて形成すべきｐ型デ
バイスならびに関連するドレイン領域およびソース領域
の下で１ｃｍ-2ないし２×１０12ｃｍ-2の範囲である。
領域２７はたとえば、イオン注入とそれに続くアニーリ
ングによって形成することができる。領域２７は、適当
にパターン化されたマスクによって形成することができ
る。ｎ型領域２７は、ｐ型トランジスタのソース接点と
ドレイン接点の間にある層３４または基板２０を寄生電
流が流れるのを妨げるように機能する。
部またはその近くに、厚さが１００ｎｍないし２００ｎ
ｍの範囲のｎ型領域２７を形成する。ｎ型領域２７の電
気的に活性のドナのドーズは、続いて形成すべきｐ型デ
バイスならびに関連するドレイン領域およびソース領域
の下で１ｃｍ-2ないし２×１０12ｃｍ-2の範囲である。
領域２７はたとえば、イオン注入とそれに続くアニーリ
ングによって形成することができる。領域２７は、適当
にパターン化されたマスクによって形成することができ
る。ｎ型領域２７は、ｐ型トランジスタのソース接点と
ドレイン接点の間にある層３４または基板２０を寄生電
流が流れるのを妨げるように機能する。
【００２８】引張りひずみを受けるＳｉ層またはＳｉ
1-zＧｅz層３２での電子移動が好ましいものになるほど
価電子帯および導電帯を湾曲させるために、緩和層３４
の上部表面上でｎドープ緩和ＳｉＧｅ薄層３６を成長さ
せる。
1-zＧｅz層３２での電子移動が好ましいものになるほど
価電子帯および導電帯を湾曲させるために、緩和層３４
の上部表面上でｎドープ緩和ＳｉＧｅ薄層３６を成長さ
せる。
【００２９】電子および正孔が閉じ込められるのは、そ
れぞれの層での引張りひずみおよび圧縮ひずみの結果で
ある。層の上部表面および下部表面の平面における全体
的な格子定数は、図２では層３４である層の主要組成に
よって決定される。電子チャネル層３２は、Ｇｅ組成を
まったく持たないか、あるいはＧｅ組成が低く、引張り
ひずみを受けるが、正孔チャネル層３０は、Ｇｅ組成が
高く、圧縮ひずみを受ける。 ひずみは、純粋なＧｅ
が、Ｓｉの格子定数よりも約４％だけ大きな格子定数を
有するために発生する。
れぞれの層での引張りひずみおよび圧縮ひずみの結果で
ある。層の上部表面および下部表面の平面における全体
的な格子定数は、図２では層３４である層の主要組成に
よって決定される。電子チャネル層３２は、Ｇｅ組成を
まったく持たないか、あるいはＧｅ組成が低く、引張り
ひずみを受けるが、正孔チャネル層３０は、Ｇｅ組成が
高く、圧縮ひずみを受ける。 ひずみは、純粋なＧｅ
が、Ｓｉの格子定数よりも約４％だけ大きな格子定数を
有するために発生する。
【００３０】層３６中のドーパントをＳｉ層３２から分
離して層３２において高電子移動度を維持するために、
ｎドープ層３６上で薄い緩和非ドープＳｉＧｅ層３８を
成長させる。層３８は、０ｎｍないし４ｎｍの範囲の厚
さを有することができる。引張りひずみを受け、ｎ型電
界効果トランジスタ用のｎ型チャネルとして働くＳｉ層
またはＳｉ1-zＧｅz層３２を層３８上で成長させる。Ｓ
ｉ層またはＳｉ1-zＧｅz層３２上で薄い緩和ＳｉＧｅ層
４０を成長させる。層３８および４０は、ゲルマニウム
が２０％ないし５０％の範囲でよいシリコンとゲルマニ
ウムの同じ組成を有することができる。シリコン層また
はＳｉ1-zＧｅz層３２に引張りひずみを与え、ＳｉＧｅ
層３８および４０を緩和する。
離して層３２において高電子移動度を維持するために、
ｎドープ層３６上で薄い緩和非ドープＳｉＧｅ層３８を
成長させる。層３８は、０ｎｍないし４ｎｍの範囲の厚
さを有することができる。引張りひずみを受け、ｎ型電
界効果トランジスタ用のｎ型チャネルとして働くＳｉ層
またはＳｉ1-zＧｅz層３２を層３８上で成長させる。Ｓ
ｉ層またはＳｉ1-zＧｅz層３２上で薄い緩和ＳｉＧｅ層
４０を成長させる。層３８および４０は、ゲルマニウム
が２０％ないし５０％の範囲でよいシリコンとゲルマニ
ウムの同じ組成を有することができる。シリコン層また
はＳｉ1-zＧｅz層３２に引張りひずみを与え、ＳｉＧｅ
層３８および４０を緩和する。
【００３１】ｐ型電界効果トランジスタ用のｐ型チャネ
ルとして働く、圧縮ひずみを受けるＳｉＧｅ層３０を層
４０上で成長させる。層３０において、ゲルマニウムの
組成は、５０％ないし１００％の範囲であり、たとえ
ば、８０％でよい。
ルとして働く、圧縮ひずみを受けるＳｉＧｅ層３０を層
４０上で成長させる。層３０において、ゲルマニウムの
組成は、５０％ないし１００％の範囲であり、たとえ
ば、８０％でよい。
【００３２】代替実施例では、層３０は、層内で勾配を
付けられ、バッファ層３４により近い層の下部での約
０．７５Ｇｅから、層の上部での約０．５Ｇｅまで減少
する、ゲルマニウム含有量を有することができる。その
結果得られる層３０中の勾配付きひずみと勾配付き価電
子帯オフセットは、上部界面よりも平滑な底部界面のよ
り近くに正孔を位置決めする助けとなり、その結果、正
孔の移動度が向上する。
付けられ、バッファ層３４により近い層の下部での約
０．７５Ｇｅから、層の上部での約０．５Ｇｅまで減少
する、ゲルマニウム含有量を有することができる。その
結果得られる層３０中の勾配付きひずみと勾配付き価電
子帯オフセットは、上部界面よりも平滑な底部界面のよ
り近くに正孔を位置決めする助けとなり、その結果、正
孔の移動度が向上する。
【００３３】他の薄い緩和ＳｉＧｅ層４２を層３０上で
成長させる。層４２は、層４０と同じ組成を有すること
ができ、層３０との界面でひずみを与え、それによっ
て、価電子帯をジャンプさせ、その結果、正孔を層３０
に閉じ込めるように働く。層３０は圧縮ひずみを受け
る。シリコン・キャップ層４４自体の上部表面上または
上部表面中で良好な粘着力をもつゲート酸化物が成長す
るように、シリコン・キャップ層４４を層４２上で成長
させる。５ｎｍないし１０ｎｍの厚さの二酸化ケイ素層
２４をシリコン４４層上に形成する。二酸化ケイ素層２
４は、高圧熱酸化を使用して６００0Ｃないし７００0Ｃ
の温度で成長させることも、化学蒸着によって６５０0
Ｃよりも低い温度で付着させることもできる。Ｐ+ポリ
シリコン・ゲート１６を層２４上で成長させる。Ｐ+ポ
リシリコン・ゲート１６は、最初はブランケット層であ
ってよく、次いで、ゲートを形成するようにリソグラフ
ィによってパターン化することができる。ゲート１６
は、完全自己整列プロセスと０．１ミクロンないし０．
２５ミクロンのゲート長を使用し、窒化物側壁スペーサ
とケイ化物またはサリサイドの金属被膜を使用すること
によって、形成することができる。
成長させる。層４２は、層４０と同じ組成を有すること
ができ、層３０との界面でひずみを与え、それによっ
て、価電子帯をジャンプさせ、その結果、正孔を層３０
に閉じ込めるように働く。層３０は圧縮ひずみを受け
る。シリコン・キャップ層４４自体の上部表面上または
上部表面中で良好な粘着力をもつゲート酸化物が成長す
るように、シリコン・キャップ層４４を層４２上で成長
させる。５ｎｍないし１０ｎｍの厚さの二酸化ケイ素層
２４をシリコン４４層上に形成する。二酸化ケイ素層２
４は、高圧熱酸化を使用して６００0Ｃないし７００0Ｃ
の温度で成長させることも、化学蒸着によって６５０0
Ｃよりも低い温度で付着させることもできる。Ｐ+ポリ
シリコン・ゲート１６を層２４上で成長させる。Ｐ+ポ
リシリコン・ゲート１６は、最初はブランケット層であ
ってよく、次いで、ゲートを形成するようにリソグラフ
ィによってパターン化することができる。ゲート１６
は、完全自己整列プロセスと０．１ミクロンないし０．
２５ミクロンのゲート長を使用し、窒化物側壁スペーサ
とケイ化物またはサリサイドの金属被膜を使用すること
によって、形成することができる。
【００３４】層３０および３２は、３ｎｍないし７ｎｍ
の範囲の厚さを有することができる。層３０と層３２の
間の層４０は、０ｎｍないし５ｎｍの範囲の厚さを有す
ることができる。層３６、３８、４２は、３ｎｍないし
５ｎｍの範囲の厚さを有することができる。シリコン層
４４は、０．５ｎｍないし１．５ｎｍの範囲の厚さを有
することができる。層４４は、厚すぎる場合、ｎ型デバ
イス用の寄生電流チャネルとなる。層４６は、５ｎｍな
いし１０ｎｍの範囲でよい。
の範囲の厚さを有することができる。層３０と層３２の
間の層４０は、０ｎｍないし５ｎｍの範囲の厚さを有す
ることができる。層３６、３８、４２は、３ｎｍないし
５ｎｍの範囲の厚さを有することができる。シリコン層
４４は、０．５ｎｍないし１．５ｎｍの範囲の厚さを有
することができる。層４４は、厚すぎる場合、ｎ型デバ
イス用の寄生電流チャネルとなる。層４６は、５ｎｍな
いし１０ｎｍの範囲でよい。
【００３５】引張りひずみを受けるＳｉまたはＳｉ1-z
Ｇｅzを緩和ＳｉＧｅ層上に形成し、圧縮ひずみを受け
るＳｉＧｅ層を緩和ＳｉまたはＳｉＧｅ上に形成するこ
とができれば、Ｓｉ層またはＳｉ1-zＧｅz層３２とＳｉ
Ｇｅ層３０の両方の伝導帯および価電子帯を著しく変化
させることができる。Ｓｉ層またはＳｉ1-zＧｅz層３２
では、引張りひずみの下で、最初の六重縮退伝導帯が二
重伝導帯および四重伝導帯として分割される。（軽面内
質量をもつ）低エネルギ・レベルの二重伝導帯を移動す
る電子は、標準Ｓｉ・ｎ型チャネル電界効果トランジス
タ構造よりもずっと高い移動度を有する。低エネルギ・
レベルの二重伝導帯では、このより高い移動度は、３０
０Ｋで２０００ｃｍ2／Ｖｓないし２５００ｃｍ2／Ｖ
ｓ、７７Ｋで１００００ｃｍ2／Ｖｓないし１５０００
ｃｍ2／Ｖｓの範囲でよい。これに対して、従来型のｎ
型トランジスタは、３００Ｋで約６００ｃｍ2／Ｖｓ、
７７Ｋで約１５００ｃｍ2／Ｖｓの移動度を有する。電
子移動特性の詳細な議論は、引用によって本明細書に合
体した「Electron transport properties of Si/SiGe h
eterostructure: measurements and device implicatio
ns」（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６３（５）２、
１９９３年８月、ｐｐ６６０ないし６６２）と題する刊
行物に記載されている。
Ｇｅzを緩和ＳｉＧｅ層上に形成し、圧縮ひずみを受け
るＳｉＧｅ層を緩和ＳｉまたはＳｉＧｅ上に形成するこ
とができれば、Ｓｉ層またはＳｉ1-zＧｅz層３２とＳｉ
Ｇｅ層３０の両方の伝導帯および価電子帯を著しく変化
させることができる。Ｓｉ層またはＳｉ1-zＧｅz層３２
では、引張りひずみの下で、最初の六重縮退伝導帯が二
重伝導帯および四重伝導帯として分割される。（軽面内
質量をもつ）低エネルギ・レベルの二重伝導帯を移動す
る電子は、標準Ｓｉ・ｎ型チャネル電界効果トランジス
タ構造よりもずっと高い移動度を有する。低エネルギ・
レベルの二重伝導帯では、このより高い移動度は、３０
０Ｋで２０００ｃｍ2／Ｖｓないし２５００ｃｍ2／Ｖ
ｓ、７７Ｋで１００００ｃｍ2／Ｖｓないし１５０００
ｃｍ2／Ｖｓの範囲でよい。これに対して、従来型のｎ
型トランジスタは、３００Ｋで約６００ｃｍ2／Ｖｓ、
７７Ｋで約１５００ｃｍ2／Ｖｓの移動度を有する。電
子移動特性の詳細な議論は、引用によって本明細書に合
体した「Electron transport properties of Si/SiGe h
eterostructure: measurements and device implicatio
ns」（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６３（５）２、
１９９３年８月、ｐｐ６６０ないし６６２）と題する刊
行物に記載されている。
【００３６】圧縮ひずみを受けるＳｉＧｅ層３０の価電
子帯を重正孔帯および軽正孔帯として分割する。したが
って、特に高Ｇｅ含有量のＳｉＧｅ、または場合によっ
ては純粋なＧｅ中のチャネルに沿った正孔の運動に関す
る、軽質量をもつ上部価電子帯中の正孔移動は Ｓｉ・
ｐ型電界効果トランジスタよりも１桁高くなる可能性が
ある正孔移動度を得る。占有された正孔帯中の正孔移動
度は、３００Ｋでは６００ｃｍ2／Ｖｓないし１１００
ｃｍ2／Ｖｓの範囲であり、７７Ｋでは２０００ｃｍ2／
Ｖｓないし５０００ｃｍ2／Ｖｓの範囲である。これら
の範囲は、厚さ４ｎｍである、シリコンが７０％でゲル
マニウムが３０％の組成の場合の層３０で測定したもの
である。測定された移動度は、Ｓｉ・ｐ型電界効果トラ
ンジスタの場合よりも係数が５だけ高い。
子帯を重正孔帯および軽正孔帯として分割する。したが
って、特に高Ｇｅ含有量のＳｉＧｅ、または場合によっ
ては純粋なＧｅ中のチャネルに沿った正孔の運動に関す
る、軽質量をもつ上部価電子帯中の正孔移動は Ｓｉ・
ｐ型電界効果トランジスタよりも１桁高くなる可能性が
ある正孔移動度を得る。占有された正孔帯中の正孔移動
度は、３００Ｋでは６００ｃｍ2／Ｖｓないし１１００
ｃｍ2／Ｖｓの範囲であり、７７Ｋでは２０００ｃｍ2／
Ｖｓないし５０００ｃｍ2／Ｖｓの範囲である。これら
の範囲は、厚さ４ｎｍである、シリコンが７０％でゲル
マニウムが３０％の組成の場合の層３０で測定したもの
である。測定された移動度は、Ｓｉ・ｐ型電界効果トラ
ンジスタの場合よりも係数が５だけ高い。
【００３７】図３は、層３２の伝導帯の底部での電子の
エネルギーを、正のゲート電圧Ｖgをもつゲート電極１
６に対する距離の関数として示すグラフである。図３で
は、縦座標は、伝導帯の底部での単一の電子のエネルギ
ーを表し、横座標は、図２に示したゲート電極１６の下
の垂直方向の距離を表す。単一の電子のエネルギーは、
曲線５６によって示されている。基準線５８は、層３２
中のフェルミ・エネルギーを表す。図３に示すように、
曲線部６０は、層３２中の電子のエネルギーがフェルミ
・エネルギーよりも低く、したがって、伝導層３２中に
電子が存在することを示している。曲線部６２は、層３
６中のｎ型ドーピングによる伝導帯の湾曲を示す。曲線
６２は、ｐ型領域２６を反映するように調整されてはい
ない。曲線部６４は、酸化物層２４の下にある頂部シリ
コン・キャップ層である層４４中の電子のエネルギーを
示す。層４４は、曲線部６０によって示された電子エネ
ルギーを有する層３２の電子移動度よりも低い電子移動
度を有する。電流が、層３２によって形成されたｎ型チ
ャネルに平行な寄生チャネルである層４４を流れるのを
防ぐために、層３２中の電子の電子エネルギーは、層４
４中の電子のエネルギーよりも低くするべきである。
エネルギーを、正のゲート電圧Ｖgをもつゲート電極１
６に対する距離の関数として示すグラフである。図３で
は、縦座標は、伝導帯の底部での単一の電子のエネルギ
ーを表し、横座標は、図２に示したゲート電極１６の下
の垂直方向の距離を表す。単一の電子のエネルギーは、
曲線５６によって示されている。基準線５８は、層３２
中のフェルミ・エネルギーを表す。図３に示すように、
曲線部６０は、層３２中の電子のエネルギーがフェルミ
・エネルギーよりも低く、したがって、伝導層３２中に
電子が存在することを示している。曲線部６２は、層３
６中のｎ型ドーピングによる伝導帯の湾曲を示す。曲線
６２は、ｐ型領域２６を反映するように調整されてはい
ない。曲線部６４は、酸化物層２４の下にある頂部シリ
コン・キャップ層である層４４中の電子のエネルギーを
示す。層４４は、曲線部６０によって示された電子エネ
ルギーを有する層３２の電子移動度よりも低い電子移動
度を有する。電流が、層３２によって形成されたｎ型チ
ャネルに平行な寄生チャネルである層４４を流れるのを
防ぐために、層３２中の電子の電子エネルギーは、層４
４中の電子のエネルギーよりも低くするべきである。
【００３８】図４は、層３０の価電子帯の頂部での電子
のエネルギーを、ゲート・バイアスＶgが負であるゲー
ト電極１６の下の図２に示した垂直方向の距離の関数と
して示すグラフである。図４では、縦座標は、伝導帯の
頂部での単一の電子のエネルギーを表し、横座標は、ゲ
ート電極１６に対する垂直方向の距離を表す。伝導帯の
頂部での電子のエネルギーは、曲線７０によって示され
ている。曲線７０は、ｐ型領域２６を反映するように調
整されてはいない。基準線７２は、価電子帯中のフェル
ミ・エネルギーＥFを表す。曲線部７４は、基準線７２
によって示されたフェルミ・エネルギーよりも大きく、
したがって、正孔を伝導させる、層３０中の値電子帯の
頂部での電子エネルギーに対応する。
のエネルギーを、ゲート・バイアスＶgが負であるゲー
ト電極１６の下の図２に示した垂直方向の距離の関数と
して示すグラフである。図４では、縦座標は、伝導帯の
頂部での単一の電子のエネルギーを表し、横座標は、ゲ
ート電極１６に対する垂直方向の距離を表す。伝導帯の
頂部での電子のエネルギーは、曲線７０によって示され
ている。曲線７０は、ｐ型領域２６を反映するように調
整されてはいない。基準線７２は、価電子帯中のフェル
ミ・エネルギーＥFを表す。曲線部７４は、基準線７２
によって示されたフェルミ・エネルギーよりも大きく、
したがって、正孔を伝導させる、層３０中の値電子帯の
頂部での電子エネルギーに対応する。
【００３９】図３および図４によれば、正のゲート電圧
の場合、ドープ層３６から供給される電子が、層３２で
伝導する。ゲート電子１６が負の電圧Ｖgを有する場
合、層３０で正孔が伝導する。したがって、ドレイン領
域およびソース領域がすべての層３０、３２、３４、３
６、３８、４０、４２、４４を相互接続する場合、ゲー
ト電極１６のそれぞれの側にｐ型またはｎ型のドレイン
領域およびソース領域を形成することによって、ｎ型電
界効果トランジスタまたはｐ型電界効果トランジスタを
形成することができる。図２を参照すると、層３２中の
電子移動および層３０中の正孔移動がシリコン層４４お
よび層２４から、すなわち、二酸化ケイ素界面で、空間
的に除去されることによって、信頼性が高まり、すなわ
ち、二酸化ケイ素層２４へのキャリア注入が低減され、
高キャリア密度での移動度が高まる利点がもたらされ
る。Ｓｉ／ＳｉＯ2界面４７の場合、電子の移動度が、
界面を横切る垂直電界の関数として低下することが分か
っている。しかし、提案した構造では、電子の移動度が
電子の関数として増加し、正孔の移動度がゲート・バイ
アス範囲Ｖg全体にわたってほぼ一定のままであると予
想される。プレーナ・ヘテロ構造２２の固有の特徴は、
格子の不一致によるひずみを使用する層シーケンスによ
って、ｐ型電界効果トランジスタおよびｎ型電界効果ト
ランジスタのしきい値電圧の調整と、ｎ型電界効果トラ
ンジスタおよびｐ型電界効果トランジスタの高電子移動
度および高正孔移動度の調整が可能になることである。
キャップ・シリコン層４４により、熱酸化によって、ゲ
ート酸化物、または層４４にうまく接着する化学蒸着
（ＣＶＤ）酸化物を形成することができる。プレーナ・
ヘテロ構造２２では、ゲート電極１６上の電圧からの垂
直電界の関数として移動度が低下することはない。なぜ
なら、電子が層３２で移動し、正孔が層３０で移動する
からである。単一のｐ+ポリシリコン・ゲートをｐ型電
界効果トランジスタとｎ型電界効果トランジスタの両方
に使用することができ、かつ付着させて同時にパターン
化することができる。
の場合、ドープ層３６から供給される電子が、層３２で
伝導する。ゲート電子１６が負の電圧Ｖgを有する場
合、層３０で正孔が伝導する。したがって、ドレイン領
域およびソース領域がすべての層３０、３２、３４、３
６、３８、４０、４２、４４を相互接続する場合、ゲー
ト電極１６のそれぞれの側にｐ型またはｎ型のドレイン
領域およびソース領域を形成することによって、ｎ型電
界効果トランジスタまたはｐ型電界効果トランジスタを
形成することができる。図２を参照すると、層３２中の
電子移動および層３０中の正孔移動がシリコン層４４お
よび層２４から、すなわち、二酸化ケイ素界面で、空間
的に除去されることによって、信頼性が高まり、すなわ
ち、二酸化ケイ素層２４へのキャリア注入が低減され、
高キャリア密度での移動度が高まる利点がもたらされ
る。Ｓｉ／ＳｉＯ2界面４７の場合、電子の移動度が、
界面を横切る垂直電界の関数として低下することが分か
っている。しかし、提案した構造では、電子の移動度が
電子の関数として増加し、正孔の移動度がゲート・バイ
アス範囲Ｖg全体にわたってほぼ一定のままであると予
想される。プレーナ・ヘテロ構造２２の固有の特徴は、
格子の不一致によるひずみを使用する層シーケンスによ
って、ｐ型電界効果トランジスタおよびｎ型電界効果ト
ランジスタのしきい値電圧の調整と、ｎ型電界効果トラ
ンジスタおよびｐ型電界効果トランジスタの高電子移動
度および高正孔移動度の調整が可能になることである。
キャップ・シリコン層４４により、熱酸化によって、ゲ
ート酸化物、または層４４にうまく接着する化学蒸着
（ＣＶＤ）酸化物を形成することができる。プレーナ・
ヘテロ構造２２では、ゲート電極１６上の電圧からの垂
直電界の関数として移動度が低下することはない。なぜ
なら、電子が層３２で移動し、正孔が層３０で移動する
からである。単一のｐ+ポリシリコン・ゲートをｐ型電
界効果トランジスタとｎ型電界効果トランジスタの両方
に使用することができ、かつ付着させて同時にパターン
化することができる。
【００４０】プレーナ・ヘテロ構造２２は、ひずませた
Ｓｉ／ＳｉＧｅヘテロ構造に基づいて高性能ＣＭＯＳデ
バイスを製作する際に使用することができる。プレーナ
・ヘテロ構造２２は、高周波数および低電力消費量で動
作するＵＬＳＩ論理チップで使用することができる。周
波数が高くなるのは、チャネル、すなわち、層３０およ
び３２における電子および正孔の移動度が高いことと、
平均キャリア速度が高いことの結果である。電力消費量
が低くなるのは、キャリア速度を飽和させるのに必要な
横電界が低いからである。
Ｓｉ／ＳｉＧｅヘテロ構造に基づいて高性能ＣＭＯＳデ
バイスを製作する際に使用することができる。プレーナ
・ヘテロ構造２２は、高周波数および低電力消費量で動
作するＵＬＳＩ論理チップで使用することができる。周
波数が高くなるのは、チャネル、すなわち、層３０およ
び３２における電子および正孔の移動度が高いことと、
平均キャリア速度が高いことの結果である。電力消費量
が低くなるのは、キャリア速度を飽和させるのに必要な
横電界が低いからである。
【００４１】ｎ型電界効果トランジスタとｐ型電界効果
トランジスタの間の絶縁は、デバイス間のトレンチング
によって達成することができる。トレンチングは、反応
性イオン・エッチング（ＲＩＥ）によって行うことがで
きる。典型的な実施例では、イオン注入によって成長さ
せたソース・インプラントおよびドレイン・インプラン
トがゲート電極のエッジに達するように、ｐ型電界効果
トランジスタおよびｎ型電界効果トランジスタが、ゲー
ト電極に対して自己整列する。ＣＭＯＳ回路と同様に、
基本ブロックは、一方のデバイスのドレインが他方のデ
バイスのソースに接続され、両方のゲートが相互に接続
された、簡単なインバータとなる。他の論理ゲートは、
ＮＡＮＤ、ＮＯＲ、フリップ・フロップなどに構成する
ことができる。
トランジスタの間の絶縁は、デバイス間のトレンチング
によって達成することができる。トレンチングは、反応
性イオン・エッチング（ＲＩＥ）によって行うことがで
きる。典型的な実施例では、イオン注入によって成長さ
せたソース・インプラントおよびドレイン・インプラン
トがゲート電極のエッジに達するように、ｐ型電界効果
トランジスタおよびｎ型電界効果トランジスタが、ゲー
ト電極に対して自己整列する。ＣＭＯＳ回路と同様に、
基本ブロックは、一方のデバイスのドレインが他方のデ
バイスのソースに接続され、両方のゲートが相互に接続
された、簡単なインバータとなる。他の論理ゲートは、
ＮＡＮＤ、ＮＯＲ、フリップ・フロップなどに構成する
ことができる。
【００４２】図５を参照すると、ＣＭＯＳインバータ９
の概略回路が示されている。ゲート電極１６および１７
は、インバータ９に入力を提供するためにリード線７７
を介して相互に結合されている。電界効果トランジスタ
１０および１１のドレイン領域１２および１３はそれぞ
れ、出力を提供するためにリード線７８を介して相互に
結合されている。トランジスタ１１のソースは、電圧Ｖ
DDを供給するためにリード線７９を介して結合されてい
る。トランジスタ１０のソースは、電位または他の電源
を接地させるためにリード線８０を介して結合されてい
る。トランジスタ１０は、層３２に形成されたｎ型チャ
ネルを有し、トランジスタ１１は、層３０に形成された
ｐ型チャネルを有する。
の概略回路が示されている。ゲート電極１６および１７
は、インバータ９に入力を提供するためにリード線７７
を介して相互に結合されている。電界効果トランジスタ
１０および１１のドレイン領域１２および１３はそれぞ
れ、出力を提供するためにリード線７８を介して相互に
結合されている。トランジスタ１１のソースは、電圧Ｖ
DDを供給するためにリード線７９を介して結合されてい
る。トランジスタ１０のソースは、電位または他の電源
を接地させるためにリード線８０を介して結合されてい
る。トランジスタ１０は、層３２に形成されたｎ型チャ
ネルを有し、トランジスタ１１は、層３０に形成された
ｐ型チャネルを有する。
【００４３】図６は、電界効果トランジスタ８２を示す
本発明の第２の実施例の平面図である。電界効果トラン
ジスタ８２は、ゲート電極８３と、ドレイン電極８４
と、ソース電極８５とを有する。電界効果トランジスタ
８２は、図７に詳細に示したプレーナ・ヘテロ構造８８
として形成されている。図７は、図６の線７−７に沿っ
た断面図である。図７においては、図１および図２に対
応する構造および機能に同様な参照符号が使用してあ
る。図７は、複数のｎ型チャネル電界効果トランジスタ
を形成するのに使用される、複数の層８９の断面図を示
す。ここでは、図を簡単にするために、１個の電界効果
トランジスタ８２しか示していない。
本発明の第２の実施例の平面図である。電界効果トラン
ジスタ８２は、ゲート電極８３と、ドレイン電極８４
と、ソース電極８５とを有する。電界効果トランジスタ
８２は、図７に詳細に示したプレーナ・ヘテロ構造８８
として形成されている。図７は、図６の線７−７に沿っ
た断面図である。図７においては、図１および図２に対
応する構造および機能に同様な参照符号が使用してあ
る。図７は、複数のｎ型チャネル電界効果トランジスタ
を形成するのに使用される、複数の層８９の断面図を示
す。ここでは、図を簡単にするために、１個の電界効果
トランジスタ８２しか示していない。
【００４４】図７は、層３２へのイオン注入によって、
形成され、たとえば、ゲートに整列する、ｎ型のドレイ
ン領域９１とソース領域９２とを有するｎ型電界効果ト
ランジスタ８２を示す。半導体基板２０は、その上部表
面２１上にエピタキシャル形成された第１の緩和Ｓｉ
1-xＧｅx層３４を有する。ここで、ｘは０．２０ないし
０．５の範囲である。第２のｎドープＳｉ1-xＧｅx層３
６は、層３４上にエピタキシャル形成されている。層３
６を形成する前に、将来のドレイン領域９１およびソー
ス領域９２の下にｐ型領域２６を形成し、層３４または
基板２０を介してドレイン領域９１からソース領域９２
へ、あるいはその逆に、寄生電流が流れるのを防ぐこと
ができる。第３の非ドープＳｉ1-xＧｅx層３８は、層３
６上にエピタキシャル形成されている。第４のシリコン
層、またはＧｅ分率ｚがｘよりも小さなＳｉ1-zＧｅz層
３２は、第３の層３８上にエピタキシャル形成され、そ
れによって、第４の層３２が引張りひずみを受け、それ
によって、伝導帯が二重縮退伝導帯および四重縮退伝導
帯として分割される。ここで、二重帯の電子移動度は、
３００Ｋで２０００ｃｍ2／Ｖｓないし２５００ｃｍ2／
Ｖｓの範囲である。二酸化ケイ素など、第５の誘電材料
層２４は、第４の層３２の上部表面上４８に形成されて
いる。ゲート電極８３は、第５の層２４上に形成されて
いる。ｎ型領域９１および９２は、図７に示したように
層３２中のゲート電極８２の両側に形成されている。層
４４など薄いシリコン層を層３２と層２４の間に介在さ
せて層２４とのより良好な界面を提供することができ
る。
形成され、たとえば、ゲートに整列する、ｎ型のドレイ
ン領域９１とソース領域９２とを有するｎ型電界効果ト
ランジスタ８２を示す。半導体基板２０は、その上部表
面２１上にエピタキシャル形成された第１の緩和Ｓｉ
1-xＧｅx層３４を有する。ここで、ｘは０．２０ないし
０．５の範囲である。第２のｎドープＳｉ1-xＧｅx層３
６は、層３４上にエピタキシャル形成されている。層３
６を形成する前に、将来のドレイン領域９１およびソー
ス領域９２の下にｐ型領域２６を形成し、層３４または
基板２０を介してドレイン領域９１からソース領域９２
へ、あるいはその逆に、寄生電流が流れるのを防ぐこと
ができる。第３の非ドープＳｉ1-xＧｅx層３８は、層３
６上にエピタキシャル形成されている。第４のシリコン
層、またはＧｅ分率ｚがｘよりも小さなＳｉ1-zＧｅz層
３２は、第３の層３８上にエピタキシャル形成され、そ
れによって、第４の層３２が引張りひずみを受け、それ
によって、伝導帯が二重縮退伝導帯および四重縮退伝導
帯として分割される。ここで、二重帯の電子移動度は、
３００Ｋで２０００ｃｍ2／Ｖｓないし２５００ｃｍ2／
Ｖｓの範囲である。二酸化ケイ素など、第５の誘電材料
層２４は、第４の層３２の上部表面上４８に形成されて
いる。ゲート電極８３は、第５の層２４上に形成されて
いる。ｎ型領域９１および９２は、図７に示したように
層３２中のゲート電極８２の両側に形成されている。層
４４など薄いシリコン層を層３２と層２４の間に介在さ
せて層２４とのより良好な界面を提供することができ
る。
【００４５】図８は、第３の実施例を示す図６の線７−
７に沿った断面図である。図８においては、図１、図
２、および図６の装置に対応する構造および機能に同様
な参照符号が使用されている。電界効果トランジスタ９
６は、ゲート電極９７と、ドレイン電極９８と、ソース
電極９９とを有するｐ型のものである。ドレイン電極９
８は、ｐ型であるドレイン電極１０５に電気接触し、ソ
ース電極９９は、ｐ型であるソース領域１０６に電気接
触する。ドレイン領域１０５およびソース領域１０６
は、層４４を介して層３０内へ延びる。ドレイン領域１
０５およびソース領域１０６は、ゲートに整列し、イオ
ン注入によって形成することができる。電界効果トラン
ジスタ９６は、チャネル１００におけるソース電極１０
６とドレイン電極１０５の間の正孔移動度が高い。
７に沿った断面図である。図８においては、図１、図
２、および図６の装置に対応する構造および機能に同様
な参照符号が使用されている。電界効果トランジスタ９
６は、ゲート電極９７と、ドレイン電極９８と、ソース
電極９９とを有するｐ型のものである。ドレイン電極９
８は、ｐ型であるドレイン電極１０５に電気接触し、ソ
ース電極９９は、ｐ型であるソース領域１０６に電気接
触する。ドレイン領域１０５およびソース領域１０６
は、層４４を介して層３０内へ延びる。ドレイン領域１
０５およびソース領域１０６は、ゲートに整列し、イオ
ン注入によって形成することができる。電界効果トラン
ジスタ９６は、チャネル１００におけるソース電極１０
６とドレイン電極１０５の間の正孔移動度が高い。
【００４６】電界効果トランジスタ９６は、複数の層１
０３を備えるプレーナ・ヘテロ構造１０２で形成されて
いる。電界効果トランジスタ９６は、半導体基板２０
と、基板２０上にエピタキシャル形成された第１の緩和
Ｓｉ1-xＧｅx層３４とを備えている。ここで、ｘは０．
２０ないし０．５の範囲である。第２のＳｉ1-yＧｅy層
３０は、第１の層３４上にエピタキシャル形成されてい
る。ここで、Ｇｅ分率ｙは０．５ないし１の範囲であ
り、ｙ−ｘは０．２よりも大きく、それによって、第２
の層３０は、圧縮ひずみを受け、その結果、正孔が第２
の層に閉じ込められる。第３のシリコン層４４は、第２
の層３０上にエピタキシャル形成されている。二酸化ケ
イ素など、第４の誘電材料層２４は、第３の層４４上に
形成されている。ゲート電極９７は、第４の層２４上に
形成されている。ドレイン領域１０５およびソース領域
１０６は、第２の層３０および第３の層４４中のゲート
電極９７の両側に形成されている。ドレイン領域１０５
およびソース領域１０６の下の層３４中に層３４の上部
表面からｎ型領域２７を形成して、層３４または基板２
０中のドレイン領域１０５とソース領域１０６の間に寄
生電流が流れるのを防ぐことができる。ｎ型領域２７
は、層３４を形成した後に、マスクを介した拡散または
イオン注入によって形成することができる。
０３を備えるプレーナ・ヘテロ構造１０２で形成されて
いる。電界効果トランジスタ９６は、半導体基板２０
と、基板２０上にエピタキシャル形成された第１の緩和
Ｓｉ1-xＧｅx層３４とを備えている。ここで、ｘは０．
２０ないし０．５の範囲である。第２のＳｉ1-yＧｅy層
３０は、第１の層３４上にエピタキシャル形成されてい
る。ここで、Ｇｅ分率ｙは０．５ないし１の範囲であ
り、ｙ−ｘは０．２よりも大きく、それによって、第２
の層３０は、圧縮ひずみを受け、その結果、正孔が第２
の層に閉じ込められる。第３のシリコン層４４は、第２
の層３０上にエピタキシャル形成されている。二酸化ケ
イ素など、第４の誘電材料層２４は、第３の層４４上に
形成されている。ゲート電極９７は、第４の層２４上に
形成されている。ドレイン領域１０５およびソース領域
１０６は、第２の層３０および第３の層４４中のゲート
電極９７の両側に形成されている。ドレイン領域１０５
およびソース領域１０６の下の層３４中に層３４の上部
表面からｎ型領域２７を形成して、層３４または基板２
０中のドレイン領域１０５とソース領域１０６の間に寄
生電流が流れるのを防ぐことができる。ｎ型領域２７
は、層３４を形成した後に、マスクを介した拡散または
イオン注入によって形成することができる。
【００４７】ｐ型電界効果トランジスタおよびｎ型電界
効果トランジスタ用の方法、ならびにｐ型電界効果トラ
ンジスタおよびｎ型電界効果トランジスタ用のひずませ
たＳｉ層およびＳｉ／Ｇｅ層を含むプレーナ・ヘテロ構
造を例示したが、当業者には、添付の特許請求の範囲に
よってのみ制限される本発明の広い範囲から逸脱せずに
修正および変形が可能であることが明らかになろう。
効果トランジスタ用の方法、ならびにｐ型電界効果トラ
ンジスタおよびｎ型電界効果トランジスタ用のひずませ
たＳｉ層およびＳｉ／Ｇｅ層を含むプレーナ・ヘテロ構
造を例示したが、当業者には、添付の特許請求の範囲に
よってのみ制限される本発明の広い範囲から逸脱せずに
修正および変形が可能であることが明らかになろう。
【００４８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４９】（１）ｎ型電界効果トランジスタとｐ型電
界効果トランジスタの両方用の層構造において、半導体
基板と、Ｇｅ分率ｘが０．２０ないし０．５の範囲であ
る、前記基板上にエピタキシャル形成された第１の緩和
Ｓｉ1-xＧｅx層と、前記第１の層上にエピタキシャル形
成された第２のｎドープＳｉ1-xＧｅx層と、前記第２の
層上にエピタキシャル形成された第３の非ドープＳｉ
1-xＧｅx層と、シリコンと、ゲルマニウムと、シリコン
・ゲルマニウムと、それらの合金とから成る群から選択
された組成を有し、前記第３の層上にエピタキシャル形
成され、引張りひずみを受ける、第４の層と、前記第４
の層上にエピタキシャル形成された第５の緩和Ｓｉ1-x
Ｇｅx層と、Ｇｅ分率ｙが０．５ないし１．０の範囲で
あり、ｙ−ｘが０．２よりも大きく、それによって、圧
縮ひずみを受ける、第６のＳｉ1-yＧｅy層と、前記第６
の層上にエピタキシャル形成された第７の緩和Ｓｉ1-x
Ｇｅx層と、前記第７の層上にエピタキシャル形成され
た第８のシリコン層と、前記第８の層上に形成された第
９の誘電材料層とから成る層構造。 （２）さらに、ゲート電極を形成するために、前記第９
の誘電材料層上に形成され、リソグラフィによってパタ
ーン化された、第１０のポリシリコン層を含むことを特
徴とする上記（１）に記載の層構造。 （３）さらに、ｐ型電界効果トランジスタを形成するた
めに、少なくとも１つのゲート電極の両側に前記第６の
層から前記第８の層に至るｐ型領域を含むことを特徴と
する上記（２）に記載の層構造。 （４）さらに、少なくとも前記第２の層に位置するｐ型
のソース領域およびドレイン領域を含むことを特徴とす
る上記（２）に記載の層構造。 （５）さらに、ｎ型電界効果トランジスタを形成するた
めに、少なくとも１つのゲート電極の両側に前記第４の
層から前記第８の層に至るｎ型領域を含むことを特徴と
する上記（２）に記載の層構造。 （６）さらに、少なくとも前記第４の層に位置するｎ型
のソース領域およびドレイン領域を含むことを特徴とす
る上記（２）に記載の層構造。 （７）さらに、ｎ型電界効果トランジスタを形成するた
めに、少なくとも１つのゲート電極の両側に前記第４の
層から前記第８の層に至るｎ型領域を含むことを特徴と
する上記（３）に記載の層構造。 （８）さらに、ＣＭＯＳ論理回路を形成するために、前
記ゲート電極、前記ｐ型領域、および前記ｎ型領域を相
互接続する手段を含むことを特徴とする上記（７）に記
載の層構造。 （９）電子キャリア・チャネルおよび正孔キャリア・チ
ャネルを形成するプレーナ半導体構造において、単結晶
基板と、シリコンと、ゲルマニウムと、シリコン・ゲル
マニウムと、それらの合金とから成る群から選択された
組成を有する、前記基板上に形成された複数の半導体材
料層と、引張りひずみを受け、それによって、伝導帯を
フェルミ準位よりも低いものにする、前記層のうちの少
なくとも第１の層と、圧縮ひずみを受け、それによっ
て、価電子帯をフェルミ準位よりも高いものにする、前
記層のうちの少なくとも第２の層と、電流を前記層のう
ちの前記第１の層を通過させるため、前記層のうちの少
なくとも前記第１の層に位置する複数のｎ型領域と、電
流を前記層のうちの前記第２の層を通過させるため、前
記層のうちの少なくとも前記第２の層に位置する複数の
ｐ型領域とを備えることを特徴とするプレーナ半導体構
造。 （１０）ソース領域とドレイン領域とを有し、チャネル
中の電子移動度が高い、電界効果トランジスタにおい
て、半導体基板と、Ｇｅ分率ｘが０．２０ないし０．５
の範囲である、前記基板上にエピタキシャル形成された
第１の緩和Ｓｉ1-xＧｅx層と、前記第１の層上にエピタ
キシャル形成された第２のｎドープＳｉ1-xＧｅx層と、
前記第２の層上にエピタキシャル形成された第３の非ド
ープＳｉ1-xＧｅx層と、シリコンと、ゲルマニウムと、
シリコン・ゲルマニウムと、それらの合金とから成る群
から選択された組成を有し、前記第３の層上にエピタキ
シャル形成され、引張りひずみを受け、二重帯の電子移
動度が３００Ｋで２０００ｃｍ2／Ｖｓないし２５００
ｃｍ2／Ｖｓの範囲である、二重縮退伝導帯および四重
縮退伝導帯として、伝導帯を分割する、第４の層と、少
なくとも前記第４の層に位置する前記ソース領域および
前記ドレイン領域と、前記第４の層上に形成された第５
の誘電材料層と、前記第５の層上に形成されたゲート電
極とを備えることを特徴とする電界効果トランジスタ。 （１１）ソース領域とドレイン領域とを有し、チャネル
中の電子移動度が高い、電界効果トランジスタにおい
て、半導体基板と、Ｇｅ分率ｘが０．２０ないし０．５
の範囲である、前記基板上にエピタキシャル形成された
第１の緩和Ｓｉ1-xＧｅx層と、Ｇｅ分率ｙが０．５ない
し１．０の範囲であり、ｙ−ｘが０．２よりも大きく、
圧縮ひずみを受け、その結果、正孔が閉じ込められる、
前記第１の層上にエピタキシャル形成された第２のＳｉ
1-yＧｅy層と、少なくとも前記第２の層に位置する前記
ソース領域および前記ドレイン領域と、前記第２の層上
にエピタキシャル形成された第３のシリコン層と、前記
第３の層上に形成された第４の誘電材料層と、前記第４
の層上に形成されたゲート電極とを備えることを特徴と
する電界効果トランジスタ。 （１２）さらに、Ｇｅ分率ｚが０．２０ないし０．５の
範囲である、前記第２の層と前記第３の層の間にエピタ
キシャル形成された第５のＳｉ1-zＧｅz層を含むことを
特徴とする上記（１）に記載の電界効果トランジスタ。 （１３）ｎ型電界効果トランジスタとｐ型電界効果トラ
ンジスタを共に備える層構造を形成する方法において、
半導体基板を選択するステップと、Ｇｅ分率ｘが０．２
０ないし０．５の範囲である、第１の緩和Ｓｉ1-xＧｅx
層を前記基板上にエピタキシャル形成するステップと、
第２のｎドープＳｉ1-xＧｅx層を前記第１の層上にエピ
タキシャル形成するステップと、第３の非ドープＳｉ
1-xＧｅx層を前記第２の層上にエピタキシャル形成する
ステップと、シリコンと、ゲルマニウムと、シリコン・
ゲルマニウムと、それらの合金とから成る群から選択さ
れた組成を有し、前記第３の層上にエピタキシャル形成
され引張りひずみを受ける、第４の層を形成するステッ
プと、第５の緩和Ｓｉ1-xＧｅx層を前記第４の層上にエ
ピタキシャル形成するステップと、Ｇｅ分率ｙが０．５
ないし１．０の範囲であり、ｙ−ｘが０．２よりも大き
く、圧縮ひずみを受ける、第６のＳｉ1-yＧｅy層を形成
するステップと、第７の緩和Ｓｉ1-xＧｅx層を前記第６
の層上にエピタキシャル形成するステップと、第８のシ
リコン層を前記第７の層上にエピタキシャル形成するス
テップと、第９の誘電材料層を前記第８の層上に形成す
るステップとを含む方法。 （１４）さらに、ゲート電極を形成するために、前記第
９の誘電材料層上に形成され、リソグラフィによってパ
ターン化された、第１０のポリシリコン層を形成するス
テップを含むことを特徴とする上記（１３）に記載の層
構造を形成する方法。 （１５）さらに、ｐ型電界効果トランジスタを形成する
ために、少なくとも１つのゲート電極の両側に前記第６
の層から前記第８の層に至るｐ型領域を形成するステッ
プを含むことを特徴とする上記（１４）に記載の層構造
を形成する方法。 （１６）さらに、少なくとも前記第２の層に位置するｐ
型のソース領域およびドレイン領域を形成するステップ
を含むことを特徴とする上記（１４）に記載の層構造を
形成する方法。 （１７）さらに、ｎ型電界効果トランジスタを形成する
ために、少なくとも１つのゲート電極の両側に前記第４
の層から前記第８の層に至るｎ型領域を形成するステッ
プを含むことを特徴とする上記（１４）に記載の層構造
を形成する方法。 （１８）さらに、少なくとも前記第４の層に位置するｎ
型のソース領域およびドレイン領域を形成するステップ
を含むことを特徴とする上記（１４）に記載の層構造を
形成する方法。 （１９）さらに、ｎ型電界効果トランジスタを形成する
ために、少なくとも１つのゲート電極の両側に前記第４
の層から前記第８の層に至るｎ型領域を形成するステッ
プを含むことを特徴とする上記（１５）に記載の層構造
を形成する方法。 （２０）さらに、ＣＭＯＳ論理回路を形成するために、
前記ゲート電極、前記ｐ型領域、および前記ｎ型領域を
相互接続するステップを含むことを特徴とする上記（１
９）に記載の層構造を形成する方法。 （２１）電子キャリア・チャネルおよび正孔キャリア・
チャネルを形成するプレーナ半導体構造を形成する方法
において、単結晶基板を選択するステップと、シリコン
と、ゲルマニウムと、シリコン・ゲルマニウムと、それ
らの合金とから成る群から選択された組成を有する、前
記基板上に形成された複数のコメンシュレート半導体材
料層を形成するステップと、電流を前記層のうちの前記
第１の層を通過させるために、前記層のうちの少なくと
も前記第１の層に位置する複数のｎ型領域を形成するス
テップと、電流を前記層のうちの前記第２の層を通過さ
せるために、前記層のうちの少なくとも前記第２の層に
位置する複数のｐ型領域を形成するステップとを含み、
複数のコメンシュレート層を形成する前記ステップがさ
らに、引張りひずみを受け、それによって、伝導帯をフ
ェルミ準位よりも低いものにする、前記層のうちの少な
くとも第１の層を形成するステップと、圧縮ひずみを受
け、それによって、価電子帯をフェルミ準位よりも高い
ものにする、前記層のうちの少なくとも第２の層を形成
するステップとを含む、ことを特徴とする方法。 （２２）ソース領域とドレイン領域とを有し、チャネル
中の電子移動度が高い、電界効果トランジスタを形成す
る方法において、半導体基板を選択するステップと、Ｇ
ｅ分率ｘが０．２０ないし０．５の範囲である、第１の
緩和Ｓｉ1-xＧｅx層を前記基板上にエピタキシャル形成
するステップと、第２のｎドープＳｉ1-xＧｅx層を前記
第１の層上にエピタキシャル形成するステップと、第３
の非ドープＳｉ1-xＧｅx層を前記第２の層上にエピタキ
シャル形成するステップと、シリコンと、ゲルマニウム
と、シリコン・ゲルマニウムと、それらの合金とから成
る群から選択された組成を有し、前記第３の層上にエピ
タキシャル形成され、引張りひずみを受け、二重帯の電
子移動度が３００Ｋで２０００ｃｍ2／Ｖｓないし２５
００ｃｍ2／Ｖｓの範囲である、二重縮退伝導帯および
四重縮退伝導帯として、伝導帯を分割する、第４の層を
形成するステップと、少なくとも前記第４の層に位置す
る前記ソース領域および前記ドレイン領域を形成するス
テップと、第５の誘電材料層を前記第４の層上に形成す
るステップと、ゲート電極を前記第５の層上に形成する
ステップとを含むことを特徴とする方法。 （２３）ソース領域とドレイン領域とを有し、チャネル
中の電子移動度が高い、電界効果トランジスタを形成す
る方法において、半導体基板を選択するステップと、Ｇ
ｅ分率ｘが０．２０ないし０．５の範囲である、第１の
緩和Ｓｉ1-xＧｅx層を前記基板上にエピタキシャル形成
するステップと、Ｇｅ分率ｙが０．５ないし１．０の範
囲であり、ｙ−ｘが０．２よりも大きく、圧縮ひずみを
受け、その結果、正孔が閉じ込められる、第２のＳｉ
1-yＧｅy層を前記第１の層上にエピタキシャル形成する
ステップと、前記ソース領域および前記ドレイン領域を
少なくとも前記第２の層に形成するステップと、第３の
シリコン層を前記第２の層上にエピタキシャル形成する
ステップと、第４の誘電材料層を前記第３の層上に形成
するステップと、ゲート電極を第４の層上に形成するス
テップとを含むことを特徴とする方法。 （２４）さらに、Ｇｅ分率ｚが０．２０ないし０．５の
範囲である第５のＳｉ1-zＧｅz層を前記第２の層と前記
第３の層の間にエピタキシャル形成するステップを含む
ことを特徴とする上記（２３）に記載の電界効果トラン
ジスタを形成する方法。 （２５）前記第１の層がさらに、前記第１の層中または
前記第１の層より下の寄生電流を防ぐためにｎ型トラン
ジスタの領域の下にｐ型領域を含むことを特徴とする上
記（１）に記載の層構造。 （２６）前記第１の層がさらに、前記第１の層中または
前記第１の層より下の寄生電流を防ぐためにｐ型トラン
ジスタの領域の下にｎ型領域を含むことを特徴とする上
記（１）に記載の層構造。
界効果トランジスタの両方用の層構造において、半導体
基板と、Ｇｅ分率ｘが０．２０ないし０．５の範囲であ
る、前記基板上にエピタキシャル形成された第１の緩和
Ｓｉ1-xＧｅx層と、前記第１の層上にエピタキシャル形
成された第２のｎドープＳｉ1-xＧｅx層と、前記第２の
層上にエピタキシャル形成された第３の非ドープＳｉ
1-xＧｅx層と、シリコンと、ゲルマニウムと、シリコン
・ゲルマニウムと、それらの合金とから成る群から選択
された組成を有し、前記第３の層上にエピタキシャル形
成され、引張りひずみを受ける、第４の層と、前記第４
の層上にエピタキシャル形成された第５の緩和Ｓｉ1-x
Ｇｅx層と、Ｇｅ分率ｙが０．５ないし１．０の範囲で
あり、ｙ−ｘが０．２よりも大きく、それによって、圧
縮ひずみを受ける、第６のＳｉ1-yＧｅy層と、前記第６
の層上にエピタキシャル形成された第７の緩和Ｓｉ1-x
Ｇｅx層と、前記第７の層上にエピタキシャル形成され
た第８のシリコン層と、前記第８の層上に形成された第
９の誘電材料層とから成る層構造。 （２）さらに、ゲート電極を形成するために、前記第９
の誘電材料層上に形成され、リソグラフィによってパタ
ーン化された、第１０のポリシリコン層を含むことを特
徴とする上記（１）に記載の層構造。 （３）さらに、ｐ型電界効果トランジスタを形成するた
めに、少なくとも１つのゲート電極の両側に前記第６の
層から前記第８の層に至るｐ型領域を含むことを特徴と
する上記（２）に記載の層構造。 （４）さらに、少なくとも前記第２の層に位置するｐ型
のソース領域およびドレイン領域を含むことを特徴とす
る上記（２）に記載の層構造。 （５）さらに、ｎ型電界効果トランジスタを形成するた
めに、少なくとも１つのゲート電極の両側に前記第４の
層から前記第８の層に至るｎ型領域を含むことを特徴と
する上記（２）に記載の層構造。 （６）さらに、少なくとも前記第４の層に位置するｎ型
のソース領域およびドレイン領域を含むことを特徴とす
る上記（２）に記載の層構造。 （７）さらに、ｎ型電界効果トランジスタを形成するた
めに、少なくとも１つのゲート電極の両側に前記第４の
層から前記第８の層に至るｎ型領域を含むことを特徴と
する上記（３）に記載の層構造。 （８）さらに、ＣＭＯＳ論理回路を形成するために、前
記ゲート電極、前記ｐ型領域、および前記ｎ型領域を相
互接続する手段を含むことを特徴とする上記（７）に記
載の層構造。 （９）電子キャリア・チャネルおよび正孔キャリア・チ
ャネルを形成するプレーナ半導体構造において、単結晶
基板と、シリコンと、ゲルマニウムと、シリコン・ゲル
マニウムと、それらの合金とから成る群から選択された
組成を有する、前記基板上に形成された複数の半導体材
料層と、引張りひずみを受け、それによって、伝導帯を
フェルミ準位よりも低いものにする、前記層のうちの少
なくとも第１の層と、圧縮ひずみを受け、それによっ
て、価電子帯をフェルミ準位よりも高いものにする、前
記層のうちの少なくとも第２の層と、電流を前記層のう
ちの前記第１の層を通過させるため、前記層のうちの少
なくとも前記第１の層に位置する複数のｎ型領域と、電
流を前記層のうちの前記第２の層を通過させるため、前
記層のうちの少なくとも前記第２の層に位置する複数の
ｐ型領域とを備えることを特徴とするプレーナ半導体構
造。 （１０）ソース領域とドレイン領域とを有し、チャネル
中の電子移動度が高い、電界効果トランジスタにおい
て、半導体基板と、Ｇｅ分率ｘが０．２０ないし０．５
の範囲である、前記基板上にエピタキシャル形成された
第１の緩和Ｓｉ1-xＧｅx層と、前記第１の層上にエピタ
キシャル形成された第２のｎドープＳｉ1-xＧｅx層と、
前記第２の層上にエピタキシャル形成された第３の非ド
ープＳｉ1-xＧｅx層と、シリコンと、ゲルマニウムと、
シリコン・ゲルマニウムと、それらの合金とから成る群
から選択された組成を有し、前記第３の層上にエピタキ
シャル形成され、引張りひずみを受け、二重帯の電子移
動度が３００Ｋで２０００ｃｍ2／Ｖｓないし２５００
ｃｍ2／Ｖｓの範囲である、二重縮退伝導帯および四重
縮退伝導帯として、伝導帯を分割する、第４の層と、少
なくとも前記第４の層に位置する前記ソース領域および
前記ドレイン領域と、前記第４の層上に形成された第５
の誘電材料層と、前記第５の層上に形成されたゲート電
極とを備えることを特徴とする電界効果トランジスタ。 （１１）ソース領域とドレイン領域とを有し、チャネル
中の電子移動度が高い、電界効果トランジスタにおい
て、半導体基板と、Ｇｅ分率ｘが０．２０ないし０．５
の範囲である、前記基板上にエピタキシャル形成された
第１の緩和Ｓｉ1-xＧｅx層と、Ｇｅ分率ｙが０．５ない
し１．０の範囲であり、ｙ−ｘが０．２よりも大きく、
圧縮ひずみを受け、その結果、正孔が閉じ込められる、
前記第１の層上にエピタキシャル形成された第２のＳｉ
1-yＧｅy層と、少なくとも前記第２の層に位置する前記
ソース領域および前記ドレイン領域と、前記第２の層上
にエピタキシャル形成された第３のシリコン層と、前記
第３の層上に形成された第４の誘電材料層と、前記第４
の層上に形成されたゲート電極とを備えることを特徴と
する電界効果トランジスタ。 （１２）さらに、Ｇｅ分率ｚが０．２０ないし０．５の
範囲である、前記第２の層と前記第３の層の間にエピタ
キシャル形成された第５のＳｉ1-zＧｅz層を含むことを
特徴とする上記（１）に記載の電界効果トランジスタ。 （１３）ｎ型電界効果トランジスタとｐ型電界効果トラ
ンジスタを共に備える層構造を形成する方法において、
半導体基板を選択するステップと、Ｇｅ分率ｘが０．２
０ないし０．５の範囲である、第１の緩和Ｓｉ1-xＧｅx
層を前記基板上にエピタキシャル形成するステップと、
第２のｎドープＳｉ1-xＧｅx層を前記第１の層上にエピ
タキシャル形成するステップと、第３の非ドープＳｉ
1-xＧｅx層を前記第２の層上にエピタキシャル形成する
ステップと、シリコンと、ゲルマニウムと、シリコン・
ゲルマニウムと、それらの合金とから成る群から選択さ
れた組成を有し、前記第３の層上にエピタキシャル形成
され引張りひずみを受ける、第４の層を形成するステッ
プと、第５の緩和Ｓｉ1-xＧｅx層を前記第４の層上にエ
ピタキシャル形成するステップと、Ｇｅ分率ｙが０．５
ないし１．０の範囲であり、ｙ−ｘが０．２よりも大き
く、圧縮ひずみを受ける、第６のＳｉ1-yＧｅy層を形成
するステップと、第７の緩和Ｓｉ1-xＧｅx層を前記第６
の層上にエピタキシャル形成するステップと、第８のシ
リコン層を前記第７の層上にエピタキシャル形成するス
テップと、第９の誘電材料層を前記第８の層上に形成す
るステップとを含む方法。 （１４）さらに、ゲート電極を形成するために、前記第
９の誘電材料層上に形成され、リソグラフィによってパ
ターン化された、第１０のポリシリコン層を形成するス
テップを含むことを特徴とする上記（１３）に記載の層
構造を形成する方法。 （１５）さらに、ｐ型電界効果トランジスタを形成する
ために、少なくとも１つのゲート電極の両側に前記第６
の層から前記第８の層に至るｐ型領域を形成するステッ
プを含むことを特徴とする上記（１４）に記載の層構造
を形成する方法。 （１６）さらに、少なくとも前記第２の層に位置するｐ
型のソース領域およびドレイン領域を形成するステップ
を含むことを特徴とする上記（１４）に記載の層構造を
形成する方法。 （１７）さらに、ｎ型電界効果トランジスタを形成する
ために、少なくとも１つのゲート電極の両側に前記第４
の層から前記第８の層に至るｎ型領域を形成するステッ
プを含むことを特徴とする上記（１４）に記載の層構造
を形成する方法。 （１８）さらに、少なくとも前記第４の層に位置するｎ
型のソース領域およびドレイン領域を形成するステップ
を含むことを特徴とする上記（１４）に記載の層構造を
形成する方法。 （１９）さらに、ｎ型電界効果トランジスタを形成する
ために、少なくとも１つのゲート電極の両側に前記第４
の層から前記第８の層に至るｎ型領域を形成するステッ
プを含むことを特徴とする上記（１５）に記載の層構造
を形成する方法。 （２０）さらに、ＣＭＯＳ論理回路を形成するために、
前記ゲート電極、前記ｐ型領域、および前記ｎ型領域を
相互接続するステップを含むことを特徴とする上記（１
９）に記載の層構造を形成する方法。 （２１）電子キャリア・チャネルおよび正孔キャリア・
チャネルを形成するプレーナ半導体構造を形成する方法
において、単結晶基板を選択するステップと、シリコン
と、ゲルマニウムと、シリコン・ゲルマニウムと、それ
らの合金とから成る群から選択された組成を有する、前
記基板上に形成された複数のコメンシュレート半導体材
料層を形成するステップと、電流を前記層のうちの前記
第１の層を通過させるために、前記層のうちの少なくと
も前記第１の層に位置する複数のｎ型領域を形成するス
テップと、電流を前記層のうちの前記第２の層を通過さ
せるために、前記層のうちの少なくとも前記第２の層に
位置する複数のｐ型領域を形成するステップとを含み、
複数のコメンシュレート層を形成する前記ステップがさ
らに、引張りひずみを受け、それによって、伝導帯をフ
ェルミ準位よりも低いものにする、前記層のうちの少な
くとも第１の層を形成するステップと、圧縮ひずみを受
け、それによって、価電子帯をフェルミ準位よりも高い
ものにする、前記層のうちの少なくとも第２の層を形成
するステップとを含む、ことを特徴とする方法。 （２２）ソース領域とドレイン領域とを有し、チャネル
中の電子移動度が高い、電界効果トランジスタを形成す
る方法において、半導体基板を選択するステップと、Ｇ
ｅ分率ｘが０．２０ないし０．５の範囲である、第１の
緩和Ｓｉ1-xＧｅx層を前記基板上にエピタキシャル形成
するステップと、第２のｎドープＳｉ1-xＧｅx層を前記
第１の層上にエピタキシャル形成するステップと、第３
の非ドープＳｉ1-xＧｅx層を前記第２の層上にエピタキ
シャル形成するステップと、シリコンと、ゲルマニウム
と、シリコン・ゲルマニウムと、それらの合金とから成
る群から選択された組成を有し、前記第３の層上にエピ
タキシャル形成され、引張りひずみを受け、二重帯の電
子移動度が３００Ｋで２０００ｃｍ2／Ｖｓないし２５
００ｃｍ2／Ｖｓの範囲である、二重縮退伝導帯および
四重縮退伝導帯として、伝導帯を分割する、第４の層を
形成するステップと、少なくとも前記第４の層に位置す
る前記ソース領域および前記ドレイン領域を形成するス
テップと、第５の誘電材料層を前記第４の層上に形成す
るステップと、ゲート電極を前記第５の層上に形成する
ステップとを含むことを特徴とする方法。 （２３）ソース領域とドレイン領域とを有し、チャネル
中の電子移動度が高い、電界効果トランジスタを形成す
る方法において、半導体基板を選択するステップと、Ｇ
ｅ分率ｘが０．２０ないし０．５の範囲である、第１の
緩和Ｓｉ1-xＧｅx層を前記基板上にエピタキシャル形成
するステップと、Ｇｅ分率ｙが０．５ないし１．０の範
囲であり、ｙ−ｘが０．２よりも大きく、圧縮ひずみを
受け、その結果、正孔が閉じ込められる、第２のＳｉ
1-yＧｅy層を前記第１の層上にエピタキシャル形成する
ステップと、前記ソース領域および前記ドレイン領域を
少なくとも前記第２の層に形成するステップと、第３の
シリコン層を前記第２の層上にエピタキシャル形成する
ステップと、第４の誘電材料層を前記第３の層上に形成
するステップと、ゲート電極を第４の層上に形成するス
テップとを含むことを特徴とする方法。 （２４）さらに、Ｇｅ分率ｚが０．２０ないし０．５の
範囲である第５のＳｉ1-zＧｅz層を前記第２の層と前記
第３の層の間にエピタキシャル形成するステップを含む
ことを特徴とする上記（２３）に記載の電界効果トラン
ジスタを形成する方法。 （２５）前記第１の層がさらに、前記第１の層中または
前記第１の層より下の寄生電流を防ぐためにｎ型トラン
ジスタの領域の下にｐ型領域を含むことを特徴とする上
記（１）に記載の層構造。 （２６）前記第１の層がさらに、前記第１の層中または
前記第１の層より下の寄生電流を防ぐためにｐ型トラン
ジスタの領域の下にｎ型領域を含むことを特徴とする上
記（１）に記載の層構造。
【図１】本発明の一実施例の平面図である。
【図２】図１の線２−２に沿った断面図である。
【図３】伝導帯の底部での電子のエネルギーを、正のゲ
ート・バイアスＶgをもつゲート電極に対する距離の関
数として示すグラフである。
ート・バイアスＶgをもつゲート電極に対する距離の関
数として示すグラフである。
【図４】価電子帯の頂部での電子のエネルギーを、負の
ゲート・バイアスＶgをもつゲート電極に対する距離の
関数として示すグラフである。
ゲート・バイアスＶgをもつゲート電極に対する距離の
関数として示すグラフである。
【図５】図１に示したＣＭＯＳインバータ９の概略回路
である。
である。
【図６】本発明の第２の実施例の平面図である。
【図７】第２の実施例を示す図６の線７−７に沿った断
面図である。
面図である。
【図８】第３の実施例を示す図６の線７−７に沿った断
面図である。
面図である。
９ ＣＭＯＳインバータ １０ 電界効果トランジスタ １２ ドレイン領域 １４ ソース領域 １６ ゲート電極 ２０ 半導体基板 ２１ 上部表面 ２２ プレーナ・ヘテロ構造 ２４ 頂部層 ２６ ｐ型領域 ２７ ｎ型領域 ２８ トレンチ ３２ 引張りひずみを受けるＳｉ層またはＳｉ1-zＧｅz
層 ３４ 緩和層 ３６ 薄いｎドープ緩和ＳｉＧｅ層
層 ３４ 緩和層 ３６ 薄いｎドープ緩和ＳｉＧｅ層
フロントページの続き (72)発明者 フランク・スターン アメリカ合衆国10570 ニューヨーク州 プレザントヴィル ロビンズ・ロード ６ (56)参考文献 特開 平６−177375（ＪＰ，Ａ) 特開 平２−196436（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8238 H01L 27/092 H01L 29/78
Claims (11)
- 【請求項１】ｎ型電界効果トランジスタとｐ型電界効果
トランジスタの両方用の層構造において、 半導体基板と、 Ｇｅ分率ｘが０．２０ないし０．５の範囲である、前記
基板上にエピタキシャル形成された第１の緩和Ｓｉ1-x
Ｇｅx層と、 前記第１の層上にエピタキシャル形成された第２のｎド
ープＳｉ1-xＧｅx層と、 前記第２の層上にエピタキシャル形成された第３の非ド
ープＳｉ1-xＧｅx層と、 シリコンまたはシリコン・ゲルマニウムの組成を有し、
前記第３の層上にエピタキシャル形成され、引張りひず
みを受ける、第４の層と、 前記第４の層上にエピタキシャル形成された第５の緩和
Ｓｉ1-xＧｅx層と、 Ｇｅ分率ｙが０．５ないし１．０の範囲であり、ｙ−ｘ
が０．２よりも大きく、それによって、圧縮ひずみを受
ける、第６のＳｉ1-yＧｅy層と、 前記第６の層上にエピタキシャル形成された第７の緩和
Ｓｉ1-xＧｅx層と、 前記第７の層上にエピタキシャル形成された第８のシリ
コン層と、 前記第８の層上に形成された第９の誘電材料層とから成
る層構造。 - 【請求項２】前記シリコン・ゲルマニウムはＧｅ分率ｚ
が前記ｘよりも小であるＳｉ 1-z Ｇｅ z の組成で表わされ
る請求項１に記載の層構造。 - 【請求項３】前記第９の誘電材料層はその上面にゲート
電極として機能するポリシリコン材料または金属材料の
第１０の層を含むことを特徴とする請求項１または２に
記載の層構造。 - 【請求項４】さらに、ｐ型電界効果トランジスタを形成
するために、少なくとも１つのゲート電極の両側に前記
第６の層から前記第８の層に至るｐ型領域を含むことを
特徴とする請求項３に記載の層構造。 - 【請求項５】さらに、少なくとも前記第６の層にｐ型の
ソース領域およびドレイン領域を含むことを特徴とする
請求項３に記載の層構造。 - 【請求項６】前記第１の層中または前記第１の層より下
の寄生電流を防ぐために、前記ｐ型トランジスタ領域の
下方位置に対応する前記第１層の対応部分にｎ型領域を
含むことを特徴とする請求項４に記載の層構造。 - 【請求項７】さらに、ｎ型電界効果トランジスタを形成
するために、少なくとも１つのゲート電極の両側に前記
第４の層から前記第８の層に至るｎ型領域を含むことを
特徴とする請求項３に記載の層構造。 - 【請求項８】さらに、少なくとも前記第４の層にｎ型の
ソース領域およびドレイン領域を含むことを特徴とする
請求項３に記載の層構造。 - 【請求項９】前記第１の層中または前記第１の層より下
の寄生電流を防ぐために、前記ｎ型トランジスタ領域の
下方位置に対応する前記第１層の対応部分にｐ型領域を
含むことを特徴とする請求項７に記載の層構造。 - 【請求項１０】さらに、ｎ型電界効果トランジスタを形
成するために、少なくとも１つのゲート電極の両側に前
記第４の層から前記第８の層に至るｎ型領域を含むこと
を特徴とする請求項４に記載の層構造。 - 【請求項１１】さらに、ＣＭＯＳ論理回路を形成するた
めに、前記ゲート電極、前記ｐ型領域、および前記ｎ型
領域を相互接続する手段を含むことを特徴とする請求項
１０に記載の層構造。
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