DE3731000C2 - Integrierte Halbleiteranordnung mit p-Kanal- und n-Kanal-Feldeffekttransistoren - Google Patents

Integrierte Halbleiteranordnung mit p-Kanal- und n-Kanal-Feldeffekttransistoren

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Description

Die Erfindung betrifft eine integrierte Halbleiteranordnung nach dem Oberbegriff des Patentanspruchs 1.
Eine derartige Halbleiteranordnung wird z. B. zur Herstel­ lung von sogenannten CMOS-Schaltungen benutzt. Diese Schal­ tungen enthalten mindestens eine Reihenschaltung aus zwei komplementären MOS(Metall-Oxid-Silizium)-Feldeffekttransi­ storen (MOSFETs), z. B. eine Reihenschaltung aus einem selbstsperrenden n-Kanal-MOSFET und einem selbstsperrenden p-Kanal-MOSFET. Derartige Reihenschaltungen haben den Vor­ teil, daß nur während des Umschaltvorganges, z. B. gesperr­ ter p-Kanal-MOSFET wird leitend und leitender n-Kanal-MOSFET wird gesperrt oder umgekehrt, ein Umschaltstrom fließt. Ansonsten fließt nahezu kein Strom durch die Reihenschaltung. Derart aufge­ baute CMOS-Schaltungen besitzen daher vorteilhafterweise einen sehr geringen Stromverbrauch und sind außerdem für einen weiten Batteriespannungsbereich, z. B. von 3V bis 15V, geeignet.
Ein Nachteil gebräuchlicher Si-CMOS-Schaltungen besteht darin, daß die darin verwendeten MOSFETs eine geringe Ladungsträgerbe­ weglichkeit besitzen, so daß keine hohen Schaltgeschwindigkeiten erreichbar sind. Z.B. haben in Si-CMOS-Technologie aufgebaute Gatter eine Gatterlaufzeit im Bereich von 30ns bis 90ns. Als Ein­ zelbauelement mit hoher Ladungsträgerbeweglichkeit ist aus IEEE Trans. on Electron Devices, Vol. ED-33, No. 5, 1986, S. 633 bis 637 ein n-Kanal-MODFET-Transistor mit einer Si/SiGe-Heterostruk­ tur-Halbleiterschichtenfolge bekannt.
In IEEE Electron Device Letters, Vol. EDL-6 Nr. 12, 1985, 5.645 bis 647 ist eine komplementäre Anordnung nach dem Oberbegriff des Anspruchs 1 mit einem n-Kanal- und einem p-Kanal-Feldeffekttransistor in einer AlGaAs/GaAs-Hete­ rostruktur-Schichtenfolge auf GaAs-Substrat beschrieben. GaAs-Bauelemente sind aber aus technologischer und wirtschaftlicher Sicht ungünstiger als Si-Bauelemente.
Aufgabe der vorliegenden Erfindung ist es, eine technologisch und wirtschaftlich vorteilhafte Halbleiteranordnung mit komplementä­ ren Feldeffekttransistoren kurzer Gatterlaufzeiten anzugeben.
Diese Aufgabe wird gelöst durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale. Vorteilhafte Ausgestal­ tungen und/oder Weiterbildungen sind den Unteransprüchen entnehm­ bar.
Ein erster Vorteil der Erfindung besteht darin, daß sehr hohe Be­ weglichkeiten der Ladungsträger erreichbar sind, so daß elektro­ nische Gatter mit Gatterlaufzeiten im Bereich von 5ps bis 100ps herstellbar sind.
Ein zweiter Vorteil besteht darin, daß zur Herstellung der Halbleiterstruktur der Halbleiteranordnung lediglich eine ganzflächige Beschichtung des Halbleitersubstrats sowie Implantationsvorgänge erforderlich sind. Diese sind kosten­ günstig durchführbar.
Ein dritter Vorteil besteht darin, daß eine Herstellung der Halbleiteranordnung ohne nachträgliche Wärmebehandlung in derzeit üblicher Höhe möglich ist. Dadurch werden z. B. störende Diffusionsvorgänge in den Halbleiterschichten und/oder an deren Begrenzungsflächen vermieden.
Ein vierter Vorteil besteht darin, daß die Halbleiteranord­ nung mit Hilfe der derzeit geläufigen Si-Halbleitertechnolo­ gie herstellbar ist und daß lediglich Si-haltige Halbleiter­ schichten verwendet werden. Dadurch wird eine hohe thermi­ sche Leitfähigkeit des Materials ausnutzbar und außerdem eine hohe Ausbeute an Halbleiterbauelementen, insbesondere bei einer industriellen Massenproduktion. Denn bei derzeit handelsüblichen Si-Substraten (Wafer) ist die Anzahl der Gitterfehlstellen um ungefähr drei bis vier Größenordnungen kleiner als bei GaAs-Substraten, die ebenfalls die Herstel­ lung von Halbleiterbauelementen mit großen Ladungsträgerbe­ weglichkeiten ermöglichen. Außerdem sind derzeit scheiben­ förmige Si-Substrate mit einem wesentlich größeren Durchmes­ ser (bis zu zehn Zoll) herstellbar als entsprechende GaAs- Substrate, die lediglich bis zu einem Durchmesser von drei Zoll herstellbar sind.
Die Erfindung wird im folgenden anhand von Ausführungsbei­ spielen unter Bezugnahme auf eine schematische Zeichnung näher erläutert.
Fig. 1 zeigt einen Querschnitt durch ein Ausführungsbei­ spiel.
Fig. 2a bis 2c zeigen zugehörige Energiebandmodelle zur Erläuterung der Funktionsweise des Ausführungsbeispiels.
Fig. 1 zeigt ein Si-Substrat 1, z. B. eine ⟨100⟩-Si-Scheibe mit einem Durchmesser von ungefähr 150 mm (6 Zoll) und einer Dicke von ungefähr 0,5 mm. Dieses Substrat ist z. B. semi­ isolierend, d. h. hochohmig, so daß eine Verringerung stö­ render parasitärer Kapazitäten und/oder Leckströme erreicht wird. Alternativ dazu ist auch die Verwendung von p⁻- oder n⁻-Substraten möglich. Weiterhin ist die Verwendung von p- oder n-Substraten möglich, bei denen eine sogenannte Wannen­ isolation vorhanden ist. Auf dem Si-Substrat 1 werden zu­ nächst, z. B. mit einem Si-MBE-Verfahren, ganzflächig drei Pufferschichten 2, 3, 4 aufgewachsen, die zur Einstellung der elektrischen und/oder mechanischen Eigenschaften der darüber aufgewachsenen Kanal- Halbleiterschichtenfolge 5, 6, 7 dienen. Diese Halbleiterschichtenfolge ist vorzugsweise ebenfalls mit Hilfe des Si-MBE-Verfahrens hergestellt.
Die erste Pufferschicht 2 ist aus einkristallinem undotier­ ten Si1-xGex hergestellt, wobei 0,2 x 0,4 gilt. Vorzugs­ weise jedoch gilt x = 0,32. Die erste Pufferschicht 2 besitzt bezüglich des Si-Substrates 1 eine Dicke, die we­ sentlich größer ist als die zugehörige kritische Schicht­ dicke. Die Dicke liegt in einem Bereich von 50 nm bis 500 nm und beträgt vorzugsweise 200 nm. In dieser ersten Pufferschicht 2 können störende (Kristall-)Gitterfehler vorhanden sein, welche die Funktionsweise der herzustellen­ den FETs 13, 14 stören können. Diese Auswirkungen der Git­ terfehler werden vermieden durch Aufwachsen einer zweiten Pufferschicht 3, die als Übergitter ausgebildet ist und aus Materialien mit unterschiedlichen Gitterkonstanten besteht. Eine solche Schicht wird auch "strained layer superlattice (SLS)" genannt. Die zweite Pufferschicht 3 besteht aus einer wechselnden Schichtenfolge, z. B. aus einer undotierten Si-Schicht, einer undotierten Ge-Schicht und wieder einer undo­ tierten Si-Schicht usw., oder aus einer undotierten Si-Schicht, einer undotierten Si1-xGex-Schicht mit 0,3 x 1 und wieder einer undotierten Si-Schicht usw. Diese Schich­ ten haben jeweils eine Dicke, die kleiner ist als die kriti­ sche Schichtdicke. Die Dicke ist kleiner 10 nm, vorzugsweise 2 nm bis 3 nm. Dabei können die einzelnen Schichten gleiche oder ungleiche Dicken besitzen. Außerdem ist es möglich, die Anzahl dieser periodisch angeordneten Schichten in weiten Grenzen, z. B. zwischen zwei und mehreren hundert, zu än­ dern. Dadurch lassen sich die gewünschten mechanischen und/oder elektrischen Eigenschaften beeinflussen.
Auf diese zweite Pufferschicht 3 wird eine dritte Puffer­ schicht 4 aufgewachsen, die aus undotiertem Si1-xGex mit 0,2 x 0 4 besteht, wobei vorzugsweise x = 0,32 ist. Dabei haben Abweichungen von x = 0,32 einen wesentlichen Einfluß auf die nachfolgend aufgebrachten Kanal-Halbleiter­ schichten 5, 6, 7. Die dritte Pufferschicht 4 hat eine Dicke, die im Bereich von 50 nm bis 500 nm liegt und vor­ zugsweise 100 nm beträgt.
Auf der dritten Pufferschicht 4, die ein nahezu fehlerfreies Kristallgitter mit vorgebbarer Gitterkonstanten (einstellbar durch das Si/Ge-Verhältnis) besitzt, werden nun die Kanal- Halbleiterschichten 5, 6, 7 aufgewachsen, die alle vorteil­ hafterweise aus undotierten Halbleiterschichten bestehen können. Die aufgewachsenen Schichtdicken sind kleiner als die zugehörigen kritischen Schichtdicken. Beispielsweise besteht die erste Si-Halbleiterschicht 5 aus undotiertem Silizium und besitzt eine Dicke im Bereich von 10 nm bis 20 nm. Die darauf aufgewachsene SiGe-Halbleiterschicht 6 be­ steht aus undotiertem Si1-xGex mit 0,2 x 0,8, jedoch vorzugsweise aus Si0,5Ge0,5, und besitzt eine Dicke von ungefähr 10 nm. Darauf wird die zweite Si-Halbleiterschicht 7 aufgewachsen, die vorzugsweise aus undotiertem Silizium besteht und eine möglichst geringe Schichtdicke besitzen sollte, was nachfolgend noch näher erläutert wird. Es ist jedoch zweckmäßig, eine Schichtdicke im Bereich von 20 nm bis 60 nm zu wählen.
Zwischen den Halbleiterschichten 6 und 7 sowie 6 und 5 sind abrupte Übergänge erforderlich, so daß dort möglichst sprunghafte Änderungen der zugehörigen Energiebänder entste­ hen. Diese Übergänge sind mit dem Si-MBE-Verfahren herstell­ bar.
Diese vorteilhafterweise ganzflächig aufgewachsene Halblei­ terschichtenfolge wird nun strukturiert, so daß beispiels­ weise die gewünschten FETs 13, 14 entstehen.
Zur Herstellung eines p-Kanal-FETs 13 werden z. B. durch Ionenimplantation p⁺-implantierte Gebiete 8 erzeugt, die einen Abstand a von z. B. 1 bis 5 µm besitzen und die bis in die erste Si-Halbleiterschicht 5 reichen. Diese p⁺-Implanta­ tion erfolgt z. B. mit Ga, B oder In in einer Konzentration größer 10¹⁸/cm³, z. B. 5 · 10¹⁹/cm³. Es ist sogar möglich, die Konzentration und/oder die Art der p⁺-Implantation so zu wählen, daß in den p⁺-implantierten Gebieten 8 ein amorphes p⁺-Halbleitermaterial entsteht.
Zur Herstellung eines n-Kanal-FETs 14 werden n⁺-implantierte Gebiete 9 erzeugt, welche ansonsten die gleichen Eigenschaf­ ten wie die p⁺-implantierten Gebiete besitzen. Zur n⁺-Im­ plantation ist z. B. Phosphor oder Antimon geeignet.
Die elektrische Trennung der FETs 13, 14 erfolgt durch eine Isolation 10, die zweckmäßigerweise bis in das semiisolie­ rende Si-Substrat 1 reicht. Diese Isolation 10 kann auf verschiedene Weisen hergestellt werden, z. B. durch H⁺-Im­ plantation, Oxidation oder Mesa-Ätzung.
Die p⁺-, n⁺-implantierten Gebiete 8, 9 sowie die dazwischen entstandenen Gate-Bereiche werden nun metallisch kontak­ tiert, z. B. durch Aufdampfen von Al- oder Pt-Kontakten 11, 12. Dabei ist es zweckmäßig, wenn der Abstand b zwischen den Gate-Kontakten 12 und den Source-Drain-Kontakten 11 mög­ lichst klein ist, z. B. 0,1 µm, damit FETs mit möglichst kleinen Bahnwiderständen entstehen. Die Gate-Kontakte 12 sind als Schottky-Kontakte ausgebildet.
Fig. 2a zeigt schematisch das Energiebandschema der zuvor beschriebenen Halbleiterschichtenfolge im Gleichgewichtszu­ stand, d. h. ohne implantierte Gebiete und ohne Kontaktie­ rung. Dabei sind das Leitungsband EL , das Valenzband EV und das Ferminevau EF in Abhängigkeit vom Ort aufgetragen. Durch die implantierten Gebiete 8 bzw. 9 sowie die metallische Kontaktierung entstehen gemäß den Fig. 2b bzw. 2c Bandver­ biegungen, die zu einem zweidimensionalen Löchergas 2DHG bzw. zu einem zweidimensionalen Elektronengas 2DEG führen. Die Fig. 2b, 2c zeigen lediglich die wesentlichen Teile der Energiebänder. Dabei entsteht das zweidimensionale Löchergas 2DHG an der Grenzschicht zwischen der zweiten Si-Halbleiter­ schicht 7 und der SiGe-Halbleiterschicht 6, jedoch in letz­ terer (Fig. 1, 2b). Dagegen entsteht das zweidimensionale Elektronengas 2DEG an der Grenzschicht zwischen der SiGe- Halbleiterschicht 6 und der ersten Si-Halbleiterschicht 5, jedoch in letzterer (Fig. 1, 2c).
Für eine gute Wirkung der Gates 12, d. h. beispielsweise zum schnellen Schalten (ps-Bereich) des 2DGH bzw. 2DEG, ist es erforderlich, daß zumindest die zweite Si-Halbleiterschicht 7 möglichst dünn ist. Andererseits muß diese Schicht aber so dick sein, daß ein Tunneleffekt der Ladungsträger vermieden wird. Daraus ergibt sich die eingangs erwähnte Schichtdicke.
Es ist auch möglich, als zweite Si-Halbleiterschicht 7 eine p-dotierte Si-Schicht zu verwenden, z. B. mit einer Konzen­ tration p 10¹⁶/cm³.
Weiterhin ist es möglich, das Gate 12 als MOS-Gate auszubil­ den, das in der MOS-Technologie üblich ist.
Eine genaue Einstellung des Energiebandverlaufs gemäß den Fig. 2b, 2c ist auch möglich durch Einbringen von sehr dünnen, z. B. 2 nm dotierten Schichten (Delta-Dotierungen) in geeignete Halbleiterschichten, z. B. die Schichten 5 und/oder 6.
Der im vorstehenden verwendete Begriff "kritische Schicht­ dicke" besagt, daß bei einem einkristallinen Aufwachsen einer Schicht, z. B. einer Ge-Schicht, auf einen Einkri­ stall, z. B. Si, aufgrund der unterschiedlichen Gitterkon­ stanten von Si und Ge unterhalb einer sogenannten kritischen Schichtdicke starke elastische Verzerrungen in der Ge-Schicht auftreten.

Claims (10)

1. Integrierte Halbleiteranordnung, bei welcher auf einem Halb­ leitersubstrat in integrierter Form in denselben Halbleiter­ schichtenfolgen mindestens ein p-Kanal- und ein n-Kanal-Feldef­ fekttransistor vorhanden sind, deren Source- und Drain-Halblei­ tergebiete als p⁺- bzw. n⁺-implantierte Gebiete ausgebildet sind, dadurch gekennzeichnet, daß das Substrat aus Si besteht und daß die Kanal-Halbleiterschichtenfolge (5, 6, 7) mindestens zwei Halbleiterschichten (5, 6, 7) enthält, die eine Si/SiGe-Hete­ rostruktur bilden derart, daß in Abhängigkeit von der Art der Kontaktierung sowohl ein zweidimensionales Elektronengas (2DEG) als auch ein zweidimensionales Löchergas (2DHG) erzeugbar sind.
2. Integrierte Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß in der Kanal-Halbleiterschichtenfolge (5, 6, 7) eine SiGe-Halbleiterschicht (6), die zwischen einer ersten Si-Halbleiterschicht (5) und einer zweiten Si-Halbleiterschicht (7) angeordnet ist, enthalten ist.
3. Integrierte Halbleiteranordnung nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß die SiGe-Halbleiter­ schicht (6) eine Zusammensetzung gemäß der Formel Si1-xGex mit 0,2 x 0,7 besitzt und daß die SiGe-Halbleiterschicht (6) eine Dicke besitzt, die kleiner als die kritische Schichtdicke ist.
4. Integrierte Halbleiteranordnung nach einem der vorherge­ henden Ansprüche, dadurch gekennzeichnet, daß zumindest die Si/SiGe-Heterostruktur aus undotierten Halbleiterschichten gebildet ist.
5. Integrierte Halbleiteranordnung nach einem der vorherge­ henden Ansprüche, dadurch gekennzeichnet, daß zwischen der Kanal-Halbleiterschichtenfolge (5, 6, 7) und dem Si-Substrat (1) mindestens eine Pufferschicht (2, 3, 4) vorhanden ist, die einen SiGe-Mischkristall enthält.
6. Integrierte Halbleiteranordnung nach einem der vorherge­ henden Ansprüche, dadurch gekennzeichnet, daß bei mindestens einer Pufferschicht (4) deren Dicke sowie deren Si/Ge-Ver­ hältnis derart gewählt sind, daß in der Kanal-Halbleiter­ schichtenfolge (5, 6, 7) deren elektrische und/oder mechani­ sche Eigenschaften einstellbar sind.
7. Integrierte Halbleiteranordnung nach einem der vorherge­ henden Ansprüche, dadurch gekennzeichnet, daß mindestens eine Pufferschicht (3) als Si/SiGe-Übergitter ausgebildet ist.
8. Integrierte Halbleiteranordnung nach einem der vorherge­ henden Ansprüche, dadurch gekennzeichnet, daß auf mindestens einem Kanal ein Schottky-Kontakt (12) vorhanden ist.
9. Integrierte Halbleiteranordnung nach einem der vorherge­ henden Ansprüche, dadurch gekennzeichnet, daß auf mindestens einem Kanal ein MOS-Kontakt vorhanden ist.
10. Integrierte Halbleiteranordnung nach einem der vorher­ gehenden Ansprüche, dadurch gekennzeichnet, daß die komple­ mentären Feldeffekttransistoren (13, 14) durch mindestens eine Isolationsschicht (10), die im wesentlichen senkrecht auf dem Si-Substrat (1) steht, elektrisch voneinander ge­ trennt sind.
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