DE19540665C2 - Halbleiterbauelement und Verfahren zu dessen Herstellung - Google Patents
Halbleiterbauelement und Verfahren zu dessen HerstellungInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 465
- 238000000034 method Methods 0.000 title claims description 66
- 238000004519 manufacturing process Methods 0.000 title claims description 61
- 239000000758 substrate Substances 0.000 claims abstract description 197
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 30
- 238000009413 insulation Methods 0.000 claims description 140
- 239000012535 impurity Substances 0.000 claims description 126
- 239000002184 metal Substances 0.000 claims description 28
- 229910052751 metal Inorganic materials 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 26
- 239000000126 substance Substances 0.000 claims description 11
- 239000000356 contaminant Substances 0.000 claims description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 503
- 230000015556 catabolic process Effects 0.000 description 44
- 229910008812 WSi Inorganic materials 0.000 description 42
- 108091006146 Channels Proteins 0.000 description 32
- 229920002120 photoresistant polymer Polymers 0.000 description 31
- 238000005468 ion implantation Methods 0.000 description 19
- 150000002500 ions Chemical class 0.000 description 19
- 238000011161 development Methods 0.000 description 17
- 230000005684 electric field Effects 0.000 description 14
- 238000002513 implantation Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 8
- 239000004020 conductor Substances 0.000 description 7
- 238000010276 construction Methods 0.000 description 7
- 235000012431 wafers Nutrition 0.000 description 7
- 239000007772 electrode material Substances 0.000 description 6
- 238000002844 melting Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 230000008018 melting Effects 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 230000009467 reduction Effects 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910017401 Au—Ge Inorganic materials 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 238000001994 activation Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000000889 atomisation Methods 0.000 description 1
- 239000012459 cleaning agent Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000002109 crystal growth method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 210000003608 fece Anatomy 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910001425 magnesium ion Inorganic materials 0.000 description 1
- XZWYZXLIPXDOLR-UHFFFAOYSA-N metformin Chemical compound CN(C)C(=N)NC(N)=N XZWYZXLIPXDOLR-UHFFFAOYSA-N 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000012549 training Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
Ein Halbleiterbauelement, welches eine Drainelektrode, eine Sourceelektrode und eine Gateelektrode auf einem Halbleitersubstrat aufweist, enthält eine Halbleiterschicht, welche auf einem Oberflächengebiet des Halbleitersubstrats gebildet ist. Die Halbleiterschicht enthält ein erstes Konzentrierungsgebiet, ein zweites Konzentrierungsgebiet, ein drittes Konzentrierungsgebiet einer Drainseite und ein drittes Konzentrierungsgebiet einer Sourceseite, eine Gateelektrode, welche auf einem Teil des ersten Konzentrierungsgebiets angeordnet ist, auf welchem die Gateelektrode gebildet wird, eine Drainelektrode, welche auf einem Teil des dritten Konzentrierungsgebiets der Drainseite angeordnet ist, und eine Sourceelektrode, welche auf einem Teil des dritten Konzentrierungsgebiets der Sourceseite angeordnet ist. Daher wird, wenn das zweite Konzentrierungsgebiet während des Erzeugens der Seitenwand eingraviert wird, die Tiefe einer Oberflächenverarmungsschicht des eingravierten Teils flach, wodurch die Kanalbeschränkung infolge der Oberflächenverarmungsschicht herabgesetzt werden kann.
Description
Die vorliegende Erfindung bezieht sich auf ein Halb
leiterbauelement bzw. eine Halbleitervorrichtung und auf
ein Verfahren zur Herstellung eines Halbleiterbauelements
und insbesondere auf einen Feldeffekttransistor mit hoher
Durchschlagsspannung oder auf ein Schaltelement mit einer
SAG-Struktur (self aligned gate, selbstjustierendes Gate)
unter Verwendung einer schwerschmelzenden Metallelektrode,
auf ein Halbleiterbauelement, auf welchem diese Halbleite
relemente integriert sind, und auf ein Verfahren zum Her
stellen dieser Bauelemente.
Fig. 19 zeigt ein Diagramm, welches ein Halbleiterbau
element nach dem Stand der Technik veranschaulicht. Dieses
Halbleiterbauelement stellt einen Feldeffekttransistor
dar, hiernach als FET bezeichnet, welcher eine SAG-Struk
tur aufweist, bei welcher eine Gateelektrode in Richtung
auf die Sourceseite versetzt ist.
Entsprechend der Figur bezeichnet Bezugszeichen 1j ein
GaAs-Substrat. Bezugszeichen 100 bezeichnet eine i-Typ
GaAs-Schicht, welche auf dem GaAs-Substrat 1j gebildet
ist. Bezugszeichen 2j bezeichnet eine p-Typ GaAs-Schicht,
welche auf dem GaAs-Substrat 1j gebildet ist. Das schraf
fierte Gebiet 74 in der Figur stellt eine n-Typ GaAs-
Schicht dar, welche auf dem GaAs-Halbleitersubstrat 1j ge
bildet ist. Diese n-Typ GaAs-Schicht 74 besitzt ein n-Typ
GaAs-Gebiet 3j und ein n+-Typ GaAs-Gebiet 7j. Die Donator
konzentration des n-Typ GaAs-Gebiets 3j beträgt etwa 2 ×
1017 cm3, und die Donatorkonzentration des n+-Typ GaAs-Ge
biets 7j beträgt etwa 1 × 1018 /cm3.
Ferner bezeichnet Bezugszeichen 4 eine Gateelektrode
aus einem schwerschmelzenden Metall, beispielsweise WSi,
welche auf dem n-Typ GaAs-Gebiet 3j gebildet ist. Die Ga
telänge der Gateelektrode 4 beträgt normalerweise 0,5 bis
1,0 µm. Bezugszeichen 8 bezeichnet eine Drainelektrode,
welche auf der Drainseite des n+-Typ GaAs-Gebiets 7j ge
bildet ist, und Bezugszeichen 9 bezeichnet eine Source
elektrode, welche auf der Sourceseite des n+-Typ GaAs-Ge
biets 7j gebildet ist. Die Drainelektrode 8 und die
Sourceelektrode 9 sind durch Bereitstellen einer Ni-
Schicht einer Dicke von 20 nm auf der AuGe-Schicht einer
Dicke von 50 nm und des weiteren einer Au-Schicht einer
Dicke von 250 nm auf der Ni-Schicht gebildet.
Im folgenden wird eine Beschreibung eines Verfahrens
nach dem Stand der Technik zum Herstellen eines Halblei
terbauelements in Übereinstimmung mit den Querschnittsan
sichten von Fig. 20(a)-20(e) gegeben. Zuerst werden Mg-Io
nen in das GaAs-Substrat mit einer Beschleunigungsspannung
von 150 keV und einem Dosisbetrag von 3 × 1012/cm2 implan
tiert, und der obere Schichtteil des GaAs-Halbleiter
substrats wird in ein p-Typ GaAs verwandelt, wodurch eine
p-Typ GaAs-Schicht gebildet wird. Als nächstes werden Si-
Atome als Donatoratome in die oben beschriebene p-Typ
GaAs-Schicht mit einer Beschleunigungsspannung von 70 keV
und einem Dosisbetrag von 7 × 1012/cm2 implantiert, wo
durch der obere Schichtteil der p-Typ GaAs-Schicht in ein
n-Typ GaAs verwandelt wird, und es wird eine n-Typ GaAs-
Schicht gebildet. Nach einem aufeinanderfolgenden Durch
führen einer Mg-Implantierung und einer Si-Implantierung
auf diese Weise wird ein Ausheizen bezüglich des Halblei
tersubstrats durchgeführt, wodurch die n-Typ GaAs-Schicht
aktiviert wird. Unter Durchführung dieses Verfahrens wird
die n-Typ GaAs-Schicht 31j und die p-Typ GaAs-Schicht 20j
auf der GaAs-Schicht 100 wie in Fig. 20(a) dargestellt ge
bildet.
Danach wird auf die gesamte Oberfläche der n-Typ GaAs-
Schicht 31j eine schwerschmelzende dünne Metallschicht,
welche WSi enthält bzw. daraus besteht, auf eine Dicke von
400 nm durch ein Zerstäubungs- bzw. Sputterverfahren ge
schichtet. Als nächstes wird eine Strukturierung eines Re
sists bzw. einer Abdeckung zur Bildung einer Gateelektrode
und ein isotropes Ätzen unter Verwendung des Resists als
Maske durch ein Verfahren wie RIE oder ECR durchgeführt,
wodurch eine in Fig. 20(a) dargestellte Gateelektrode 4
gebildet wird.
Nach dem Bilden der Gateelektrode 4 in dem Schritt von
Fig. 20(e) wird eine Isolierungsschicht 5 auf der n-Typ
GaAs-Schicht 31j und der Gateelektrode 4 gebildet. Die
Bildung der Isolierungsschicht 5 wird durch Plasma-CVD
durchgeführt, wobei die Dicke t der Schicht 0,4 µm beträgt.
Nach dem Bilden der Isolierungsschicht 5 in dem
Schritt von Fig. 20(c) wird ein isotropes Ätzen eines ECR-
Ätzens bezüglich der Isolierungsschicht 5 durchgeführt,
wodurch selektiv Teile der Isolierungsschicht 5 an der
Seitenwand der Gateelektrode 4 verbleiben und die Seiten
wand 51 bilden. Während des Ätzens der Isolierungsschicht
5 kann das selektive Ätzverhältnis zwischen der n-Typ
GaAs-Schicht 31j und der Isolierungsschicht 5 nicht groß
sein, wodurch ein Teil der Oberfläche der n-Typ GaAs-
Schicht 31j zusammen mit der Isolierungsschicht 5 entfernt
wird. Dadurch wird eine n-Typ GaAs-Schicht 30j mit einem
geätzten Teil 80 gebildet. Die Tiefe des geätzten Teils 80
beträgt im allgemeinen etwa 50 nm. Darüber hinaus besitzt
die Breite Lsw der Seitenwand bezüglich der Schichtdicke t
der in Fig. 20(b) dargestellten Isolierungsschicht 5 fol
gende Beziehung:
Lsw ≈ 2/3.t
Die Breite Lsw der Seitenwand 51 beeinflußt die Cha
rakteristik des Transistors, und es ist möglich, die Brei
te Lsw der Seitenwand durch Steuern der Schichtdicke t zu
steuern, wodurch die Transistorcharakteristik bestimmt
wird. Da bei diesem Beispiel die Schichtdicke t 0,4 µm be
trägt, beträgt Lsw etwa 0,27 µm.
Nach dem Bilden der Seitenwand 51 wird ein Fotoresist
bzw. Fotolack 6 mit einer Versetzung an der Seite der
Drainelektrode 8 gebildet, welche wie in Fig. 20(d) darge
stellt später gebildet wird. Das Resist 6 nach dem Stand
der Technik besitzt eine Versetzung von 1 µm von dem Ende
der Gateelektrode 4. Danach werden unter Verwendung der
Gateelektrode 4 und der Seitenwand 51 und des Fotoresists
6 als Maske Si-Ionen in das GaAs-Halbleitersubstrat mit
einer Beschleunigungsspannung von 100 keV und einem Dosis
betrag von 3 × 1013/cm2 implantiert. Dadurch werden das n-
Typ GaAs-Gebiet 3j und das n+-GaAs-Gebiet 70j gebildet,
und es wird wie in Fig. 20(d) dargestellt eine n-Typ GaAs-
Schicht 32j, welche das n-Typ GaAs-Gebiet 3j und das n+-
Typ GaAs-Gebiet 70j besitzt, auf der p-Typ GaAs-Schicht 2j
gebildet, welche durch die veränderte p-Typ GaAs-Schicht
20j gebildet wird.
Danach werden die Seitenwand 51 und das Fotoresist 6
entfernt, und es wird das n+-Typ GaAs-Gebiet 70j durch
Ausheizen aktiviert, wodurch ein in Fig. 20(e) dargestell
tes n+-Typ GaAs-Gebiet 7j gebildet wird. Als Ergebnis wird
ein GaAs-Halbleitersubstrat 1j, welches die n-Typ GaAs-
Schicht 74 besitzt, welche die p-Typ GaAs-Schicht 2j, das
n-Typ GaAs-Gebiet 3j und das n+-Typ GaAs-Gebiet 7j auf
weist, auf der GaAs-Schicht 100 gebildet. Danach wird wie
in Fig. 20(e) dargestellt eine Drainelektrode 8 und eine
Sourceelektrode 9 durch Aufdampfung und Ablösen gebildet,
wodurch ein FET fertiggestellt wird.
Der SAGFET mit einer derartigen Struktur wird haupt
sächlich als FET für ein hohe Ausgangsleistung verwendet.
Es ergibt sich eine Draindurchschlagsspannung und eine
Gate/Drain-Durchschlagsspannung (Vgdo) als geforderte DC-
Charakteristik für einen Hochleistungs-FET. Um diese
Durchschlagsspannungen zu erhöhen, werden hochkonzen
trierte Schichten an jeweiligen Teilen gebildet, welche
vorbestimmte Entfernungen von der Gateelektrode entfernt
sind, unter Verwendung der Seitenwand 51 und des Resists 6
als Maske, und das Intervall zwischen der Gateelektrode 4
und der Drainelektrode 8 wird bezüglich des Intervalls
zwischen der Gateelektrode und der Sourceelektrode 9 er
höht, um eine Versetzungsstruktur zu erlangen, und die
Draindurchschlagsspannung und die Gate/Drain-Durchschlags
spannung (Vgdo) werden durch Erhöhen der Entfernung zwi
schen der Gateelektrode und der Drainelektrode 8 erhöht,
wodurch die hohe Durchschlagsspannung realisiert wird.
Im folgenden wird eine Beschreibung des Betriebs des
FET's nach dem Stand der Technik unter Bezugnahme auf Fig.
21 gegeben, welche einen vergrößerten Querschnitt in der
Nähe der Gateelektrode 4 darstellt. Wenn eine negative
Spannung an die Gateelektrode angelegt wird, um den Drain
strom zu steuern, wird die Gateverarmungsschicht in Über
einstimmung mit der Größe der Spannung in dem n-Typ GaAs-
Gebiet 3j unter der Gateelektrode 4 gebildet. Wenn bei
spielsweise eine negative Spannung 90a an die Gateelek
trode 4 angelegt wird, wird eine Gateverarmungsschicht wie
durch die gestrichelte Linie 90 in Fig. 21 dargestellt ge
bildet. Die Dicke des Kanals unter der Gateelektrode 4
verschmälert sich durch die Tiefe der gebildeten Gatever
armungsschicht, und der Drainstrom ID, welcher auf die
Sourceelektrode 9 zu fließt, kann in Übereinstimmung mit
der angelegten Spannung bezüglich der Dicke des Kanals ge
steuert werden.
Die gestrichelte Linie 91 in Fig. 21 stellt eine Gate
verarmungsschicht dar, welche erzeugt wird, wenn eine ne
gative Spannung 91a, welche sich näher an 0 V als die nega
tive Spannung 90a befindet, an die Gateelektrode 4 ange
legt wird, und die gestrichelte Linie 92 stellt eine Gateverarmungsschicht
dar, welche erzeugt wird, wenn eine ne
gative Spannung 92a, welche sich näher an 0 V befindet als
die negative Spannung 91a, an die Gateelektrode 4 angelegt
wird. Ferner stellt die gestrichelte Linie 93 die Oberflä
chenverarmungsschicht des GaAs-Halbleitersubstrats 1j dar.
Fig. 23 stellt eine strukturelle Querschnittsansicht
dar, welche das Halbleiterschaltelement mit hoher Durch
schlagsspannung nach dem Stand der Technik veranschau
licht. Entsprechend der Figur bezeichnet Bezugszeichen 100
ein Halbleitersubstrat, welches GaAs enthält bzw. daraus
besteht. Bezugszeichen 3r bezeichnet eine n-Typ-Halblei
terschicht, welche auf dem Halbleitersubstrat 1 durch Mo
lekularstrahlepitaxie (MBE) oder Inonenimplantierung ge
bildet ist. Bezugszeichen 30r bezeichnet ein Aussparungs
gebiet, welches durch Eingravieren der n-Typ Halbleiter
schicht 30r gebildet ist. Bezugszeichen 40 bezeichnet eine
Gateelektrode, welche in dem Aussparungsgebiet 3r gebildet
ist. Bezugszeichen 8 bezeichnet eine Drainelektrode, und
Bezugszeichen 9 bezeichnet eine Sourceelektrode.
Ein derartiges Schaltelement wird hauptsächlich als
Hochleistungsschalter verwendet. Wenn eine Schaltoperation
wie ein Schalten zwischen einer Übertragung und einem Emp
fang von diesem Schaltelement durchgeführt wird, muß das
Schaltelement mit der Fähigkeit des hinreichenden Abschal
tens der Übertragungsausgangsleistung versehen sein. Wenn
insbesondere ein Signal einer hohen Ausgangsleistung über
tragen wird, muß die Gate/Source-Durchschlagsspannung
(Vgso) und die Gate/Drain-Durchschlagsspannung (Vgdo) als
FET-Charakteristik sehr hoch sein.
Im allgemeinen kann bei dem Schaltelement mit hoher
Durchschlagsspannung eine hohe Gate/Source-Durchschlags
spannung (Vgso) und eine hohe Gate/Drain-Durchschlagsspan
nung (Vgdo) durch Aufnahme einer Aussparungsstruktur wie
in Fig. 23 dargestellt erzielt werden.
Das Halbleiterbauelement nach dem Stand der Technik
wird wie oben beschrieben gebildet und hergestellt, und
wenn die Seitenwände 51 gebildet werden, wird die Oberflä
che der n-Typ GaAs-Schicht 31j wie in Fig. 20(c) darge
stellt graviert. Daher tritt bezüglich der Transkonduktanz
(gm) des FET's die folgende Schwierigkeit auf. Insbeson
dere wenn die an die Gateelektrode 4 angelegte Spannung
näher an 0 V liegt als die negative Spannung 91a, wird be
züglich der Dicke des Kanals, welcher durch die Gateverar
mungsschicht entsprechend der gestrichelten Linie 92 in
Fig. 21 enger ist, die Dicke des Kanals, welcher durch die
Oberflächenverarmungsschicht verengt ist, unter dem ein
gravierten Teil 60 kleiner. Wenn bei dem FET nach dem
Stand der Technik die an die Gateelektrode 4 angelegte
Spannung sich näher an 0 V als die negative Spannung 91a
befindet, steigt daher die Kanalbegrenzung bzw. Kanalbe
schränkung infolge der Oberflächenverarmungsschicht unter
halb des eingravierten Teils 80 an.
Als Ergebnis wird wie in Fig. 22(a) dargestellt, die
Transkonduktanz des FET's nach dem Stand der Technik stark
reduziert, wenn die Gatespannung von der negativen Span
nung 91a in Richtung auf 0 V zu reduziert wird, und es wird
in der Nähe von 0 V kein guter Wert erzielt. Mit anderen
Worten, bei dem FET nach dem Stand der Technik erhöht sich
der Drainstrom sogar dann nicht in gleichen Intervallen
wie in Fig. 22(b) dargestellt, wenn die Gatespannung mit
gleichen Intervallen von der negativen Seite an 0 V heran
gebracht wird.
Wenn darüber hinaus ein weiteres Erhöhen der Durch
schlagsspannung benötigt wird, wenn sich die an die Ga
teelektrode angelegte Spannung erhöht, wird wahrscheinlich
ein Leckstrom, welcher von der Gateelektrode auf die
Schicht hoher Konzentration in der Nähe zu abfließt, er
zeugt.
Bei dem Schaltelement nach dem Stand der Technik wird
unter Verwendung einer Aussparungsstruktur wie in Fig. 23
dargestellt, die Durchschlagsspannung durch die eingra
vierte Tiefe der n-Typ Halbleiterschicht 30r und durch die
Verbreiterung in Querrichtung, d. h. der Konfiguration des
Aussparungssgebiets 3r, gesteuert, wodurch die Durch
schlagsspannung gesteuert wird und die hohe Durchschlags
spannung realisiert wird. Jedoch sind die Veränderungen
der jeweiligen Elemente an der Waferoberfläche bei der
Bildung der Aussparung und die Veränderungen für eine
Menge von Wafern sehr groß, und der Ertrag ist gering.
Ferner ist es schwierig, ein derartiges Schaltelement mit
hoher Durchschlagsspannung eines planaren Typs herzustel
len, und wenn eine hohe Durchschlagsspannung erzielt wird
und eine integrierte monolithische Mikrowellenschaltung
(MMIC, monolithic microwave integrated circuit), bei wel
cher ein derartiges Schaltelement integriert ist, und ein
Element, welches das FET-Element enthält, hergestellt wer
den, ist die grundlegende Struktur des Bauelements des
planaren Typ und des Aussparungstyp unterschiedlich, wo
durch die Herstellung erschwert und eine Erhöhung des Er
trags nicht erzielt wird.
Aufgabe der vorliegenden Erfindung ist es, ein Halb
leiterbauelement eines planaren Typs mit hoher Durch
schlagsspannung und ein diesbezügliches Herstellungsver
fahren vorzusehen, wobei selbst in der Nähe der Gatespan
nung von 0 V eine hohe Transkonduktanz erzielt werden kann.
Ein Vorteil der vorliegenden Erfindung ist es, ein
Halbleiterbauelement und ein diesbezügliches Herstellungs
verfahren vorzusehen, wobei die Kanalbeschränkung infolge
des Eingravierens sogar dann herabgesetzt werden kann,
wenn das Eingravieren des GaAs-Halbleitersubstrats während
des Bildens der Seitenwand durchgeführt wird.
Ein anderer Vorteil der vorliegenden Erfindung ist es,
ein Halbleiterbauelement und ein diesbezügliches Herstel
lungsverfahren vorzusehen, bei welchem das GaAs-Halblei
tersubstrat nicht bei der Bildung einer Maske für eine Io
nenimplantierung zum Bilden der dazwischenliegenden kon
zentrierten Schicht geätzt wird.
Ein weiterer Vorteil der vorliegenden Erfindung ist
es, ein Halbleiterbauelement und ein diesbezügliches Her
stellungsverfahren vorzusehen, wobei eine Verbesserung der
Durchschlagsspannung erzielt werden kann.
Ein weiterer Vorteil der vorliegenden Erfindung ist
es, ein Halbleiterbauelement und ein diesbezügliches Her
stellungsverfahren vorzusehen, wobei ein Schalter mit ho
her Durchschlagsspannung durch ein Schaltelement eines
planaren Typs anstelle eines Aussparungstyps gebildet wer
den kann, und wobei das den Wafer betreffende Verfahren
erleichtert und der Ertrag durch Bilden einer MMIC vergrö
ßert wird, auf welcher dieses Halbleiterbauelement inte
griert ist.
Entsprechend der vorliegenden Er
findung weist ein Halbleiterbauelement, welches eine
Drainelektrode, eine Sourceelektrode und eine Gateelek
trode auf einem Halbleitersubstrat enthält, eine Halblei
terschicht auf, welche auf einem Oberflächengebiet des
Halbleitersubstrats gebildet ist; die Halbleiterschicht
enthält:
ein erstes Konzentrierungsgebiet, welches Verunreini gungen, aus einer Gruppe bestehend aus einem Donator und einem Akzeptor in einer ersten Konzentration enthält und einen Teil auf der oberen Oberfläche besitzt, auf welchem eine Gateelektrode mit einer ersten vorbestimmten Länge angeordnet wird, wobei sich der Teil ungefähr in einem mittleren Teil des ersten Konzentrierungsgebiets befindet;
ein zweites Konzentrierungsgebiet, welches Verunreini gungen enthält, welche denselben Leitfähigkeitstyp wie die in dem ersten Konzentrierungsgebiet enthaltenen Verunrei nigungen bilden in einer zweiten Konzentration, welche größer als die erste Konzentration ist, und welches be nachbart zu dem ersten Konzentrierungsgebiet an der Drain seite des ersten Konzentrierungsgebiets angeordnet ist und in Richtung auf die Drainseite zu eine zweite vorbestimmte Länge besitzt;
ein drittes Konzentrierungsgebiet einer Drainseite, welches Verunreinigungen enthält, welche denselben Leitfä higkeitstyp wie die in dem ersten Konzentrierungsgebiet enthaltenen Verunreinigungen bilden, in einer dritten Kon zentration, welche größer als die zweite Konzentration ist, und welches benachbart zu dem zweiten Konzentrie rungsgebiet an der Drainseite des zweiten Konzentrierungs gebiets angeordnet ist; und
ein drittes Konzentrierungsgebiet einer Sourceseite, welches Verunreinigungen enthält, welche denselben Leitfä higkeitstyp wie die Verunreinigungen bilden, welche in dem ersten Konzentrierungsgebiet enthalten sind, in einer dritten Konzentration, welche größer als die zweite Kon zentration ist, und welches benachbart zu dem ersten Kon zentrierungsgebiet an der Sourceseite des ersten Konzen trierungsgebiets angeordnet ist; eine Gateelektrode, wel che auf einem Teil des ersten Konzentrierungsgebiets ange ordnet ist, auf welchem die Gateelektrode angeordnet wird; eine Drainelektrode, welche auf einem Teil des dritten Konzentrierungsgebiets der Drainseite angeordnet ist; und eine Sourceelektrode, welche auf einem Teil des dritten Konzentrationsgebiets der Sourceseite angeordnet ist.
ein erstes Konzentrierungsgebiet, welches Verunreini gungen, aus einer Gruppe bestehend aus einem Donator und einem Akzeptor in einer ersten Konzentration enthält und einen Teil auf der oberen Oberfläche besitzt, auf welchem eine Gateelektrode mit einer ersten vorbestimmten Länge angeordnet wird, wobei sich der Teil ungefähr in einem mittleren Teil des ersten Konzentrierungsgebiets befindet;
ein zweites Konzentrierungsgebiet, welches Verunreini gungen enthält, welche denselben Leitfähigkeitstyp wie die in dem ersten Konzentrierungsgebiet enthaltenen Verunrei nigungen bilden in einer zweiten Konzentration, welche größer als die erste Konzentration ist, und welches be nachbart zu dem ersten Konzentrierungsgebiet an der Drain seite des ersten Konzentrierungsgebiets angeordnet ist und in Richtung auf die Drainseite zu eine zweite vorbestimmte Länge besitzt;
ein drittes Konzentrierungsgebiet einer Drainseite, welches Verunreinigungen enthält, welche denselben Leitfä higkeitstyp wie die in dem ersten Konzentrierungsgebiet enthaltenen Verunreinigungen bilden, in einer dritten Kon zentration, welche größer als die zweite Konzentration ist, und welches benachbart zu dem zweiten Konzentrie rungsgebiet an der Drainseite des zweiten Konzentrierungs gebiets angeordnet ist; und
ein drittes Konzentrierungsgebiet einer Sourceseite, welches Verunreinigungen enthält, welche denselben Leitfä higkeitstyp wie die Verunreinigungen bilden, welche in dem ersten Konzentrierungsgebiet enthalten sind, in einer dritten Konzentration, welche größer als die zweite Kon zentration ist, und welches benachbart zu dem ersten Kon zentrierungsgebiet an der Sourceseite des ersten Konzen trierungsgebiets angeordnet ist; eine Gateelektrode, wel che auf einem Teil des ersten Konzentrierungsgebiets ange ordnet ist, auf welchem die Gateelektrode angeordnet wird; eine Drainelektrode, welche auf einem Teil des dritten Konzentrierungsgebiets der Drainseite angeordnet ist; und eine Sourceelektrode, welche auf einem Teil des dritten Konzentrationsgebiets der Sourceseite angeordnet ist.
Sogar wenn das zweite Konzentrierungsgebiet während
des Bildens der Seitenwand eingraviert wird, wird daher
die Tiefe der Oberflächenverarmungsschicht des eingravier
ten Teils flach, wodurch die Kanalbeschränkung infolge der
Oberflächenverarmungsschicht herabgesetzt werden kann. So
gar wenn sich das elektrische Feld auf die Drainseite des
ersten Konzentrierungsgebiets zu durch die Gatespannung
und die Drainspannung konzentriert, kann darüber hinaus
die Konzentrierung des elektrischen Felds an dem dritten
Konzentrierungsgebiet herabgesetzt werden, da dort das
zweite Konzentrierungsgebiet an der Drainseite des ersten
Konzentrierungsgebiets vorgesehen ist.
Entsprechend einer Weiterbildung der vorliegenden Er
findung weist ein Halbleiterbauelement, welches eine
Drainelektrode, eine Sourceelektrode und eine Gateelek
trode auf einem Halbleitersubstrat enthält, eine Halblei
terschicht auf, welche auf einem Oberflächengebiet des
Halbleitersubstrats gebildet ist; die Halbleiterschicht
enthält:
ein erstes Konzentrierungsgebiet, welches Verunreini gungen aus einer Gruppe bestehend aus einem Donator und einem Akzeptor in einer ersten Konzentration enthält, und welches einen Teil auf seiner oberen Oberfläche besitzt, auf welcher eine Gateelektrode mit einer ersten vorbe stimmten Länge angeordnet wird, wobei sich der Teil in der Nähe eines mittleren Teils des ersten Konzentrierungsge biets befindet;
ein zweites Konzentrierungsgebiet einer Drainseite, welches Verunreinigungen enthält, welche denselben Leitfä higkeitstyp wie die in dem ersten Konzentrierungsgebiet enthaltenen Verunreinigungen bilden, in einer zweiten Kon zentration, welche größer als die erste Konzentration ist, und welches benachbart zu dem ersten Konzentrierungsgebiet an der Drainseite des ersten Konzentrierungsgebiets ange ordnet ist und eine zweite vorbestimmte Länge auf die Drainseite zu besitzt;
ein zweites Konzentrierungsgebiet einer Sourceseite, welches Verunreinigungen enthält, welche denselben Leitfä higkeitstyp wie die in dem ersten Konzentrierungsgebiet enthaltenen Verunreinigungen bilden, in der zweiten Kon zentration, und welches benachbart zu dem ersten Konzen trierungsgebiet an der Sourceseite des ersten Konzentrie rungsgebiets angeordnet ist und eine dritte vorbestimmte Länge auf die Sourceseite zu besitzt;
ein drittes Konzentrierungsgebiet einer Drainseite, welches Verunreinigungen enthält, welche denselben Leitfä higkeitstyp wie die in dem ersten Konzentrierungsgebiet enthaltenen Verunreinigungen bilden, in einer dritten Kon zentration, welche größer als die zweite Konzentration der Drainseite ist, und welches benachbart zu dem zweiten Kon zentrierungsgebiet der Drainseite an der Drainseite des zweiten Konzentrierungsgebiets angeordnet ist;
ein drittes Konzentrierungsgebiet einer Sourceseite, welches Verunreinigungen enthält, welche denselben Leitfä higkeitstyp wie die in dem ersten Konzentrierungsgebiet enthaltenen Verunreinigungen bilden, in der dritten Kon zentration, und welches benachbart zu dem zweiten Konzen trierungsgebiet der Sourceseite an der Sourceseite des zweiten Konzentrierungsgebiets der Sourceseite angeordnet ist; eine Gateelektrode, welche auf einem Teil des ersten Konzentrierungsgebiets angeordnet ist, auf welchem die Ga teelektrode angeordnet wird; eine Drainelektrode, welche auf einem Teil des dritten Konzentrierungsgebiets der Drainseite angeordnet ist; und eine Sourceelektrode, wel che auf einem Teil des dritten Konzentrierungsgebiets der Sourceseite angeordnet ist.
ein erstes Konzentrierungsgebiet, welches Verunreini gungen aus einer Gruppe bestehend aus einem Donator und einem Akzeptor in einer ersten Konzentration enthält, und welches einen Teil auf seiner oberen Oberfläche besitzt, auf welcher eine Gateelektrode mit einer ersten vorbe stimmten Länge angeordnet wird, wobei sich der Teil in der Nähe eines mittleren Teils des ersten Konzentrierungsge biets befindet;
ein zweites Konzentrierungsgebiet einer Drainseite, welches Verunreinigungen enthält, welche denselben Leitfä higkeitstyp wie die in dem ersten Konzentrierungsgebiet enthaltenen Verunreinigungen bilden, in einer zweiten Kon zentration, welche größer als die erste Konzentration ist, und welches benachbart zu dem ersten Konzentrierungsgebiet an der Drainseite des ersten Konzentrierungsgebiets ange ordnet ist und eine zweite vorbestimmte Länge auf die Drainseite zu besitzt;
ein zweites Konzentrierungsgebiet einer Sourceseite, welches Verunreinigungen enthält, welche denselben Leitfä higkeitstyp wie die in dem ersten Konzentrierungsgebiet enthaltenen Verunreinigungen bilden, in der zweiten Kon zentration, und welches benachbart zu dem ersten Konzen trierungsgebiet an der Sourceseite des ersten Konzentrie rungsgebiets angeordnet ist und eine dritte vorbestimmte Länge auf die Sourceseite zu besitzt;
ein drittes Konzentrierungsgebiet einer Drainseite, welches Verunreinigungen enthält, welche denselben Leitfä higkeitstyp wie die in dem ersten Konzentrierungsgebiet enthaltenen Verunreinigungen bilden, in einer dritten Kon zentration, welche größer als die zweite Konzentration der Drainseite ist, und welches benachbart zu dem zweiten Kon zentrierungsgebiet der Drainseite an der Drainseite des zweiten Konzentrierungsgebiets angeordnet ist;
ein drittes Konzentrierungsgebiet einer Sourceseite, welches Verunreinigungen enthält, welche denselben Leitfä higkeitstyp wie die in dem ersten Konzentrierungsgebiet enthaltenen Verunreinigungen bilden, in der dritten Kon zentration, und welches benachbart zu dem zweiten Konzen trierungsgebiet der Sourceseite an der Sourceseite des zweiten Konzentrierungsgebiets der Sourceseite angeordnet ist; eine Gateelektrode, welche auf einem Teil des ersten Konzentrierungsgebiets angeordnet ist, auf welchem die Ga teelektrode angeordnet wird; eine Drainelektrode, welche auf einem Teil des dritten Konzentrierungsgebiets der Drainseite angeordnet ist; und eine Sourceelektrode, wel che auf einem Teil des dritten Konzentrierungsgebiets der Sourceseite angeordnet ist.
Sogar wenn das zweite Konzentrierungsgebiet während
des Bildens der Seitenwand eingraviert wird, wird daher
die Tiefe der Oberflächenverarmungsschicht des eingravierten
Teils flach, wodurch die Kanalbeschränkung infolge der
Oberflächenverarmungsschicht herabgesetzt werden kann. Da
des weiteren das zweite Konzentrierungsgebiet an der
Sourceseite des ersten Konzentrierungsgebiets vorgesehen
ist, wird darüber hinaus die Gate/Source-
Durchschlagsspannung erhöht, und es kann der Leckstrom
beim Betrieb unterdrückt werden.
Entsprechend einer anderen Weiterbildung der vorliegenden Er
findung besitzt bei dem oben beschriebenen Halbleiterbaue
lement die Gateelektrode ein erstes und ein zweites her
ausragendes Teil an den Oberflächen der Sourceseite bzw.
der Drainseite, welche auf die Sourceseite bzw. auf die
Drainseite herausragen und sich nicht in Kontakt mit der
Halbleiterschicht befinden, und eine Sourceseite des er
sten herausragenden Teils ist oberhalb der Sourceseite des
ersten Konzentrierungsgebiets positioniert, und eine
Drainseite des zweiten herausragenden Teils ist oberhalb
der Drainseite des ersten Konzentrierungsgebiet positio
niert.
Daher kann das erste Konzentrierungsgebiet und das
zweite Konzentrierungsgebiet ohne Durchführung einer Ein
gravierung gebildet werden, und somit kann die Kanalbe
schränkung infolge der Oberflächenverarmungsschicht und
des Eingravierungsteils herabgesetzt werden. Darüber hin
aus kann die Konzentration des elektrischen Felds an dem
dritten Konzentrierungsgebiet herabgesetzt werden, und es
kann der Leckstrom bei dem Betrieb unterdrückt werden.
Entsprechend einer anderen Weiterbildung der vorliegenden Er
findung enthält bei dem oben beschriebenen Halbleiterbaue
lement eine unter den ersten, zweiten und dritten Konzen
trierungsgebieten positionierte Halbleiterschicht Verun
reinigungen aus einer Gruppe bestehend aus einem Donator
und einem Akzeptor, welche einen unterschiedlichen Leitfä
higkeitstyp gegenüber den Verunreinigungen darstellen,
welche in den ersten, zweiten und dritten Konzentrierungs
gebieten enhalten sind.
Daher kann der Gradient der Ladungsträgerkonzentrati
onsverteilungskurve in Richtung der Tiefe des Kanals steil
gemacht werden, wodurch die Gleichförmigkeit der jeweili
gen Halbleiterelemente auf der Waferoberfläche verbessert
werden kann.
Entsprechend einer anderen Weiterbildung der vorliegenden Er
findung ist bei dem oben beschriebenen Halbleiterbauele
ment eine unter den ersten, zweiten und dritten Konzen
trierungsgebieten positionierte Halbleiterschicht als ei
genleitender Halbleiter ausgebildet, und die eigenleiten
den Halbleitergebiete sind an Gebieten des unter den er
sten und zweiten herausragenden Teilen der Gateelektrode
positionierten ersten Konzentrierungsgebiets vorgesehen.
Daher kann zusätzlich das erste Konzentrierungsgebiet
und das zweite Konzentrierungsgebiet ohne Durchführung ei
nes Eingravierens gebildet werden, und somit kann die Ka
nalbeschränkung infolge der Oberflächenverarmungsschicht
und des Eingravierungsteils herabgesetzt werden, und es
wird keine Oberflächenverarmungsschicht an einem Gebiet
des ersten Konzentrierungsgebiets unterhalb der eigenlei
tenden Halbleiterschicht gebildet, wodurch die Kanalbe
schränkung weiter herabgesetzt wird. Darüber hinaus kann
die Konzentration des elektrischen Felds an dem dritten
Konzentrierungsgebiet herabgesetzt werden, und der Leck
strom beim Betrieb kann unterdrückt werden.
Entsprechend einer anderen Weiterbildung der vorliegenden
Erfindung ist bei dem oben beschriebenen Halbleiterbauele
ment die Gateelektrode an einer Position zwischen der
Drainelektrode und der Sourceelektrode angeordnet, ihre
Position ist näher der Sourceelektrode als der Drainelek
trode befindlich; und die zweite vorbestimmte Länge des
zweiten Konzentrierungsgebiets der Drainseite ist größer
als die dritte vorbestimmte Länge des zweiten Konzentrie
rungsgebiets der Sourceseite.
Sogar wenn das elektrische Feld an der Drainseite des
ersten Konzentrierungsgebiets durch die Gatespannung und
die Drainspannung sich konzentriert, kann daher die Kon
zentration des elektrischen Felds an dem dritten Konzen
trierungsgebiet der Drainseite herabgesetzt werden.
Entsprechend einer anderen Weiterbildung der vorliegenden
Erfindung ist bei dem oben beschriebenen Halbleiterbauele
ment die Gateelektrode an einer Position zwischen der
Drainelektrode und der Sourceelektrode angeordnet, wobei
deren Position bezüglich der Sourceelektrode und der Drai
nelektrode gleich beabstandet ist; die zweite vorbestimmte
Länge des zweiten Konzentrierungsgebiets der Drainseite
ist gleich der dritten vorbestimmten Länge des zweiten
Konzentrierungsgebiets der Sourceseite.
Daher kann ein Schaltelement mit hoher Durchschlags
spannung eines planaren Typs realisiert werden.
Entsprechend einer anderen Weiterbildung der vorliegenden Er
findung enthält das oben beschriebene Halbleiterbauelement
des weiteren: eine einzelne Halbleiterbauelementeeinheit
oder eine Mehrzahl davon, wobei eine Gateelektrode an ei
ner Position zwischen der Drainelektrode und der Source
elektrode positioniert ist, deren Position sich näher an
der Sourceelektrode als an der Drainelektrode befindet,
und eine einzelne Halbleiterbauelementeeinheit oder eine
Mehrzahl davon, wobei Gateelektrode an einer Position zwi
schen der Drainelektrode und der Sourceelektrode angeord
net ist, deren Position sich in gleichem Abstand zu der
Sourceelektrode und der Drainelektrode befindet, welche
miteinander integriert sind.
Daher kann ein integriertes Schaltungsbauelement mit
einer hohen Durchschlagsspannung eines planaren Typs rea
lisiert werden.
Entsprechend der vorliegenden Er
findung enthält ein Verfahren zum Herstellen eines Halb
leiterbauelements, welches eine Drainelektrode, eine
Sourceelektrode und eine Gateelektrode auf einem Halblei
tersubstrat aufweist, folgende Schritte: Bilden einer
Gateelektrode auf einer Halbleiterschicht eines Leitfähig
keitstyps, welche auf einem Oberflächengebiet des Halblei
tersubstrats gebildet ist; Bilden einer Isolierungsschicht
auf Oberflächen der Gateelektrode und der Halbleiter
schicht und Entfernen durch Ätzen nicht benötigter Teile
der Isolierungsschicht zur Bildung von Seitenwänden an der
Seite der Gateelektrode; Implantieren von Verunreinigungen
desselben Leitfähigkeitstyps wie des Typs der in der Halb
leiterschicht enthaltenen Verunreinigungen in das Halblei
tersubstrat unter Verwendung der Gateelektrode und der
Seitenwände als Maske; Bilden eines Resists auf dem Halb
leitersubstrat zur Bildung einer Abdeckung von einer Posi
tion auf der ersten Maske bis zu einer Position in einer
ersten vorbestimmten Entfernung von der Drainseite der Ga
teelektrode getrennt auf die Drainseite zu; Implantieren
von Verunreinigungen desselben Leitfähigkeitstyps wie des
Typs der Verunreinigungen in der Halbleiterschicht in die
Halbleiterschicht unter Verwendung des Resists und der er
sten Maske als zweite Maske; Bilden einer Sourceelektrode
auf dem Halbleitersubstrat an einer Position von der zwei
ten Maske getrennt auf die Sourceseite zu und einer Drai
nelektrode auf dem Halbleitersubstrat an einer Position
von der zweiten Maske getrennt auf die Drainseite zu.
Daher kann das Gebiet der Halbleiterschicht unterhalb
der ersten Maske die Verunreinigungen in einer geforderten
Konzentration enthalten, und das Gebiet außerhalb des Ge
biets unter der ersten Maske der Halbleiterschicht unter
der zweiten Maske kann die Verunreinigungen in einer Kon
zentration enthalten, welche größer als die verlangte Kon
zentration ist, und das Gebiet der Halbleiterschicht aus
serhalb des Gebiets unterhalb der zweiten Maske kann die
Verunreinigungen in einer Konzentration enthalten, welche
größer als die jeweiligen Konzentrationen ist.
Entsprechend einer Weiterbildung der vorliegenden Er
findung enthält ein Verfahren zum Herstellen eines Halb
leiterbauelements, welches eine Drainelektrode, eine
Sourceelektrode und eine Gateelektrode auf einem Halblei
tersubstrat enthält, die Schritte:
Bilden einer ersten Art einer Metallschicht auf einer Halbleiterschicht mit einem Leitfähigkeitstyp, welche auf einem Oberflächengebiet des Halbleitersubstrat gebildet wird, Bilden einer zweiten Art einer Metallschicht auf der Metallschicht der ersten Art und darauffolgendes Entfernen der Metallschicht der zweiten Art, so daß ein gefordertes Gebiet der Metallschicht der zweiten Art verbleibt, welche als Teil einer Gateelektrode dient, wodurch ein Teil der Gateelektrode gebildet wird;
Bilden einer Isolierungsschicht auf einem Teil der Gateelektrode und der Metallschicht der ersten Art, Ent fernen durch Ätzen eines nicht benötigten Teils der Iso lierungsschicht zur Bildung von Seitenwänden an einem Teil der Seite der Gateelektrode;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht ent haltenen Verunreinigungen in das Halbleitersubstrat unter Verwendung eines Teils der Gateelektrode und der Seiten wände als erste Maske und der Metallschicht der ersten Art als eine Durchgangsschicht, durch welche die implantierten Verunreinigungen hindurchtreten;
Bilden eines Resists auf dem Halbleitersubstrat, wo durch eine Abdeckung von einer Position auf der ersten Maske zu einer Position auf der ersten Maske zu einer Po sition in einer ersten vorbestimmten Entfernung von der Drainseite des Teils der Gateelektrode entfernt auf die Drainseite zu gebildet wird;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht ent haltenen Verunreinigungen in das Halbleitersubstrat unter Verwendung des Resists und der ersten Maske als zweite Maske und der Metallschicht der ersten Art als Durchgangs schicht;
teilweises Entfernen - nach dem Entfernen des Resists und der Seitenwände - der Metallschicht der ersten Art derart, daß ein gefordertes Gebiet der Metallschicht der ersten Art verbleibt, welches als Gateelektrode dient, wo durch ein anderer Teil der Gateelektrode gebildet wird;
und Bilden der Sourceelektrode auf dem Halbleiter substrat an einer Position getrennt von der zweiten Maske auf die Sourceseite zu und der Drainelektrode auf dem Hal bleitersubstrat an einer Position getrennt von der zweiten Maske auf die Drainseite zu.
Bilden einer ersten Art einer Metallschicht auf einer Halbleiterschicht mit einem Leitfähigkeitstyp, welche auf einem Oberflächengebiet des Halbleitersubstrat gebildet wird, Bilden einer zweiten Art einer Metallschicht auf der Metallschicht der ersten Art und darauffolgendes Entfernen der Metallschicht der zweiten Art, so daß ein gefordertes Gebiet der Metallschicht der zweiten Art verbleibt, welche als Teil einer Gateelektrode dient, wodurch ein Teil der Gateelektrode gebildet wird;
Bilden einer Isolierungsschicht auf einem Teil der Gateelektrode und der Metallschicht der ersten Art, Ent fernen durch Ätzen eines nicht benötigten Teils der Iso lierungsschicht zur Bildung von Seitenwänden an einem Teil der Seite der Gateelektrode;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht ent haltenen Verunreinigungen in das Halbleitersubstrat unter Verwendung eines Teils der Gateelektrode und der Seiten wände als erste Maske und der Metallschicht der ersten Art als eine Durchgangsschicht, durch welche die implantierten Verunreinigungen hindurchtreten;
Bilden eines Resists auf dem Halbleitersubstrat, wo durch eine Abdeckung von einer Position auf der ersten Maske zu einer Position auf der ersten Maske zu einer Po sition in einer ersten vorbestimmten Entfernung von der Drainseite des Teils der Gateelektrode entfernt auf die Drainseite zu gebildet wird;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht ent haltenen Verunreinigungen in das Halbleitersubstrat unter Verwendung des Resists und der ersten Maske als zweite Maske und der Metallschicht der ersten Art als Durchgangs schicht;
teilweises Entfernen - nach dem Entfernen des Resists und der Seitenwände - der Metallschicht der ersten Art derart, daß ein gefordertes Gebiet der Metallschicht der ersten Art verbleibt, welches als Gateelektrode dient, wo durch ein anderer Teil der Gateelektrode gebildet wird;
und Bilden der Sourceelektrode auf dem Halbleiter substrat an einer Position getrennt von der zweiten Maske auf die Sourceseite zu und der Drainelektrode auf dem Hal bleitersubstrat an einer Position getrennt von der zweiten Maske auf die Drainseite zu.
Sogar wenn die Seitenwand gebildet ist, welche die er
ste Maske darstellt, wird daher das Halbleitersubstrat
nicht eingraviert. Darüber hinaus kann das Gebiet der
Halbleiterschicht unter der ersten Maske die Verunreini
gungen in einer geforderten Konzentration enthalten, das
Gebiet außerhalb des Gebiets unterhalb der ersten Maske
der Halbleiterschicht unter dem Resist kann die Verunrei
nigungen in einer Konzentration enthalten, welche größer
als die geforderte Konzentration ist, und das Gebiet der
Halbleiterschicht außerhalb des Gebiets unterhalb der
zweiten Maske kann die Verunreinigungen in einer Konzentration
enthalten, welche größer als die jeweiligen Kon
zentrationen ist.
Entsprechend einer anderen Weiterbildung der vorliegenden Er
findung enthält bei dem oben beschriebenen Verfahren zum
Herstellen eines Halbleiterbauelements das Verfahren des
Bildens des Resists den Schritt des Bildens des Resists
auf dem Halbleitersubstrat, welches eine Abdeckung von ei
ner Position in einer ersten vorbestimmten Entfernung von
der Drainseite des Gebiets getrennt, an welchem die Ga
teelektrode gebildet wird, auf die Drainseite zu bis zu
einer Position in einer zweiten vorbestimmten Entfernung
von der Sourceseite des Gebiets getrennt, an welchem die
Gateelektrode gebildet wird, auf die Sourceseite zu vor
sieht.
Daher kann das Gebiet der Halbleiterschicht unter der
ersten Maske die Verunreinigungen in einer geforderten
Konzentration enthalten, und durch die zweite Maske der
Halbleiterschicht kann ein Gebiet, welches die Verunreini
gungen in einer Konzentration enthält, welche größer als
die geforderte Konzentration ist, an der Sourceseite der
Gateelektrode vorgesehen werden, und das Gebiet der Halb
leiterschicht außerhalb des Gebiets unter der zweiten
Maske kann die Verunreinigungen in einer Konzentration
enthalten, welche größer als die jeweiligen Konzentratio
nen sind.
Entsprechend einer anderen Weiterbildung der vorliegenden
Erfindung enthält ein Verfahren zum Herstellen eines Halb
leiterbauelements, welches eine Gateelektrode, eine
Sourceelektrode und eine Drainelektrode auf einem Halblei
tersubstrat besitzt, die Schritte:
Bilden der Gateelektrode auf einer Halbleiterschicht mit einem Leitfähigkeitstyp, welche auf einem Oberflächen gebiet des Halbleitersubstrats gebildet ist;
Bilden einer Isolierungsschicht auf Oberflächen der Gateelektrode und der Halbleiterschicht, Bilden eines Re sists auf der Isolierungsschicht, welches eine Abdeckung bildet von einem Teil in einer ersten vorbestimmten Ent fernung getrennt von der Drainseite der Gateelektrode auf die Drainseite zu bis zu einem Teil in einer zweiten vor bestimmten Entfernung getrennt von der Sourceseite der Ga teelektrode auf die Sourceseite zu, und Entfernen der Iso lierungsschicht durch Ätzen derart, daß ein Teil der Iso lierungsschicht verbleibt, welcher unter dem Resist posi tioniert ist;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht ent haltenen Verunreinigungen in das Halbleitersubstrat unter Verwendung der Gateelektrode, der Isolierungsschicht und des Resists als Maske;
Implantieren von Verunreinigungen - nach dem Entfernen des Resists - desselben Leitfähigkeitstyps wie des Typs der in der Halbleiterschicht enthaltenen Verunreinigungen in das Halbleitersubstrat unter Verwendung der Gateelek trode und der Teile der Isolierungsschicht, welche an den Seiten der Gateelektrode als Maske gebildet sind, und Tei len der Isolierungsschicht, welche auf der Oberfläche der Halbleiterschicht als Durchgangsschichten gebildet sind, durch welche die implantierten Verunreinigungen hindurch treten;
Bilden der Sourceelektrode auf einem Teil der Oberflä che des Halbleitersubstrats, welcher getrennt von der Iso lierungsschicht auf die Sourceseite zu positioniert ist, und der Drainelektrode auf einem Teil der Oberfläche des Halbleitersubstrats, welcher getrennt von der Isolierungs schicht auf die Drainseite zu positioniert ist.
Bilden der Gateelektrode auf einer Halbleiterschicht mit einem Leitfähigkeitstyp, welche auf einem Oberflächen gebiet des Halbleitersubstrats gebildet ist;
Bilden einer Isolierungsschicht auf Oberflächen der Gateelektrode und der Halbleiterschicht, Bilden eines Re sists auf der Isolierungsschicht, welches eine Abdeckung bildet von einem Teil in einer ersten vorbestimmten Ent fernung getrennt von der Drainseite der Gateelektrode auf die Drainseite zu bis zu einem Teil in einer zweiten vor bestimmten Entfernung getrennt von der Sourceseite der Ga teelektrode auf die Sourceseite zu, und Entfernen der Iso lierungsschicht durch Ätzen derart, daß ein Teil der Iso lierungsschicht verbleibt, welcher unter dem Resist posi tioniert ist;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht ent haltenen Verunreinigungen in das Halbleitersubstrat unter Verwendung der Gateelektrode, der Isolierungsschicht und des Resists als Maske;
Implantieren von Verunreinigungen - nach dem Entfernen des Resists - desselben Leitfähigkeitstyps wie des Typs der in der Halbleiterschicht enthaltenen Verunreinigungen in das Halbleitersubstrat unter Verwendung der Gateelek trode und der Teile der Isolierungsschicht, welche an den Seiten der Gateelektrode als Maske gebildet sind, und Tei len der Isolierungsschicht, welche auf der Oberfläche der Halbleiterschicht als Durchgangsschichten gebildet sind, durch welche die implantierten Verunreinigungen hindurch treten;
Bilden der Sourceelektrode auf einem Teil der Oberflä che des Halbleitersubstrats, welcher getrennt von der Iso lierungsschicht auf die Sourceseite zu positioniert ist, und der Drainelektrode auf einem Teil der Oberfläche des Halbleitersubstrats, welcher getrennt von der Isolierungs schicht auf die Drainseite zu positioniert ist.
Dadurch, daß das Substrat nicht das eingravierte Teil
enthält und daß die Gateelektrode und die Isolierungs
schicht, welche an dem Seitenoberflächenteil der Gateelek
trode gebildet sind, als Maske verwendet werden, kann das
Gebiet der Halbleiterschicht unterhalb der Maske die Ver
unreinigungen in einer geforderten Konzentration enthal
ten, und des weiteren kann durch Bilden der Isolierungs
schicht als halbtransparente Schicht das Gebiet der Halb
leiterschicht unter der Isolierungsschicht außerhalb des
Gebiets unter der Maske Verunreinigungen in einer Konzen
tration enthalten, welche größer als die geforderte Kon
zentration ist, und das Gebiet der Halbleiterschicht aus
serhalb des Gebiets unter der Isolierungsschicht kann die
Verunreinigungen in einer Konzentration enthalten, welche
größer als die jeweiligen Konzentrationen ist.
Entsprechend einer anderen Weiterbildung der vorliegenden
Erfindung enthält ein Verfahren zum Herstellen eines Halb
leiterbauelements, welches eine Gateelektrode, eine
Sourceelektrode und eine Drainelektrode auf einem Halblei
tersubstrat, enthält, die Schritte:
Bilden einer Halbleiterschicht eines Leitfähigkeits typs auf einem Oberflächengebiet des Halbleitersubstrats;
Bilden einer Isolierungsschicht an einem Gebiet auf der Oberfläche der Halbleiterschicht außerhalb des Ge biets, an welchem die Gateelektrode angeordnet wird;
Auftragen eines Elektrodenmaterials auf das Gebiet, an welchem die Gateelektrode angeordnet wird, und auf den En den der Isolierungsschicht benachbart zu dem Anbringungs gebiet der Gateelektrode an der Sourceseite bzw. der Drainseite, zur Bildung der Gateelektrode mit herausragen den Teilen, welche auf die Sourceseite bzw. die Drainseite zu herausragen;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht ent haltenen Verunreinigungen in das Halbleitersubstrat unter Verwendung der Gateelektrode als erste Maske und Ausbil dung der Isolierungsschicht als Durchgangsschicht, durch welche die implantierten Verunreinigungen hindurchtreten;
Bilden eines Resists auf dem Halbleitersubstrat, wel ches als Abdeckung ausgebildet ist von einem Teil in einer ersten vorbestimmten Entfernung getrennt von dem Anbrin gungsgebiet der Gateelektrode auf die Drainseite zu bis zu einem Gebiet in einer zweiten vorbestimmten Entfernung ge trennt von der Sourceseite des Anbringungsgebiets der Gateelektrode auf die Sourceseite zu;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in Halbleiterschicht enthalte nen Verunreinigungen in das Halbleitersubstrat unter Ver wendung des Resits und der Gateelektrode als zweite Maske und Ausbildung der Isolierungsschicht als Durchgangs schicht;
Bilden der Sourceelektrode auf einem Teil der Oberflä che des Halbleitersubstrats, welcher getrennt von der zweiten Maske auf die Sourceseite zu positioniert ist, und der Drainelektrode auf einem Teil der Oberfläche des Halb leitersubstrats, welcher getrennt von der zweiten Maske auf die Drainseite zu positioniert ist.
Bilden einer Halbleiterschicht eines Leitfähigkeits typs auf einem Oberflächengebiet des Halbleitersubstrats;
Bilden einer Isolierungsschicht an einem Gebiet auf der Oberfläche der Halbleiterschicht außerhalb des Ge biets, an welchem die Gateelektrode angeordnet wird;
Auftragen eines Elektrodenmaterials auf das Gebiet, an welchem die Gateelektrode angeordnet wird, und auf den En den der Isolierungsschicht benachbart zu dem Anbringungs gebiet der Gateelektrode an der Sourceseite bzw. der Drainseite, zur Bildung der Gateelektrode mit herausragen den Teilen, welche auf die Sourceseite bzw. die Drainseite zu herausragen;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht ent haltenen Verunreinigungen in das Halbleitersubstrat unter Verwendung der Gateelektrode als erste Maske und Ausbil dung der Isolierungsschicht als Durchgangsschicht, durch welche die implantierten Verunreinigungen hindurchtreten;
Bilden eines Resists auf dem Halbleitersubstrat, wel ches als Abdeckung ausgebildet ist von einem Teil in einer ersten vorbestimmten Entfernung getrennt von dem Anbrin gungsgebiet der Gateelektrode auf die Drainseite zu bis zu einem Gebiet in einer zweiten vorbestimmten Entfernung ge trennt von der Sourceseite des Anbringungsgebiets der Gateelektrode auf die Sourceseite zu;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in Halbleiterschicht enthalte nen Verunreinigungen in das Halbleitersubstrat unter Ver wendung des Resits und der Gateelektrode als zweite Maske und Ausbildung der Isolierungsschicht als Durchgangs schicht;
Bilden der Sourceelektrode auf einem Teil der Oberflä che des Halbleitersubstrats, welcher getrennt von der zweiten Maske auf die Sourceseite zu positioniert ist, und der Drainelektrode auf einem Teil der Oberfläche des Halb leitersubstrats, welcher getrennt von der zweiten Maske auf die Drainseite zu positioniert ist.
Daher kann ohne Eingravieren des Halbleitersubstrats
das Gebiet der Halbleiterschicht unter der Gateelektrode
die Verunreinigungen in einer geforderten Konzentration
enthalten, das Gebiet der Halbleiterschicht unter der
zweiten Maske außerhalb des Gebiets unter der Gateelek
trode kann Verunreinigungen in einer Konzentration enthal
ten, welche größer als die geforderte Konzentration ist,
und das Gebiet der Halbleiterschicht außerhalb des Gebiets
unter der zweiten Maske kann die Verunreinigungen in einer
Konzentration enthalten, welche größer als die jeweiligen
Konzentrationen ist.
Entsprechend einer anderen Weiterbildung der vorliegenden
Erfindung enthält ein Verfahren zum Herstellen eines Halb
leiterbauelements, welches eine Gateelektrode, eine
Sourceelektrode und eine Drainelektrode auf einem Halblei
tersubstrat aufweist, die Schritte:
Bilden einer Halbleiterschicht mit einem Leitfähig keitstyp auf einem Oberflächengebiet des Halbleiter substrats;
Bilden einer ersten Isolierungsschicht an einem Gebiet auf der Oberfläche der Halbleiterschicht außerhalb des Ge biets, an welchem die Gateelektrode angeordnet wird;
Aufbringen eines Elektrodenmaterials auf das Gebiet, an welchem die Gateelektrode angeordnet wird, und auf den Enden der ersten Isolierungsschicht benachbart zu dem An ordnungsgebiet der Gateelektrode an der Sourceseite bzw. der Drainseite zur Bildung der Gateelektrode mit herausra genden Teilen, welche auf die Sourceseite bzw. auf die Drainseite herausragen;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht ent haltenen Verunreinigungen in das Halbleitersubstrat unter Verwendung der Gateelektrode als erste Maske und Ausbil dung der Isolierungsschicht als Durchgangsschicht, durch welche die implantierten Verunreinigungen hindurchtreten;
Bilden einer zweiten Isolierungsschicht auf der Gateelektrode und auf einem Teil der ersten Isolierungs schicht und Entfernen durch Ätzen eines nicht benötigten Teils der zweiten Isolierungsschicht zur Bildung von Sei tenwänden auf den Seiten der Gateelektrode;
Bilden eines Resists auf einem Teil auf dem Halblei tersubstrat, wodurch eine Abdeckung gebildet wird von ei ner Position auf der Gateelektrode oder auf der Seitenwand bis zu einer Position in einer vorbestimmten Entfernung getrennt von der Drainseite des Anordnungsgebiets der Gateelektrode auf die Drainseite zu;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht ent haltenen Verunreinigungen in das Halbleitersubstrat unter Verwendung des Resists, der Seitenwand und der Gateelek trode als zweite Maske und Ausbildung der ersten Isolie rungsschicht als Durchgangsschicht;
Bilden der Sourceelektrode auf einem Teil der Oberflä che des Halbleitersubstrats, welcher getrennt von der zweiten Maske auf die Sourceseite zu positioniert ist, und der Drainelektrode auf einem Teil der Oberfläche des Halb leitersubstrats, welcher getrennt von der zweiten Maske auf die Drainseite zu positioniert ist.
Bilden einer Halbleiterschicht mit einem Leitfähig keitstyp auf einem Oberflächengebiet des Halbleiter substrats;
Bilden einer ersten Isolierungsschicht an einem Gebiet auf der Oberfläche der Halbleiterschicht außerhalb des Ge biets, an welchem die Gateelektrode angeordnet wird;
Aufbringen eines Elektrodenmaterials auf das Gebiet, an welchem die Gateelektrode angeordnet wird, und auf den Enden der ersten Isolierungsschicht benachbart zu dem An ordnungsgebiet der Gateelektrode an der Sourceseite bzw. der Drainseite zur Bildung der Gateelektrode mit herausra genden Teilen, welche auf die Sourceseite bzw. auf die Drainseite herausragen;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht ent haltenen Verunreinigungen in das Halbleitersubstrat unter Verwendung der Gateelektrode als erste Maske und Ausbil dung der Isolierungsschicht als Durchgangsschicht, durch welche die implantierten Verunreinigungen hindurchtreten;
Bilden einer zweiten Isolierungsschicht auf der Gateelektrode und auf einem Teil der ersten Isolierungs schicht und Entfernen durch Ätzen eines nicht benötigten Teils der zweiten Isolierungsschicht zur Bildung von Sei tenwänden auf den Seiten der Gateelektrode;
Bilden eines Resists auf einem Teil auf dem Halblei tersubstrat, wodurch eine Abdeckung gebildet wird von ei ner Position auf der Gateelektrode oder auf der Seitenwand bis zu einer Position in einer vorbestimmten Entfernung getrennt von der Drainseite des Anordnungsgebiets der Gateelektrode auf die Drainseite zu;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht ent haltenen Verunreinigungen in das Halbleitersubstrat unter Verwendung des Resists, der Seitenwand und der Gateelek trode als zweite Maske und Ausbildung der ersten Isolie rungsschicht als Durchgangsschicht;
Bilden der Sourceelektrode auf einem Teil der Oberflä che des Halbleitersubstrats, welcher getrennt von der zweiten Maske auf die Sourceseite zu positioniert ist, und der Drainelektrode auf einem Teil der Oberfläche des Halb leitersubstrats, welcher getrennt von der zweiten Maske auf die Drainseite zu positioniert ist.
Sogar wenn die Seitenwand an der Gateelektrode gebil
det wird, wird daher die Oberfläche des Halbleiter
substrats nicht eingraviert. Darüber hinaus kann das Ge
biet der Halbleiterschicht unter der Gateelektrode die
Verunreinigungen in einer geforderten Konzentration ent
halten, das Gebiet der Halbleiterschicht unter der zweiten
Maske und außerhalb des Gebiets unter der Gateelektrode
kann Verunreinigungen in einer Konzentration enthalten,
welche größer als die geforderte Konzentration ist, und
das Gebiet der Halbleiterschicht außerhalb des Gebiets un
ter der zweiten Maske kann die Verunreinigungen in einer
Konzentration enthalten, welche größer als die jeweiligen
Konzentrationen ist.
Entsprechend einer anderen Weiterbildung der vorliegenden
Erfindung enthält ein Verfahren zum Herstellen eines Halb
leiterbauelements, welches eine Gateelektrode, eine
Sourceelektrode und eine Drainelektrode auf einem Halblei
tersubstrat aufweist, die Schritte:
Bilden einer Halbleiterschicht mit einem Leitfähig keitstyp auf einem Oberflächengebiet des Halbleiter substrats;
Bilden einer Isolierungsschicht einer Sourceseite bzw. einer Isolierungsschicht einer Drainseite auf einem Gebiet von der Drainseite des Anordnungsgebiets der Gateelektrode zu einer Position in einer ersten vorbestimmten Entfernung getrennt davon und auf einem Gebiet von der Sourceseite des Anordnungsgebiets der Gateelektrode zu einem Teil in einer zweiten vorbestimmten Entfernung getrennt davon auf der Halbleiterschicht;
Aufbringen eines Elektrodenmaterials auf das Gebiet, an welchem die Gateelektrode angebracht wird, und auf den Enden der Isolierungsschicht benachbart zu dem Anordnungs gebiet der Gateelektrode an der Sourceseite bzw. der Drainseite zur Bildung der Gateelektrode mit herausragen den Teilen, welche auf die Sourceseite bzw. die Drainseite zu herausragen;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht ent haltenen Verunreinigungen in das Halbleitersubstrat unter Verwendung der Gateelektrode als Maske und Ausbildung der Isolierungsschicht der Sourceseite und der Isolierungs schicht der Drainseite als Durchgangsschichten, durch wel che die implantierten Verunreinigungen hindurchtreten;
Bilden der Sourceelektrode auf einem Teil der Oberflä che des Halbleitersubstrats, welcher von der Maske ge trennt auf die Sourceseite zu positioniert ist, und der Drainelektrode auf einem Teil der Oberfläche des Halblei tersubstrats, welcher von der Maske getrennt auf die Drainseite zu positioniert ist.
Bilden einer Halbleiterschicht mit einem Leitfähig keitstyp auf einem Oberflächengebiet des Halbleiter substrats;
Bilden einer Isolierungsschicht einer Sourceseite bzw. einer Isolierungsschicht einer Drainseite auf einem Gebiet von der Drainseite des Anordnungsgebiets der Gateelektrode zu einer Position in einer ersten vorbestimmten Entfernung getrennt davon und auf einem Gebiet von der Sourceseite des Anordnungsgebiets der Gateelektrode zu einem Teil in einer zweiten vorbestimmten Entfernung getrennt davon auf der Halbleiterschicht;
Aufbringen eines Elektrodenmaterials auf das Gebiet, an welchem die Gateelektrode angebracht wird, und auf den Enden der Isolierungsschicht benachbart zu dem Anordnungs gebiet der Gateelektrode an der Sourceseite bzw. der Drainseite zur Bildung der Gateelektrode mit herausragen den Teilen, welche auf die Sourceseite bzw. die Drainseite zu herausragen;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht ent haltenen Verunreinigungen in das Halbleitersubstrat unter Verwendung der Gateelektrode als Maske und Ausbildung der Isolierungsschicht der Sourceseite und der Isolierungs schicht der Drainseite als Durchgangsschichten, durch wel che die implantierten Verunreinigungen hindurchtreten;
Bilden der Sourceelektrode auf einem Teil der Oberflä che des Halbleitersubstrats, welcher von der Maske ge trennt auf die Sourceseite zu positioniert ist, und der Drainelektrode auf einem Teil der Oberfläche des Halblei tersubstrats, welcher von der Maske getrennt auf die Drainseite zu positioniert ist.
Daher kann ohne ein Eingravieren des Halbleiter
substrats das Gebiet der Halbleiterschicht unter der
Gateelektrode die Verunreinigungen in einer geforderten
Konzentration enthalten, das Gebiet der Halbleiterschicht
unter der Isolierungsschicht außerhalb des Gebiets unter
der Gateelektrode kann Verunreinigungen einer Konzentra
tion enthalten, welche größer als die geforderte Konzen
tration ist, und das Gebiet der Halbleiterschicht außer
halb des Gebiets unter der Gateelektrode und der Isolie
rungsschicht kann die Verunreinigungen in einer Konzentra
tion enthalten, welche größer als die jeweiligen Konzen
trationen ist. Ferner kann das Verfahren der Ionenimplan
tierung vereinfacht werden.
Entsprechend einer anderen Weiterbildung der vorliegenden
Erfindung enthält ein Verfahren zum Herstellen eines Halb
leiterbauelements, welches eine Gateelektrode, eine
Sourceelektrode und eine Drainelektrode auf einem Halblei
tersubstrat aufweist, die Schritte:
Bilden des Halbleitersubstrats, welches aufeinander folgend eine erste Halbleiterschicht als eigenleitende Halbleiterschicht, eine zweite Halbleiterschicht eines Leitfähigkeitstyps und eine dritte Halbleiterschicht als eigenleitende Halbleiterschicht enthält;
Bilden einer Isolierungsschicht auf der dritten Halb leiterschicht;
Entfernen der Isolierungsschicht und der dritten Halb leiterschicht auf dem Gebiet auf der zweiten Halbleiter schicht an einem Gebiet, an welchem die Gateelektrode an geordnet wird, wodurch das Anordnungsgebiet der Gateelek trode der zweiten Halbleiterschicht bloßgelegt wird;
Aufbringen eines Elektrodenmaterials auf das Anord nungsgebiet der Gateelektrode und auf beide Enden der Iso lierungsschicht jeweils benachbart zu dem Anordnungsgebiet der Gateelektrode an der Drainseite und der Sourceseite, wodurch die Gateelektrode gebildet wird, welche Vorsprünge besitzt, die auf die Drainseite bzw. die Sourceseite zu herausragen;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der zweiten Halbleiter schicht enthaltenen Verunreinigungen in die zweite und die dritte Halbleiterschicht unter Verwendung der Gateelek trode als Maske und der Isolierungsschicht als Durchgangs schicht, durch welche die implantierten Verunreinigungen hindurchtreten;
Bilden eines Resists auf dem Halbleitersubstrat, wel ches eine Abdeckung bildet von einer Position in einer er sten Entfernung von der Drainseite des Anordnungsgebiets der Gateelektrode getrennt auf die Drainseite zu bis zu einer Position in einer zweiten vorbestimmten Entfernung von der Sourceseite des Anordnungsgebiets der Gateelek trode auf die Sourceseite zu;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der zweiten Halbleiter schicht enthaltenen Verunreinigungen in die zweite und dritte Halbleiterschicht unter Verwendung des Resists und der Gateelektrode als zweite Maske und Ausbildung der Iso lierungsschicht als Durchgangsschicht;
Bilden der Sourceelektrode auf einem Teil der Oberflä che des Halbleitersubstrats, welcher von der zweiten Maske getrennt auf die Sourceseite zu positioniert ist, und der Drainelektrode auf einem Teil der Oberfläche des Halblei tersubstrats, welcher von der zweiten Maske getrennt auf die Drainseite zu positioniert ist.
Bilden des Halbleitersubstrats, welches aufeinander folgend eine erste Halbleiterschicht als eigenleitende Halbleiterschicht, eine zweite Halbleiterschicht eines Leitfähigkeitstyps und eine dritte Halbleiterschicht als eigenleitende Halbleiterschicht enthält;
Bilden einer Isolierungsschicht auf der dritten Halb leiterschicht;
Entfernen der Isolierungsschicht und der dritten Halb leiterschicht auf dem Gebiet auf der zweiten Halbleiter schicht an einem Gebiet, an welchem die Gateelektrode an geordnet wird, wodurch das Anordnungsgebiet der Gateelek trode der zweiten Halbleiterschicht bloßgelegt wird;
Aufbringen eines Elektrodenmaterials auf das Anord nungsgebiet der Gateelektrode und auf beide Enden der Iso lierungsschicht jeweils benachbart zu dem Anordnungsgebiet der Gateelektrode an der Drainseite und der Sourceseite, wodurch die Gateelektrode gebildet wird, welche Vorsprünge besitzt, die auf die Drainseite bzw. die Sourceseite zu herausragen;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der zweiten Halbleiter schicht enthaltenen Verunreinigungen in die zweite und die dritte Halbleiterschicht unter Verwendung der Gateelek trode als Maske und der Isolierungsschicht als Durchgangs schicht, durch welche die implantierten Verunreinigungen hindurchtreten;
Bilden eines Resists auf dem Halbleitersubstrat, wel ches eine Abdeckung bildet von einer Position in einer er sten Entfernung von der Drainseite des Anordnungsgebiets der Gateelektrode getrennt auf die Drainseite zu bis zu einer Position in einer zweiten vorbestimmten Entfernung von der Sourceseite des Anordnungsgebiets der Gateelek trode auf die Sourceseite zu;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der zweiten Halbleiter schicht enthaltenen Verunreinigungen in die zweite und dritte Halbleiterschicht unter Verwendung des Resists und der Gateelektrode als zweite Maske und Ausbildung der Iso lierungsschicht als Durchgangsschicht;
Bilden der Sourceelektrode auf einem Teil der Oberflä che des Halbleitersubstrats, welcher von der zweiten Maske getrennt auf die Sourceseite zu positioniert ist, und der Drainelektrode auf einem Teil der Oberfläche des Halblei tersubstrats, welcher von der zweiten Maske getrennt auf die Drainseite zu positioniert ist.
Daher kann das Gebiet der dritten Halbleiterschicht
unter der Gateelektrode als eigenleitender Halbleiter bei
behalten werden, das Gebiet der zweiten Halbleiterschicht
unter der Gateelektrode kann die Verunreinigungen in einer
geforderten Konzentration enthalten, die Gebiete der drit
ten und zweiten Hableiterschicht unter der zweiten Maske
außerhalb des Gebiets unterhalb der Gateelektrode können
Verunreinigungen in einer Konzentration enthalten, welche
größer als die geforderte Konzentration ist, und die Ge
biete der dritten und zweiten Halbleiterschicht außerhalb
des Gebietes unterhalb der zweiten Maske können die Verun
reinigungen in einer Konzentration enthalten, welche grö
ßer als die entsprechenden Konzentrationen ist. Da keine
Seitenwand gebildet wird, wird darüber hinaus das Halblei
tersubstrat nicht eingraviert.
Entsprechend einer anderen Weiterbildung der vorliegenden
Erfindung enthält ein Verfahren zum Herstellen eines Halb
leiterbauelements, welches eine Gateelektrode, eine
Sourceelektrode und eine Drainelektrode auf einem Halblei
tersubstrat aufweist, die Schritte:
Bilden des Halbleitersubstrats, welches aufeinander folgend eine erste Halbleiterschicht als eigenleitende Halbleiterschicht, eine zweite Halbleiterschicht eines Leitfähigkeitstyps und eine dritte Halbleiterschicht als eigenleitende Halbleiterschicht enthält;
Bilden einer ersten Isolierungsschicht auf der dritten Halbleiterschicht;
Entfernen der ersten Isolierungsschicht und der drit ten Isolierungsschicht auf dem Gebiet auf der zweiten Halbleiterschicht, auf welchem die Gateelektrode angeord net wird, wodurch das Anordnungsgebiet der Gateelektrode der zweiten Halbleiterschicht bloßgelegt wird;
Aufbringen eines Elektrodenmaterials auf das Anord nungsgebiet der Gateelektrode und auf beide Enden der er sten Isolierungsschicht jeweils benachbart dem Anordnungs gebiet der Gateelektrode an der Drainseite bzw. der Sour ceseite, wodurch die Gateelektrode gebildet wird, welche Vorsprünge besitzt, die auf die Drainseite bzw. die Sour ceseite zu herausragen;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der zweiten Halbleiter schicht enthaltenen Verunreinigungen in die zweite und dritte Halbleiterschicht unter Verwendung der Gateelek trode als erste Maske und der ersten Isolierungsschicht als Durchgangsschicht, durch welche die implantierten Ver unreinigungen hindurchtreten;
Bilden einer zweiten Isolierungsschicht auf der Gateelektrode und auf der ersten Isolierungsschicht, Ent fernen eines nicht benötigten Teils der zweiten Isolie rungsschicht durch Ätzen, wodurch Seitenwände an den Sei ten der Gateelektrode gebildet werden;
Bilden eines Resists auf dem Halbleitersubstrat, wo durch eine Abdeckung gebildet wird von einer Position in einer vorbestimmten Entfernung auf der Gateelektrode oder auf der Seitenwand bis zu einer Position in einer ersten vorbestimmten Entfernung getrennt von der Drainseite des Anordungsgebiets der Gateelektrode auf die Drainseite zu;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der zweiten Halbleiter schicht enthaltenen Verunreinigungen in die zweite und die dritte Halbleiterschicht unter Verwendung des Resists, der Seitenwand und der Gateelektrode als Maske und Ausbildung der ersten Isolierungsschicht als Durchgangsschicht;
Bilden der Sourceelektrode auf einem Teil der Oberflä che des Halbleitersubstrats, welcher getrennt von der zweiten Maske auf die Sourceseite zu positioniert ist, und der Drainelektrode auf einem Teil der Oberfläche des Halb leitersubstrats, welcher getrennt von der zweiten Maske auf die Drainseite zu positioniert ist.
Bilden des Halbleitersubstrats, welches aufeinander folgend eine erste Halbleiterschicht als eigenleitende Halbleiterschicht, eine zweite Halbleiterschicht eines Leitfähigkeitstyps und eine dritte Halbleiterschicht als eigenleitende Halbleiterschicht enthält;
Bilden einer ersten Isolierungsschicht auf der dritten Halbleiterschicht;
Entfernen der ersten Isolierungsschicht und der drit ten Isolierungsschicht auf dem Gebiet auf der zweiten Halbleiterschicht, auf welchem die Gateelektrode angeord net wird, wodurch das Anordnungsgebiet der Gateelektrode der zweiten Halbleiterschicht bloßgelegt wird;
Aufbringen eines Elektrodenmaterials auf das Anord nungsgebiet der Gateelektrode und auf beide Enden der er sten Isolierungsschicht jeweils benachbart dem Anordnungs gebiet der Gateelektrode an der Drainseite bzw. der Sour ceseite, wodurch die Gateelektrode gebildet wird, welche Vorsprünge besitzt, die auf die Drainseite bzw. die Sour ceseite zu herausragen;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der zweiten Halbleiter schicht enthaltenen Verunreinigungen in die zweite und dritte Halbleiterschicht unter Verwendung der Gateelek trode als erste Maske und der ersten Isolierungsschicht als Durchgangsschicht, durch welche die implantierten Ver unreinigungen hindurchtreten;
Bilden einer zweiten Isolierungsschicht auf der Gateelektrode und auf der ersten Isolierungsschicht, Ent fernen eines nicht benötigten Teils der zweiten Isolie rungsschicht durch Ätzen, wodurch Seitenwände an den Sei ten der Gateelektrode gebildet werden;
Bilden eines Resists auf dem Halbleitersubstrat, wo durch eine Abdeckung gebildet wird von einer Position in einer vorbestimmten Entfernung auf der Gateelektrode oder auf der Seitenwand bis zu einer Position in einer ersten vorbestimmten Entfernung getrennt von der Drainseite des Anordungsgebiets der Gateelektrode auf die Drainseite zu;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der zweiten Halbleiter schicht enthaltenen Verunreinigungen in die zweite und die dritte Halbleiterschicht unter Verwendung des Resists, der Seitenwand und der Gateelektrode als Maske und Ausbildung der ersten Isolierungsschicht als Durchgangsschicht;
Bilden der Sourceelektrode auf einem Teil der Oberflä che des Halbleitersubstrats, welcher getrennt von der zweiten Maske auf die Sourceseite zu positioniert ist, und der Drainelektrode auf einem Teil der Oberfläche des Halb leitersubstrats, welcher getrennt von der zweiten Maske auf die Drainseite zu positioniert ist.
Sogar wenn die Seitenwand an der Gateelektrode gebil
det wird, wird daher das Halbleitersubstrat nicht gra
viert. Darüber hinaus kann das Gebiet der dritten Halblei
terschicht unter der Gateelektrode als der eigenleitende
Halbleiter beibehalten werden, das Gebiet der zweiten
Halbleiterschicht unter der Gateelektrode kann die Verun
reinigungen in einer geforderten Konzentration enthalten,
und die Gebiete der dritten und der zweiten Halbleiter
schicht unter der zweiten Maske können Verunreinigungen in
einer Konzentration enthalten, welche größer als die ge
forderte Konzentration ist, und die Gebiete der dritten
und der zweiten Halbleiterschicht außerhalb des Gebietes
unter der zweiten Maske können die Verunreinigungen in ei
ner Konzentration enthalten, welche größer als die jewei
lige Konzentrationen ist.
Entsprechend einer anderen Weiterbildung der vorliegenden
Erfindung wird bei dem oben beschriebenen Verfahren die
Gateelektrode an einer Position zwischen der Drainelektro
de und der Sourceelektrode angeordnet, wobei sich die Po
sition näher an der Sourceelektrode als an der Drainelek
trode befindet; und
die Länge der ersten vorbestimmten Entfernung des Re sists oder der Isolierungsschicht von der Drainseite des Anordnungsgebiets der Gateelektrode größer ist als die zweite vorbestimmte Länge des Resists oder die Länge der Isolierungsschicht von der Sourceseite des Anordnungsge biets der Gateelektrode.
die Länge der ersten vorbestimmten Entfernung des Re sists oder der Isolierungsschicht von der Drainseite des Anordnungsgebiets der Gateelektrode größer ist als die zweite vorbestimmte Länge des Resists oder die Länge der Isolierungsschicht von der Sourceseite des Anordnungsge biets der Gateelektrode.
Daher wird ein Halbleiterbauelement erlangt, bei wel
chem die Konzentration des elektrischen Felds an der
Drainseite herabgesetzt werden kann.
Entsprechen einer anderen Weiterbildung der vorliegenden
Erfindung wird bei dem oben beschriebenen Verfahren die
Gateelektrode an einer Position zwischen der Drainelektro
de und der Sourceelektrode angeordnet, wobei die Position
von der Sourceelektrode und von der Drainelektrode gleich
entfernt ist; und die Länge der ersten vorbestimmten Ent
fernung des Resits oder der Isolierungsschicht von der
Drainseite des Anordnungsgebiets der Gateelektrode ist
gleich der zweiten vorbestimmten Länge des Resists oder
der Länge der Isolierungsschicht von der Sourceseite des
Anordnungsgebiets der Gateelektrode.
Daher wird ein Schaltelement mit hoher Durchschlags
spannung eines planaren Typs realisiert.
Entsprechend einer anderen Weiterbildung der vorliegenden
Erfindung enthält das oben beschriebene Verfahren des wei
teren:
ein Verfahren oder viele Verfahren zum Herstellen ei ner Halbleiterbauelementeeinheit, bei welcher die Ga teelektrode an einer Position zwischen der Drainelektrode und der Sourceelektrode angeordnet wird, wobei sich die Position näher an der Sourceelektrode als an der Draine lektrode befindet; und
ein Verfahren oder viele Verfahren zum Herstellen ei ner Halbleiterbauelementeeinheit, bei welcher die Ga teelektrode an einer Position zwischen der Drainelektrode und der Sourceelektrode angeordnet wird, wobei sich die Position von der Sourceelektrode und der Drainelektrode in gleichem Abstand befindet.
ein Verfahren oder viele Verfahren zum Herstellen ei ner Halbleiterbauelementeeinheit, bei welcher die Ga teelektrode an einer Position zwischen der Drainelektrode und der Sourceelektrode angeordnet wird, wobei sich die Position näher an der Sourceelektrode als an der Draine lektrode befindet; und
ein Verfahren oder viele Verfahren zum Herstellen ei ner Halbleiterbauelementeeinheit, bei welcher die Ga teelektrode an einer Position zwischen der Drainelektrode und der Sourceelektrode angeordnet wird, wobei sich die Position von der Sourceelektrode und der Drainelektrode in gleichem Abstand befindet.
Daher kann ein integriertes Schaltungsbauelement mit
hoher Durchschlagsspannung eines planaren Typs gebildet
werden.
Die vorliegende Erfindung wird in der nachfolgenden
Beschreibung unter Bezugnahme auf die Zeichnung erläutert.
Fig. 1 zeigt eine Querschnittsansicht, welche ein
Halbleiterbauelement in Übereinstimmung mit einer ersten
Ausführungsform der vorliegenden Erfindung veranschau
licht.
Fig. 2(a)-2(f) zeigen Querschnittsansichten, welche
ein Verfahren zum Herstellen eines Halbleiterbauelements
in Übereinstimmung mit einer ersten Ausführungsform der
vorliegenden Erfindung veranschaulichen.
Fig. 3 zeigt eine Querschnittsansicht zum Erklären des
Betriebs des Halbleiterbauelements der ersten Ausführungs
form.
Fig. 4(a)-4(b) zeigen Diagramme, welche die Trans
konduktanz bzw. den Drainstrom des Halbleiterbauelements
der ersten Ausführungsform veranschaulichen.
Fig. 5 zeigt eine Querschnittsansicht, welche ein
Halbleiterbauelement in Übereinstimmung mit einer zweiten
Ausführungsform der vorliegenden Erfindung veranschau
licht.
Fig. 6(a)-6(f) zeigen Querschnittsansichten, welche
die Verfahrensschritte zum Herstellen des Halbleiterbaue
lements der zweiten Ausführungsform veranschaulichen.
Fig. 7 zeigt eine Querschnittsansicht, welche ein
Halbleiterbauelement in Übereinstimmung mit einer dritten
Ausführungsform der vorliegenden Erfindung veranschau
licht.
Fig. 8(a)-8(f) zeigen Querschnittsansichten, welche
Verfahrensschritte zum Herstellen des Halbleiterbauele
ments der dritten Ausführungsform veranschaulichen.
Fig. 9(a)-9(e) zeigen Querschnittsansichten, welche
die Verfahrensschritte zum Herstellen des Halbleiterbaue
lements der vierten Ausführungsform veranschaulichen.
Fig. 10 zeigt eine Querschnittsansicht, welche ein
Halbleiterbauelement in Übereinstimmung mit einer fünften
Ausführungsform veranschaulicht.
Fig. 11(a)-11(e) zeigen Querschnittsansichten, wel
che die Verfahrensschritte zum Herstellen des Halbleiter
bauelements der fünften Ausführungsform veranschaulichen.
Fig. 12(a)-12(c) zeigen Querschnittsansichten, wel
che die Verfahrensschritte zum Herstellen des Halbleiter
bauelements in Übereinstimmung mit einer zweiten Alterna
tive der fünften Ausführungsform der vorliegenden Erfin
dung veranschaulichen.
Fig. 13 zeigt eine Querschnittsansicht zum Erklären
des Betriebs des Halbleiterbauelements der fünften Ausfüh
rungsform.
Fig. 14 zeigt eine Querschnittsansicht, welche das
Halbleiterbauelement der sechsten Ausführungsform veran
schaulicht.
Fig. 15(a)-15(e) zeigen Querschnittsansichten, wel
che die Verfahrensschritte zum Herstellen des Halbleiter
bauelements der sechsten Ausführungsform veranschaulichen.
Fig. 16 zeigt eine Querschnittsansicht zum Erklären
des Betriebs der sechsten Ausführungsform.
Fig. 17 zeigt eine Querschnittsansicht, welche das
Halbleiterbauelement der siebenten Ausführungsform veran
schaulicht.
Fig. 18(a)-18(b) zeigen Querschnittsansichten, wel
che Beispiele der Verfahrensschritte zum Herstellen des
Halbleiterbauelements der siebenten Ausführungsform veran
schaulichen.
Fig. 19 zeigt eine Querschnittsansicht, welche ein
Halbleiterbauelement nach dem Stand der Technik veran
schaulicht.
Fig. 20(a)-20(e) zeigen Querschnittsansichten, wel
che die Verfahrensschritte zum Herstellen des Halbleiter
bauelements nach dem Stand der Technik veranschaulichen.
Fig. 21 zeigt eine Querschnittsansicht zum Erklären
des Betriebs des Halbleiterbauelements nach dem Stand der
Technik.
Fig. 22(a)-22(b) zeigen Diagramme, welche die
Transkonduktanz bzw 96428 00070 552 001000280000000200012000285919631700040 0002019540665 00004 96309. den Drainstrom des Halbleiterbauele
ments nach dem Stand der Technik darstellen.
Fig. 23 zeigt eine Querschnittsansicht, welche das
Schaltelement mit hoher Durchschlagsspannung nach dem
Stand der Technik veranschaulicht.
Im folgenden wird eine Beschreibung einer ersten Aus
führungsform der vorliegenden Erfindung unter Bezugnahme
auf Fig. 1 gegeben. In Fig. 1 bezeichnen dieselben Bezugs
zeichen wie die Bezugszeichen in Fig. 19 dieselben oder
entsprechende Elemente. Bezugszeichen 1a bezeichnet ein
GaAs-Substrat. Bezugszeichen 100 bezeichnet eine i-Typ
GaAs-Schicht, welche auf dem GaAs-Halbleitersubstrat 1a
gebildet ist. Bezugszeichen 2a bezeichnet eine p-Typ GaAs-
Schicht, welche auf dem GaAs-Halbleitersubstrat 1a gebil
det ist. Das schraffierte Gebiet 75 in der Figur bezeich
net eine n-Typ GaAs-Schicht, welche auf dem GaAs-Halblei
tersubstrat 1a gebildet ist. Die n-Typ GaAs-Schicht 75
enthält ein n-Typ GaAs-Gebiet 3a, ein dazwischenliegendes
n-Typ (n'-Typ) GaAs-Gebiet 31a und ein n-Typ (n+) GaAs-Ge
biet 7a mit einer hohen Konzentration. Die Donatorkonzen
tration des n-Typ GaAs-Gebiets 3a beträgt etwa 2 ×
1017/cm3, und die Donatorkonzentration des n'-Typ GaAs-Ge
biets 7a beträgt etwa 6 × 1017/cm3, und die Donatorkonzen
tration des n+-Typ GaAs-Gebiets 7a beträgt etwa 1 ×
1018/cm3.
Die n-Typ GaAs-Schicht 75 des Halbleiterbauelements
dieser Ausführungsform enthält das n-Typ GaAs-Gebiet 3a,
welches ein Anordnungsgebiet bzw. Anbringungsgebiet einer
Gateelektrode einer ersten vorbestimmten Länge etwa an dem
mittleren Teil der oberen Oberfläche davon aufweist, das
n'-Typ GaAs-Gebiet 31a, welches benachbart dazu an der
Drainseite des n-Typ GaAs-Gebiets 3a gebildet ist und das
n-Typ GaAs-Gebiet 7a der Drainseite, welches benachbart zu
dem n'-Typ GaAs-Gebiet 31a an der Drainseite des n-Typ
GaAs-Gebiets 31a gebildet ist, und das n-Typ GaAs-Gebiet
7a der Sourceseite, welches benachbart des n-Typ GaAs-Ge
biets 3a an der Sourceseite des n-Typ GaAs-Gebiets 3a gebildet
ist. Bezugszeichen 8 bezeichnet eine Drainelektro
de, welche auf dem n+-Typ GaAs-Gebiet 7a an der Drainseite
gebildet ist, Bezugszeichen 9 bezeichnet eine Sourceelek
trode, welche auf dem n+-Typ GaAs-Gebiet 7a an der Source
seite gebildet ist, und Bezugszeichen 4 bezeichnet eine
Gateelektrode, welche ein schwerschmelzendes Metall wie
WSi enthält bzw. daraus besteht, welche auf dem n-Typ
GaAs-Gebiet 3a angeordnet ist. Die Gatelänge der Gateelek
trode 4 beträgt im allgemeinen 0,5 µm bis 1,0 µm entspre
chend einer verlangten Spezifizierung. Ferner bezeichnet
Bezugszeichen 80 ein eingraviertes Teil, welches auf dem
GaAs-Substrat 1a gebildet ist.
Das in Fig. 1 dargestellte Halbleiterbauelement stellt
einen SAGFET dar, welcher eine versetzte Gatekonstruktion
besitzt, wobei die Gateelektrode 4 an einer Position ange
ordnet ist, die näher der Sourceelektrodenseite als der
Drainelektrodenseite zwischen der Drainelektrode 8 und der
Sourceelektrode 9 befindlich ist, und das n'-Typ GaAs-Ge
biet 31a einer vorbestimmten Länge ist an der Drainseite
der Gateelektrode gebildet.
Ferner ist eine p-Typ GaAs-Schicht 2a in einer BPLDD-
Struktur (buried p-layer ligthly doped drain, leicht do
tierter Drain einer vergrabenen p-Schicht) gebildet, wel
che unter der n-Typ GaAs-Schicht 75 gebildet ist, da, wenn
die p-Typ Schicht unter der n-Typ Kanalschicht gebildet
ist, eine Kanalschicht erlangt werden kann, welche eine
Ladungsträgerkonzentrationsverteilung besitzt, welche sich
steil in Richtung der Tiefe verändert, wodurch die Schalt
charakteristik und die Gleichförmigkeit der Bauelemente
bestimmt bzw. erzielt werden.
Im folgenden wird in Verbindung mit den in Fig.
2(a)-2(f) dargestellten Querschnittsansichten das Verfah
ren zum Herstellen eines Halbleiterbauelements in Überein
stimmung mit der ersten Ausführungsform beschrieben.
Zuerst werden wie in Fig. 2(a)-2(c) dargestellt die
Gateelektrode 4 und die Seitenwand 51 auf dem GaAs-Halb
leitersubstrat durch ein ähnliches Verfahren wie dem Ver
fahren nach dem Stand der Technik entsprechend den Fig.
20(a)-20(c) gebildet.
Danach werden wie in Fig. 2(d) dargestellt unter Ver
wendung der Gateelektrode 4 und der Seitenwand 51 als
Maske Si-Ionen in ein GaAs-Halbleitersubstrat bei 80 keV
und einem Dosisbetrag von 5 × 1012/cm2 implantiert, wo
durch das n-Typ GaAs-Gebiet 3a und das n'-Typ GaAs-Gebiet
310 gebildet werden, und somit wird die n-Typ GaAs-Schicht
32a, welche das n-Typ GaAs-Gebiet 3a und das n'-Typ GaAs-
Gebiet 310a enthält, auf der p-Typ GaAs-Schicht 20 gebil
det, in welche sich die p-Typ GaAs-Schicht 20j verwandelt
hat.
Danach wird wie in Fig. 2(e) dargestellt an einem Ge
biet von der Gateelektrode 4 auf eine Position in einer
vorbestimmten Entfernung von der Drainseite der Gateelek
trode 4 getrennt bzw. weg auf die Drainseite zu das Foto
resist 6 mit einem Versatz bzw. einer Versetzung wie bei
dem Bauelement nach dem Stand der Technik gebildet. Nach
der Bildung des Fotoresists 6 unter Verwendung der
Gateelektrode 4, der Seitenwand 51 und des Fotoresists 6
als Maske werden Si-Ionen in das GaAs-Halbleitersubstrat
bei 60 keV und 3 × 1013/cm2 implantiert. Dadurch kann die
n-Typ GaAs-Schicht 33a, welche das n-Typ GaAs-Gebiet 3a,
das n'-Typ GaAs-Gebiet 31a und das n+-Typ GaAs-Gebiet 70a
enthält, auf der p-Typ GaAs-Schicht 2a gebildet werden, in
welche sich die p-Typ GaAs-Schicht 20a verwandelt hat.
Danach werden nach der Entfernung des Fotoresists 6
und der Seitenwand 51 das n'-Typ GaAs-Gebiet 31a und das
n+-Typ GaAs-Gebiet 70a durch ein Ausheizverfahren akti
viert. Dadurch wird das n-Typ GaAs-Gebiet 75 gebildet,
welches das n-Typ GaAs-Gebiet 3a und das n'-Typ GaAs-Ge
biet 31a und das n+-Typ GaAs-Gebiet 7a enthält. Mit ande
ren Worten, es wird das Halbleitersubstrat 1a gebildet,
welches die p-Typ GaAs-Schicht 2a und die n-Typ GaAs-
Schicht 75 auf der i-Typ GaAs-Schicht 100 enthält.
Nach der Bildung des GaAs-Halbleitersubstrats 1a wird
wie in Fig. 2(f) dargestellt eine Sourceelektrode 9 und
eine Drainelektrode 8, welche jeweils AuGe/Ni/Au enthalten
bzw. daraus bestehen und einen Ohm'schen Kontakt bilden,
durch Aufdampfung und Abheben an jeweiligen vorbestimmten
Positionen auf der Sourceseite und der Drainseite des n+-
Typ Halbleitergebiets 7a gebildet, wodurch der FET fertig
gestellt wird.
Als nächstes wird eine Beschreibung des Betriebs und
der Funktion des FET's der ersten Ausführungsform unter
Bezugnahme auf Fig. 3 gegeben, welche eine vergrößerte
Querschnittsansicht dargestellt, welche die Nähe der Ga
teelektrode 4 veranschaulicht.
In Fig. 3 bezeichnen dieselben Bezugszeichen wie jene
in Fig. 1 und 21 dieselben oder entsprechende Elemente.
Wenn eine negative Spannung an die Gateelektrode 4
ähnlich wie bei dem Stand der Technik angelegt wird, ver
breitert sich die Gateverarmungsschicht einer Tiefe in
Übereinstimmung mit der Spannung auf das n-Typ GaAs-Gebiet
3a unter der Gateelektrode 4 zu. Wenn beispielsweise eine
negative Spannung 90a an die Gateelektrode 4 angelegt
wird, wird wie in Fig. 3 durch eine gestrichelte Linie 90
dargestellt eine Gateverarmungsschicht gebildet. Dadurch,
daß die Verarmungsschicht wie oben beschrieben verbreitert
wird, verschmälert sich die Dicke des Kanals unter der
Gateelektrode 4, und in Übereinstimmung mit der Größe der
angelegten Spannung kann der Drainstrom ID, welcher auf
die Seite der Sourceelektrode 9 zu fließt, gesteuert werden.
Die gestrichelte Linie 91 von Fig. 3 zeigt die Gate
verarmungsschicht, welche gebildet wird, wenn eine negati
ve Spannung 91a, welche näher an 0 V als eine negative
Spannung 90a befindlich ist, an die Gateelektrode 4 ange
legt wird, die gestrichelte Linie 92 zeigt eine Verar
mungsschicht, welche gebildet wird, wenn eine negative
Spannung 92a, welche näher an 0 V als eine negative Span
nung 91a befindlich ist, an die Gateelektrode 4 angelegt
wird, und die gestrichelte Linie 93 stellt die Verarmungs
schicht dar, welche an der Oberfläche des GaAs-Halbleiter
substrats 1a gebildet ist.
Die Tiefe der in dem n-Typ GaAs-Gebiet 3a gebildeten
Gateverarmungsschicht und der Oberflächenverarmungsschicht
gleicht der Tiefe des n-Typ GaAs-Gebiets 3j des FET's nach
dem Stand der Technik, jedoch ist die Tiefe der unter dem
eingravierten Teil 80 erzeugten Oberflächenverarmungs
schicht kleiner als die der Oberflächenverarmungsschicht
des n-Typ GaAs-Gebiets 3j des Bauelements nach dem Stand
der Technik in dem n'-Typ GaAs-Gebiet 31a dadurch, daß die
Donatorkonzentration des n'-Typ GaAs-Gebiets 31a größer
als diejenige des n-Typ GaAs-Gebiets 3j des Bauelements
nach dem Stand der Technik ist (wie durch die gestrichelte
Linie 93 in der Figur gezeigt).
Während bei dem FET nach dem Stand der Technik, wenn
die an die Gateelektrode 4 angelegte Spannung nahe an eine
Spannung von 0 V gegenüber der negativen Spannung 91a her
ankommt, die Dicke des Kanals unter der Oberflächenverar
mungsschicht des n-Typ GaAs-Gebiets 3j kleiner als die
Dicke des Kanals unter der Gateverarmungsschicht wird, wo
durch eine Auswirkung auf die Kanalbegrenzung bzw. Kanal
beschränkung infolge der Oberflächenverarmungsschicht des
n-Typ GaAs-Gebiets 3j auftritt, tritt als Ergebnis bei dem
FET der ersten Ausführungsform, wenn die Spannung 92 sich
nahe 0 V gegenüber der negativen Spannung 91a wie in der
Figur dargestellt befindet, keine Auswirkung durch die Kanalbegrenzung
infolge der Oberflächenverarmungsschicht des
n'-Typ GaAs-Gebiets 31a auf.
Auf diese Weise ist es möglich, die Kanalbegrenzung
herabzusetzen, und wie in Fig. 4(a) dargestellt ist es
möglich, eine gute Transkonduktanz (gm) sogar dann zu er
zielen, wenn die Gatespannung 0 V beträgt. Mit anderen Wor
ten, obwohl in dem Fall des FET's nach dem Stand der Tech
nik wie in Fig. 22(b) dargestellt der Drainstrom ID mit
gleichen Intervallen in der Nähe von 0 V sogar dann nicht
ansteigt, wenn die Gatespannung nahe an 0 V mit gleichen
Intervallen von der negativen Seite heranreicht, steigt
bei der vorliegenden Ausführungsform wie in Fig. 4(b) dar
gestellt der Drainstrom ID in etwa mit gleichen Interval
len sogar in der Nähe von 0 V an, wenn die Gatespannung mit
gleichen Intervallen allmählich an 0 V heranreicht.
Da die Gateelektrode 4 an einer Position näher an der
Seite der Sourceelektrode 9 als an der Seite der Draine
lektrode 8 zwischen der Drainelektrode 8 und der Source
elektrode 9 mit einer Versetzung angeordnet ist und das
n'-Typ GaAs-Gebiet 31a zwischen dem n-Typ GaAs-Gebiet 3a
und dem n+-Typ GaAs-Gebiet 7a der Drainseite vorgesehen
ist, kann darüber hinaus die Konzentrierung des elektri
schen Felds an dem Rand der Drainelektrode 8 verhindert
werden, wodurch eine hinreichende FET-Charakteristik er
zielt werden kann, welche für das Halbleiterbauelement mit
hoher Durchschlagsspannung und hoher Leistung verlangt
wird.
Die Donatorkonzentration, die Schichtdicke und die
Breite des n'-Typ GaAs-Gebiets 31a werden auf eine geeig
nete Konzentration und Größe in Übereinstimmung mit der
verlangten Charakteristik des FET's bestimmt, und wenn die
Breite des n-Typ GaAs-Gebiets 3a 1 µm beträgt und die Dona
torkonzentration des n-Typ GaAs-Gebiets 3a 2 × 1017/cm3
beträgt, die Donatorkonzentration des n'-Typ GaAs-Gebiets
31a etwa 6 × 1017/cm3 und die Dicke des n'-Typ GaAs-Ge
biets 31a 0,2 µm beträgt und die Breite davon 0,7 µm be
trägt, kann die Gate/Drain-Durchschlagsspannung oberhalb
von -15 V liegen, wodurch eine hinreichende Charakteristik
erzielt wird, welche für ein Halbleiterbauelement hoher
Leistung verlangt wird.
Bei dieser Ausführungsform wird durch das oben be
schriebene Herstellungsverfahren die n-Typ GaAs-Schicht 75
gebildet, welche das n-Typ GaAs-Gebiet 3a, das n'-Typ
GaAs-Gebiet 31a und das n+-Typ GaAs-Gebiet 7a enthält, wo
durch die Tiefe der Oberflächenverarmungsschicht eines
Teils des GaAs-Halbleitersubstrats 1a, an welchem das ein
gravierte Gebiet 80 gebildet ist, hinreichend flach gebil
det werden kann, wodurch bei dem FET der ersten Ausfüh
rungsform die Erzeugung einer Kanalbeschränkung auf eine
angelegte Spannung vermieden werden kann, welche näher an
0 V als bei dem FET nach dem Stand der Technik liegt.
Daher ist es wie in Fig. 4(a) dargestellt bei dem FET
der ersten Ausführungsform möglich, eine gute Transkonduk
tanz (gm) zu erzielen, während die an die Gateelektrode 4
angelegte negative Spannung einen Wert besitzt, der näher
an 0 V als wie bei dem Stand der Technik liegt. Mit anderen
Worten, wenn wie in Fig. 4(b) dargestellt die Gatespannung
mit gleichen Intervallen von der negativen Seite nahe an
0 V herankommt, wird der Drainstrom etwa mit gleichen In
tervallen sogar in der Nähe von 0 V ansteigen.
Da die Gateelektrode 4 an einer Position vorgesehen
ist, welche sich näher an der Seite der Sourceelektrode 9
als an der Seite der Gateelektrode 8 zwischen der Draine
lektrode 8 und der Sourceelektrode 9 mit einer Versetzung
befindet, und ein n'-Typ GaAs-Gebiet 31a zwischen dem n-
Typ GaAs-Gebiet 3a und dem GaAs-Gebiet 7a der n+-Seite der
Drainseite befindet, kann die Konzentration bzw. Konzen
trierung des elektrischen Felds an dem Rand der Drainelektrode
8 verhindert werden, wodurch eine hinreichende FET-
Charakteristik erzielt wird, welche für ein Halbleiterbau
element mit hoher Durchschlagsspannung und hoher Leistung
verlangt wird.
Im folgenden wird eine Beschreibung der zweiten Aus
führungsform der Erfindung unter Bezugnahme auf die Zeich
nung gegeben.
Fig. 5 zeigt eine Querschnittsansicht, welche ein
Halbleiterbauelement in Übereinstimmung mit einer zweiten
Ausführungsform der vorliegenden Erfindung veranschau
licht. In Fig. 5 bezeichnen dieselben Bezugszeichen wie
die in Fig. 19 verwendeten Bezugszeichen dieselben oder
entsprechende Elemente. Bezugszeichen 1b bezeichnet ein
GaAs-Halbleitersubstrat. Bezugszeichen 100 bezeichnet eine
i-Typ GaAs-Schicht, welche auf dem GaAs-Halbleitersubstrat
1b gebildet ist. Bezugszeichen 2b bezeichnet eine p-Typ
GaAs-Schicht, welche auf dem GaAs-Halbleitersubstrat 1b
gebildet ist. Das schraffierte Gebiet 76 in der Figur be
zeichnet eine n-Typ GaAs-Schicht, welche auf dem GaAs-
Halbleitersubstrat 1b gebildet ist, und die n-Typ GaAs-
Schicht 76 enthält das n-Typ GaAs-Gebiet 3b, das n'-Typ
GaAs-Gebiet 31b und das n+-Typ GaAs-Gebiet 7b. Die Dona
torkonzentrationen des n-Typ GaAs-Gebiets 3b, des n+-Typ
GaAs-Gebiets 31b und des n+-Typ GaAs-Gebiets 7b sind die
selben wie diejenigen des n-Typ GaAs-Gebiets 3a, des n+-
Typ GaAs-Gebiets 31a und des n+-Typ GaAs-Gebiets 7a der
ersten Ausführungsform.
Die n-Typ GaAs-Schicht 76 des Halbleiterbauelements
dieser Ausführungsform enthält das n-Typ GaAs-Gebiet 3b,
welches ein erstes Gateelektrodengebiet einer vorbestimm
ten Länge in etwa an dem mittleren Teil seiner oberen
Oberfläche besitzt, das n'-Typ GaAs-Gebiet 31b, welches
benachbart zu dem n-Typ GaAs-Gebiet 3b an der Drainseite
davon gebildet ist, das n-Typ GaAs-Gebiet 7b der Drainseite,
welches an der Drainseite des n'-Typ GaAs-Gebiets
31b benachbart zu dem n'-Typ GaAs-Gebiet 31b gebildet ist,
und das n-Typ GaAs-Gebiet 7b der Sourceseite, welches an
der Sourceseite des n-Typ GaAs-Gebiets 3b benachbart zu
der Sourceseite des n-Typ GaAs-Gebiets 3b gebildet ist.
Bezugszeichen 8 bezeichnet eine Drainelektrode, welche auf
dem n+-Typ GaAs-Gebiet 7b der Drainseite gebildet ist, Be
zugszeichen 9 bezeichnet eine Sourceelektrode, welche auf
dem n+-Typ GaAs-Gebiet 7b der Sourceseite gebildet ist,
und Bezugszeichen 4b bezeichnet eine Gateelektrode. Die
Gateelektrode 4b ist durch die WSi-Schicht 41b, welche auf
dem n-Typ GaAs-Gebiet 3b mit einem normalen Schottky-Über
gang angeordnet ist, die W-Schicht 42b, welche auf die
WSi-Schicht 41b geschichtet ist, die WSi-Schicht 43b, wel
che auf die W-Schicht 42b geschichtet ist, und die W-
Schicht 44b gebildet, welche auf die WSi-Schicht 43b ge
schichtet ist. Hierbei ist die Dicke der WSi-Schicht 41b
größer als 100 nm, die Dicke der W-Schicht 42b beträgt
100 nm, die Dicke der WSi-Schicht 43b und der W-Schicht 44b
beträgt jeweils 200 nm. Die Dicke der WSi-Schicht 43b kann
aber auch 100 nm und die Dicke der W-Schicht 44b 300 nm be
tragen. Ferner beträgt die Gatelänge der Gateelektrode 4b
in Übereinstimmung mit den Spezifizierungen üblicherweise
0,5 bis 1,0 µm.
Das in Fig. 5 dargestellte Halbleiterbauelement ist
ein SAGFET mit einer abgesetzten bzw. versetzten Gatekon
struktion, wobei die Gateelektrode 4 an einer Position an
geordnet ist, welche sich näher an der Seite der Source
elektrode als an der Seite der Drainelektrode zwischen der
Drainelektrode 8 und der Sourceelektrode 9 befindet, und
das n'-Typ GaAs-Gebiet 31b einer vorbestimmten Länge an
der Drainseite der Gateelektrode gebildet ist.
Darüber hinaus ist die BPLDD-Struktur, bei welcher die
Schicht 2b des p-Typs unter der Schicht des n-Typs gebil
det ist, ähnlich wie bei der ersten Ausführungsform ausgebildet,
und es kann die gewöhnliche LDD-Struktur verwendet
werden, bei welcher diese Schicht des p-Typs nicht vorge
sehen ist.
Im folgenden wird eine Beschreibung eines Verfahrens
zum Herstellen eines Halbleiterbauelements der zweiten
Ausführungsform anhand der in Fig. 6(e) bis 6(f) darge
stellten Querschnittsansichten gegeben.
Zuerst werden ähnlich wie bei dem Verfahren nach dem
Stand der Technik und der ersten Ausführungsform die i-Typ
GaAs-Schicht 100, die p-Typ GaAs-Schicht 20j und die n-Typ
GaAs-Schicht 31j aufeinanderfolgend gebildet, und es wer
den wie in Fig. 6(a) dargestellt die WSi-Schicht 410b, die
W-Schicht 420b, die WSi-Schicht 430b und die W-Schicht
440b aufeinanderfolgend auf der n-Typ GaAs-Schicht 31j der
Oberfläche des GaAs-Halbleitersubstrats durch beispiels
weise Zerstäuben gebildet.
Danach wird die Strukturierung zur Bildung eines Teils
der Gateelektrode 4b durchgeführt, und in Übereinstimmung
mit dieser Struktur wird die WSi-Schicht 430b und die W-
Schicht 440b durch RIE derart entfernt, daß zur Bildung
der Gateelektrode benötigte Teile der obersten W-Schicht
440b und der obersten WSi-Schicht 430b verbleiben, wodurch
die W-Schicht 44b und die WSi-Schicht 43b wie in Fig. 6(b)
dargestellt gebildet werden. Es wird hier ein Verfahren
wie RIE durchgeführt, da es bei Verwendung dieses Verfah
rens leicht ist, die dritte oberste W-Schicht 420b zur Er
fassung des Abschlußpunktes des Ätzens zu verwenden.
Nach der Bildung der W-Schicht 44b und der WSi-Schicht
43b wird die in Fig. 6(c) dargestellte Seitenwand 51 durch
ein ähnliches Verfahren wie bei der ersten Ausführungsform
gebildet. Danach werden unter Verwendung der W-Schicht
44b, der WSi-Schicht 43b und der Seitenwand 51 als Maske
und unter Verwendung der W-Schicht 420b und der WSi-
Schicht 410b als Durchgangschicht Si-Ionen in das GaAs-
Halbleitersubstrat implantiert, wodurch das n'-Typ GaAs-
Gebiet 310b und das n-Typ GaAs-Gebiet 3b gebildet werden.
Dadurch kann auf der p-Typ GaAs-Schicht 20b, in welche
sich die p-Typ GaAs-Schicht 20j wie in Fig. 6(c) darge
stellt verwandelt hat, die n-Typ GaAs-Schicht 32b gebildet
werden, welche das n'-Typ GaAs-Gebiet 310b und das n-Typ
GaAs-Gebiet 3b enthält.
Danach wird wie in Fig. 6(d) dargestellt auf einem Ge
biet von der Position auf der W-Schicht 44b und der WSi-
Schicht 43b bis zu einer Position in einer vorbestimmten
Entfernung von der Drainseite der W-Schicht 44b und der
WSi-Schicht 43b auf die Drainseite zu das Fotoresist 6 mit
einer Versetzung wie bei der ersten Ausführungsform gebil
det. Nach der Bildung des Fotoresists 6 unter Verwendung
der W-Schicht und der WSi-Schicht 43b, der Seitenwände 51
und des Fotoresists 6 als Maske und unter Verwendung der
W-Schicht 420b und der WSi-Schicht 410b als Durchgangs
schicht werden Si-Ionen implantiert. Dadurch wird auf der
p-Typ GaAs-Schicht 2b, in welche sich die p-Typ GaAs-
Schicht 20b verwandelt hat, die n-Typ GaAs-Schicht 33b ge
bildet, welche das n-Typ GaAs-Gebiet 3b, das n'-Typ GaAs-
Gebiet 310b und das n+-Typ GaAs-Gebiet 70b enthält.
Nach der Bildung dieser Schichten werden das Fotore
sist 6 und die Seitenwand 51 entfernt, und des weiteren
wird unter Verwendung der W-Schicht 44b und der WSi-
Schicht 43b als Maske das isotrope Ätzen bezüglich der W-
Schicht 420b und der WSi-Schicht 410b durchgeführt. Da
durch werden die W-Schicht 42b und die WSi-Schicht 41b ge
bildet, und die Gateelektrode 4b ist fertiggestellt.
Nach der Fertigstellung der Gateelektrode 4b wird das
GaAs-Halbleitersubstrat durch ein Ausheizverfahren akti
viert, und es wird die n-Typ GaAs-Schicht 76 gebildet,
welche das n-Typ GaAs-Gebiet 3b, das n'-Typ GaAs-Gebiet
31b und das n+-Typ GaAs-Gebiet 7b enthält. Mit anderen
Worten, das Halbleitersubstrat 1b, welches die p-Typ GaAs-
Schicht 26 und die n-Typ GaAs-Schicht 76 enthält, wird auf
der i-Typ GaAs-Schicht 100 gebildet.
Danach werden wie in Fig. 6(f) dargestellt, die Drain
elektrode 8 und die Sourceelektrode 9 auf den jeweiligen
n+-Typ GaAs-Gebieten 7b gebildet, wodurch der FET fertig
gestellt wird.
Im folgenden wird eine Beschreibung des Betriebs und
der Funktion der zweiten Ausführungsform gegeben.
Wenn ähnlich wie bei der ersten Ausführungsform eine
negative Spannung an die Gateelektrode 4b angelegt wird,
wird die Gateverarmungsschicht einer Tiefe entsprechend
der Spannung auf das n-Typ GaAs-Gebiet 3b unter der Ga
teelektrode 4 zu verbreitert. Dadurch, daß sich die Ver
armungsschicht derart verbreitert, verringert sich die
Dicke des Kanals unter der Gateelektrode 4, und in Über
einstimmung mit der Größe der angelegten Spannung kann der
Drainstrom ID gesteuert werden, welcher auf die Sour
ceelektrode 9 zu fließt.
Da bei der zweiten Ausführungsform die Seitenwand 51
auf der W-Schicht 420b gebildet ist, wird das n'-Typ GaAs-
Gebiet 310b nicht bei dem Ätzen zur Bildung der Seitenwand
51 geätzt, und der eingravierte Teil 80 wie bei dem Bau
element nach dem Stand der Technik und der ersten Ausfüh
rungsform (entsprechend Fig. 19 und Fig. 1) wird nicht ge
bildet. Es ist daher möglich, die Kanalbeschränkung infol
ge des eingravierten Teils 80 zu verhindern und eine gute
Transkonduktanz bis in die Nähe von 0 V zu erzielen.
Da die Gateelektrode 4 an einer Position angeordnet
ist, welche sich näher an der Seite der Sourceelektrode 9
als an der Seite der Drainelektrode 8 zwischen der Drainelektrode
8 und der Sourceelektrode 9 befindet, und das n'-
Typ GaAs-Gebiet 31b zwischen dem n-Typ GaAs-Gebiet 3b und
dem n+-Typ GaAs-Gebiet 7b der Drainseite vorgesehen ist,
kann darüber hinaus die Konzentration des elektrischen
Felds an dem Rand der Drainelektrode 8 verhindert werden,
wodurch eine hinreichende FET-Charakteristik erzielt wird,
welche für ein Halbleiterbauelement mit hoher Durch
schlagsspannung und hoher Leistung verlangt wird. Da die
Gateelektrode 4b aus einer Laminierungsschichtstruktur aus
Wsi und W gebildet ist, kann ferner eine Reduzierung des
Widerstands der Gateelektrode erzielt werden.
Wie oben beschrieben, ist bei der zweiten Ausführungs
form die Seitenwand 51 auf der W-Schicht 420b gebildet,
und unter Verwendung der W-Schicht 44b, der WSi-Schicht
43b und der Seitenwand 51 als Maske und unter Verwendung
der W-Schicht 420b und der WSi-Schicht 410b als Durch
gangsschicht werden Si-Ionen in das GaAs-Halbleiter
substrat implantiert, und danach wird unter Verwendung des
Resits 6, der W-Schicht 44b und der WSi-Schicht 43b und
der Seitenwand 51 als Maske und unter Verwendung der W-
Schicht 420 und der WSi-Schicht 410 als Durchgangsschicht
die Si-Ionenimplantierung weiter durchgeführt, und es wer
den Teile außerhalb des gewünschten Teils der W-Schicht
420b und der WSi-Schicht 410b geätzt, wodurch die Ga
teelektrode 4b gebildet wird. Daher wird der bzw. das
nicht eingravierte Teil 80 auf dem Halbleitersubstrat bei
der Bildung der Seitenwand 51 gebildet, wodurch zusätzlich
zu den Wirkungen des Bauelements nach dem Stand der Tech
nik und der ersten Ausführungsform ein FET mit hoher Lei
stung hergestellt werden kann, bei welchem die Kanalbe
schränkung weiter herabgesetzt werden kann.
Da die Gateelektrode 4b aus einer Laminierungsschicht
struktur aus WSi und W gebildet ist, kann darüber hinaus
eine Reduzierung des Widerstands der Gateelektrode erzielt
werden.
Im folgenden wird eine Beschreibung einer dritten Aus
führungsform der vorliegenden Erfindung gegeben.
Fig. 7 zeigt eine Querschnittsansicht, welche ein
Halbleiterbauelement in Übereinstimmung mit einer dritten
Ausführungsform der vorliegenden Erfindung veranschau
licht. In Fig. 7 bezeichnen dieselben Bezugszeichen wie in
Fig. 1 dieselben oder entsprechende Elemente. Bezugszei
chen 1c bezeichnet ein GaAs-Halbleitersubstrat. Bezugszei
chen 100 bezeichnet eine i-Typ GaAs-Schicht, welche auf
dem GaAs-Halbleitersubstrat 1a gebildet ist. Bezugszeichen
2c bezeichnet eine p-Typ GaAs-Schicht, welche auf dem
GaAs-Halbleitersubstrat 1c gebildet ist. Das schraffierte
Gebiet 77 in der Figur bezeichnet eine n-Typ GaAs-Schicht,
welche auf dem GaAs-Halbleitersubstrat 1c gebildet ist.
Die n-Typ GaAs-Schicht 77 enthält das n-Typ GaAs-Gebiet
3c, das n'-Typ GaAs-Gebiet 31c und das n+-Typ GaAs-Gebiet
7c, und Bezugszeichen 80 bezeichnet ein eingraviertes
Teil, welches auf dem GaAs-Halbleitersubstrat 1c gebildet
ist. Die Donatorkonzentrationen des n-Typ GaAs-Gebiets 3c,
des n'-Typ GaAs-Gebiets 31c und des n+-Typ GaAs-Gebiets 7c
besitzen denselben Wert wie diejenigen des n-Typ GaAs-Ge
biets 3a, des n'-Typ GaAs-Gebiets 31a und des n+-Typ GaAs-
Gebiets 7a der ersten Ausführungsform, und die Gatebreite
besitzt denselben Wert wie diejenige der ersten Ausfüh
rungsform.
Die n-Typ GaAs-Schicht 77 des Halbleiterbauelements
dieser Ausführungsform enthält das n-Typ GaAs-Gebiet 3c,
welches ein erstes Gateelektrodenanhaftungsgebiet einer
vorbestimmten Länge an etwa einem mittleren Teil an seiner
oberen Oberfläche aufweist, das n'-Typ GaAs-Gebiet 31c der
Drainseite, welches an der Drainseite des n-Typ GaAs-Ge
biets 3c benachbart zu dem n-Typ GaAs-Gebiet 3c gebildet
ist, und das n-Typ GaAs-Gebiet 7c der Drainseite, welches
an der Drainseite des n'-Typ GaAs-Gebiets 31c benachbart
zu dem n'-Typ GaAs-Gebiet 31c gebildet ist, das n'-Typ
GaAs-Gebiet 31c der Sourceseite, welches an der Source
seite des n-Typ GaAs-Gebiets benachbart zu dem n-Typ GaAs-
Gebiet gebildet ist, und das n-Typ GaAs-Gebiet 7c der
Drainseite, welches an der Sourceseite des n'-Typ GaAs-Ge
biets 31c benachbart zu dem n'-Typ GaAs-Gebiet 31c gebil
det ist, und Bezugszeichen 8 bezeichnet eine Drainelektro
de, welche auf dem n+-Seiten GaAs-Gebiet 7c der Drainseite
gebildet ist, Bezugszeichen 9 bezeichnet eine Sourceelek
trode, welche auf dem n+-Typ GaAs-Gebiet 7c der Source
elektrode gebildet ist, Bezugszeichen 41c bezeichnet eine
WSi-Schicht, welche die Gateelektrode bildet, Bezugszei
chen 42c bezeichnet eine W-Schicht, welche die Gateelek
trode bildet, und die Gateelektrode 4c wird durch die WSi-
Schicht 41c und die W-Schicht 42c gebildet.
Das in Fig. 7 dargestellte Halbleiterbauelement stellt
einen SAGFET dar, welcher eine versetzte Konstruktion be
sitzt, bei welcher die Gateelektrode 4 an einer Position
angeordnet ist, welche sich näher an der Seite der Source
elektrode als an der Seite der Drainelektrode zwischen der
Drainelektrode 8 und der Sourceelektrode 9 befindet, und
die Länge des n'-Typ GaAs-Gebiets 31c der Drainseite ist
größer als die Länge des n'-Typ GaAs-Gebiets 31c der
Sourceseite.
Ferner ist die BPLDD-Struktur, bei welcher die p-Typ-
Schicht 2c unter der n-Typ-Schicht gebildet ist, ähnlich
wie bei der ersten Ausführungsform ausgebildet, und es
kann die gewöhnliche LDD-Struktur ebenso verwendet werden,
bei welcher diese p-Typ Schicht nicht vorgesehen ist.
Im folgenden wird eine Beschreibung eines Verfahrens
zum Herstellen eines Halbleiterbauelements der dritten
Ausführungsform in Verbindung mit das Verfahren betreffen
den Querschnittsansichten gegeben, welche in Fig. 8(a)-
8(f) dargestellt sind.
In der Figur bezeichnen dieselben Bezugszeichen wie in
Fig. 7 und Fig. 2 dieselben oder entsprechende Elemente.
Bezugszeichen 6c bezeichnet ein Resist, welches an einem
Gebiet auf der Oberfläche des Halbleitersubstrats in der
Nähe der Seitenwände von einem Teil in einer vorbestimmten
Entfernung von der Drainseite des verlangten Gebiets und
in einer vorbestimmten Entfernung von der Sourceseite ei
nes verlangten Gebiets zum Erzeugen der Gateelektrode ge
bildet ist. Bei dieser Ausführungsform ist die Länge von
der Drainseite der Gateelektrode bis zu der Drainseite des
Resists 6c größer als die Länge von der Sourceseite der
Gateelektrode bis zu der Sourceseite des Resists 6.
Zuerst wird durch ein ähnliches Verfahren wie bei dem
Stand der Technik und der oben beschriebenen Ausführungs
form, nachdem die i-Typ GaAs-Schicht 100, die p-Typ GaAs-
Schicht 20j und die n-Typ GaAs-Schicht 31j entsprechend
Fig. 2(a) gebildet sind, wie in Fig. 8(a) dargestellt die
Gateelektrode 4c, welche ein schwerschmelzendes Metall
enthält, unter Durchführung einer Fotolithographie und ei
nes nachfolgenden Trockenätzens beispielsweise gebildet,
wobei WSi als untere Schicht und W als obere Schicht je
weils auf der n-Typ Halbleiterschicht 31j auf eine Dicke
von jeweils 200 nm aufgeschichtet sind. Die Gateelektrode
ist als aufgeschichtete Struktur der WSi-Schicht 41c und
der W-Schicht 42c gebildet, um den Gatewiderstand zu redu
zieren, und die gesamte Schichtdicke und das Schicht
dickenverhältnis sind optional. Ferner ist das verwendete
Metall nicht auf WSi und W beschränkt, und es können bei
spielsweise die Kombinationen von Pt, Au, Ti, Mo, Al und
WSi willkürlich gewählt werden.
Als nächstes wird wie in Fig. 8(b) dargestellt die
Isolierungsschicht 5 beispielsweise aus SiO durch Plasma-
CVD auf eine Dicke von 400 nm aufgetragen, und wie in Fig.
8(c) dargestellt wird die Seitenwand 51 lediglich an der
Seitenwand der Gateelektrode 4c durch eine Trockenätztech
nik wie ein ICR-Ätzen selektiv gebildet. Zwar hängt die
Breite der Seitenwand 5(Lsw) von dem Trockenätzen ab, den
noch beträgt die Breite etwa 50 bis 70% der Dicke der SiO-
Schicht 5, welche anfänglich aufgetragen ist.
Danach werden wie in Fig. 8(e) dargestellt unter Ver
wendung der Gateelektrode 4c und der Seitenwand 51 als
Maske unter Durchführung einer Ionenimplantierung von Si-
Ionen bei einer Beschleunigungsspannung von 80 keV und ei
nem Dosisbetrag bzw. von 5 × 1012/cm2 das n'-Typ GaAs-Ge
biet 310c und das n-Typ GaAs-Gebiet 3c gebildet. Dadurch
kann auf der p-Typ GaAs-Schicht 20c, in welche sich die p-
Typ GaAs-Schicht 20j verwandelt hat, die n-Typ GaAs-
Schicht 32c gebildet werden, welche das n'-Typ GaAs-Gebiet
310c und das n-Typ GaAs-Gebiet 3c enthält.
Nachdem wie in Fig. 8(e) dargestellt das Resist 6c an
einem Gebiet gebildet ist, welches sich von einer Position
von 1 µm von der Drainseite der Gateelektrode 4c entfernt
auf die Drainseite zu bis auf eine Position von 0,5 µm von
der Sourceseite der Gateelektrode 4c entfernt auf die
Sourceseite zu erstreckt, wird danach unter Verwendung des
Resists 6c, der Gateelektrode 4c und der Seitenwand 51 als
Maske die Implantierung von Si-Ionen bei einer Beschleuni
gungsspannung von 100 keV und einem Dosisbetrag von 3 ×
1013/cm2 durchgeführt. Dadurch kann die n-Typ GaAs-Schicht
33c, welche das n-Typ GaAs-Gebiet 3c, das n'-Typ GaAs-Ge
biet 3c, das n'-Typ GaAs-Gebiet 3c und das n+-Typ GaAs-Ge
biet 70c enthält, auf der p-Typ GaAs-Schicht 2c gebildet
werden, in welche sich die p-Typ GaAs-Schicht 20c verwan
delt hat.
Danach werden nach der Entfernung des Fotoresists 6c
und der Seitenwand 51 das n'-Typ GaAs-Gebiet 31c und das
n+-Typ GaAs-Gebiet 70c durch das Ausheizverfahren akti
viert. Dadurch wird die n-Typ GaAs-Schicht 77 gebildet,
welche das n-Typ GaAs-Gebiet 3c, das n-Typ GaAs-Gebiet
31c und das n+-Typ GaAs-Gebiet 7c enthält. Mit anderen
Worten, es wird das Halbleitersubstrat 1a, welches die p-
Typ GaAs-Schicht 2c und die n-Typ GaAs-Schicht 77 auf
weist, auf der i-Typ GaAs-Schicht 100 wie in Fig. 8(f)
dargestellt gebildet.
Nach der Bildung des GaAs-Halbleitersubstrats 1c wer
den wie in Fig. 8(f) dargestellt die Drainelektrode 8 und
die Sourceelektrode 9 auf dem n+-Typ GaAs-Gebiet 7c durch
Aufdampfung und Abheben gebildet, wodurch der FET fertig
gestellt wird.
Im folgenden wird eine Beschreibung des Betriebs und
der Funktion der dritten Ausführungsform gegeben.
Der Betrieb und die Funktion des FET's der dritten
Ausführungsform entsprechen denen der ersten Ausführungs
form, und die Tiefe der Oberflächenverarmungsschicht in
dem n'-Typ GaAs-Gebiet 31c unter dem eingravierten Teil 80
ist dadurch flacher als die Oberflächenverarmungsschicht
des n-Typ GaAs-Gebiets 3j des Elements nach dem Stand der
Technik, daß die Donatorkonzentration des n'-Typ GaAs-Ge
biets 31c größer als diejenige des n-Typ-GaAs-Gebiets 3j
des FET's nach dem Stand der Technik ist. Dadurch kann die
Kanalbeschränkung herabgesetzt werden, und es kann ein gu
ter Transkonduktanzwert (gm) sogar dann erzielt werden,
wenn die Gatespannung 0 V beträgt.
Darüber hinaus ist bei der dritten Ausführungsform das
n'-Typ GaAs-Gebiet 31c ebenso an der Sourceseite der Ga
teelektrode vorgesehen, und die Gateelektrode 4 ist an ei
ner Position angeordnet, welche sich näher an der Seite
der Sourceelektrode 9 als an der Seite der Drainelektrode
8 zwischen der Drainelektrode 8 und der Sourceelektrode 9
befindet, und die Länge des n'-Typ GaAs-Gebiets 3c der
Drainseite ist größer als die Länge des n'-Typ GaAs-Gebiets
3c der Sourceseite, wodurch die Konzentration des
elektrischen Felds an dem Rand der Drainelektrode 8 ver
hindert werden kann und die FET-Charakteristik erzielt
wird, welche für ein Halbleiterbauelement mit hoher Durch
schlagsspannung und hoher Leistung verlangt wird.
Des weiteren ist bei der dritten Ausführungsform eben
so das n'-Typ GaAs-Gebiet 31c zwischen dem n-Typ GaAs-Ge
biet 3c und dem n+-Typ-GaAs-Gebiet 7c der Drainseite und
der Sourceseite vorgesehen, wodurch das n+-GaAs-Gebiet ho
her Konzentration nicht nahe der Gateelektrode existiert
und ein Leckstrom, welcher erzeugt wird, wenn eine weitere
große negative Spannung an die Gateelektrode angelegt
wird, unterdrückt wird, wodurch eine Verbesserung der
Durchschlagsspannung (Vgso) zwischen der Gate- und Source
Elektrode erzielt wird.
Während beispielsweise in einem Fall, bei welchem das
Intervall zwischen der Gate/Sourceelektrode 0,8 µm und das
Intervall der Gate/Drain-Elektrode 2,5 µm beträgt, gilt für
das Bauelement nach dem Stand der Technik Vgso = -6 V, und
wenn das n'-Typ GaAs-Gebiet 31c an der Seite der Source
elektrode um 0,5 µm bestimmt ist, tritt eine Verbesserung
Vgso = -10 V auf.
Darüber hinaus kann durch Ausbildung der Gateelektrode
als Doppelschichtstruktur, welche W und WSi enthält, der
Gatewiderstand auf etwa 1/6 bezüglich der Gateelektrode
bestimmt werden, welche lediglich WSi enthält, und es kann
der Betrieb bei hoher Frequenz verbessert werden.
Da wie oben beschrieben bei der dritten Ausführungs
form das Resist 6c an einem Gebiet auf dem GaAs-Halblei
tersubstrat von einer Position in einer ersten vorbestimm
ten Entfernung von der Drainseite der Gateelektrode 4c bis
zu einer Position in einer zweiten vorbestimmten Entfer
nung von der Sourceseite der Gateelektrode 4c gebildet ist
und unter dessen Verwendung als Maske die Ionenimplantie
rung durchgeführt wird, um ein n+-Typ GaAs-Gebiet zu bil
den, kann das n'-Typ GaAs-Gebiet 31c ebenso an der Source
seite der Gateelektrode 4c gebildet werden. Daher wird zu
sätzlich zu dem Effekt der ersten Ausführungsform ein
Halbleiterbauelement erlangt, bei welchem die Gate/Source-
Durchschlagsspannung erhöht ist und bei welchem ein gerin
gerer Leckstrom auftritt.
Entsprechend einer vierten Ausführungsform wird ein
Beispiel eines Herstellungsverfahrens unter Bezugnahme auf
Fig. 9(a)-9(e) beschrieben, bei welchem das eingravier
te Teil 80 nicht wie bei dem Herstellungsverfahren der
dritten Ausführungsform gebildet wird.
In Fig. 9 bezeichnen dieselben Bezugszeichen wie in
Fig. 8 dieselben oder entsprechende Teile. Bezugszeichen
51d bezeichnet eine Isolierungsschicht, und Bezugszeichen
6d bezeichnet ein Fotoresist, welches auf der Isolierungs
schicht 51d vorgesehen ist.
Durch ein ähnliches Verfahren wie bei dem Bauelement
nach dem Stand der Technik und der oben beschriebenen Aus
führungsformen wird nach der Bildung der in Fig. 2(a) dar
gestellten i-Typ GaAs-Schicht 100, der p-Typ GaAs-Schicht
20j und der n-Typ GaAs-Schicht 31j die Gateelektrode 4c,
welche ein schwerschmelzendes Metall enthält bzw. daraus
besteht, durch Durchführung einer Fotolithographie und ei
ner Trockenätztechnik gebildet, nachdem WSi als untere
Schicht und W als obere Schicht einer Dicke von jeweils
200 nm auf der n-Typ GaAs-Schicht 31j wie in Fig. 9(b) dar
gestellt aufgetragen wurde. Die laminierte Schichtstruktur
ist aus demselben Grund wie bei der dritten Ausführungs
form gebildet.
Nachdem entsprechend Fig. 9(c) die Isolierungsschicht
etwa aus SiO durch beispielsweise Plasma-CVD auf eine
Schichtdicke entsprechend der Enddimension der Seitenwand
beispielsweise von 250 nm aufgeschichtet wurde, wird das
Resist 6d an einem Gebiet von einer Position von 1 µm von
der Drainseite der Gateelektrode 4c auf die Drainseite zu
bis auf eine Position von 0,5 µm von der Sourceseite der
Gateelektrode 4c auf die Sourceseite zu gebildet. Danach
wird das Trockenätzen durch beispielsweise ECR-Ätzen
durchgeführt, um die Isolierungsschicht 51d zu bilden.
Entsprechend Fig. 9(d) werden unter Verwendung des Re
sists 6d, der Isolierungsschicht 51d und der Gateelektrode
4c als Maske Si-Ionen bei einer Beschleunigungsspannung
von 100 keV und einem Dosisbetrag von 3 × 1013/cm2 implan
tiert, wodurch die n-Typ GaAs-Schicht 33d, welche das n-
Typ GaAs-Gebiet 3d und das n+-Typ GaAs-Gebiet 71d enthält,
auf der p-Typ GaAs-Schicht 20d gebildet wird, in welche
sich die p-Typ GaAs-Schicht 20j verwandelt hat.
Nach der Entfernung des Resists 6d werden unter Ver
wendung der Gateelektrode 4c und der Isolierungsschicht
51d der Seite des Oberflächenteils der Gateelektrode 4c
als Maske und unter Verwendung der Isolierungsschicht 51d,
welche an der Oberfläche des Halbleitersubstrats als
Durchgangsschicht gebildet ist, wieder Si-Ionen bei der
Beschleunigungsspannung von 80 keV und dem Dosisbetrag von
5 × 1012/cm2 implantiert, wodurch die n-Typ GaAs-Schicht
33d, welche das n-Typ GaAs-Gebiet 3d, das n'-Typ GaAs-Ge
biet 31d und das n+-Typ GaAs-Gebiet 77d enthält, auf der
p-Typ GaAs-Schicht 2d gebildet wird, in welche sich die p-
Typ GaAs-Schicht 20d verwandelt hat.
Danach wird das Verfahren zur Aktivierung des n'-Typ
GaAs-Gebiets 31d und des n+-Typ GaAs-Gebiets 71d gleich
zeitig durchgeführt, wodurch die n-Typ GaAs-Schicht 77d
gebildet wird. Das Aktivierungsverfahren kann jeweils ge
trennt durchgeführt werden.
Schließlich wird die Isolierungsschicht 51d entfernt,
und wie in Fig. 9(e) dargestellt werden eine Sourceelek
trode 8 und eine Drainelektrode 9, welche jeweils Au-
Ge/Ni/Au enthalten bzw. daraus bestehen und eine Ohm'sche
Eigenschaft besitzten, an vorgeschriebenen Positionen auf
dem jeweiligen n+-Typ Halbleiter-Gebiet 7d gebildet, wo
durch der SAGFET der BPLDD-Struktur fertiggestellt wird,
welche kein eingraviertes Teil 80 enthält.
Auf diese Weise wird bei dieser Ausführungsform die
Isolierungsschicht 51d anstelle der Seitenwand 51, welche
bei der dritten Ausführungsform gebildet ist, gebildet,
und es wird die Ionenimplantierung unter deren Verwendung
als Maske und einer Durchgangsschicht gebildet. Daher kann
durch Bilden der Isolierungsschicht 51d unter Verwendung
des Ätzverfahrens, welches unterschiedlich zu demjenigen
in einem Fall des Bildens der Seitenwand 51 der dritten
Ausführungsform ist, das selektive Ätzverhältnis zwischen
den jeweiligen Isolierungsschichten 51d und der GaAs-
Schicht 77d einen hinreichend großen Wert annehmen, und
die n-Typ GaAs-Schicht 77 wird während des Entfernens der
Isolierungsschicht 51d nicht geätzt. Wenn die Oberfläche
der n-Typ GaAs-Schicht 77d geätzt wird, ist die Tiefe des
eingravierten Teils im Vergleich zu dem Stand der Technik
und der ersten und dritten Ausführungsform vernachlässig
bar.
Als Alternative dieses Herstellungsverfahrens ist es
möglich, die Ionenimplantierung nach dem Bearbeiten der
Isolierungsschicht 51d durch das in Fig. 9(c) dargestellte
Resist 6d, dem Entfernen des Resists 6d, wodurch sich der
Zustand entsprechend Fig. 9(d) ergibt, und unter Verwen
dung der Gateelektrode 4c und der Isolierungsschicht 51d
an der Seite des Oberflächenteils der Gateelektrode 4c als
Maske und unter Verwendung der Isolierungsschicht 51d,
welche an der Oberfläche des Halbleitersubstrats als Halb
durchgangsschicht gebildet ist, durchzuführen.
In Übereinstimmung mit diesem Verfahren ist durch Ein
stellen des Zustands der Ionenimplantierung möglich, das
n-Typ GaAs-Gebiet, das n'-Typ GaAs-Gebiet 31d und das n+-
Typ GaAs-Gebiet 71d zu bilden, und das Verfahren der Io
nenimplantierung des ersten Herstellungsverfahrens kann
ausgelassen werden.
Da wie oben beschrieben bei der vierten Ausführungs
form die n'-Typ GaAs-Schicht ebenso an der Sourceseite
ähnlich wie bei der dritten Ausführungsform gebildet ist,
kann die Tiefe der Oberflächenverarmungsschicht mit dem
selben Effekt wie bei der dritten Ausführungsform flacher
ausgebildet werden. Des weiteren wird bei diesem Verfahren
zum Herstellen eines Halbleiterbauelements nach dem Bilden
der Isolierungsschicht die Isolierungsschicht entfernt,
wobei ein Teil von einer Position in einer vorbestimmten
Entfernung von der Drainseite der Gateelektrode auf die
Drainseite bis zu einer Position in einer zweiten vorbe
stimmten Entfernung von der Sourceseite der Gateelektrode
auf die Sourceseite zu verbleibt, und es wird die Ionenim
plantierung unter dessen Verwendung als Maske, einer
Durchgangsschicht oder einer halbdurchlässigen Schicht
durchgeführt, und zusätzlich zu dem Effekt der dritten
Ausführungsform wird kein eingraviertes Teil gebildet, wo
durch die Kanalbeschränkung weiter herabgesetzt werden
kann.
Im folgenden wird eine Beschreibung einer fünften Aus
führungsform der vorliegenden Erfindung gegeben.
Fig. 10 zeigt eine Querschnittsansicht, welche ein
Halbleiterbauelement in Übereinstimmung mit einer fünften
Ausführungsform der vorliegenden Erfindung veranschau
licht. In Fig. 10 bezeichnen dieselben Bezugszeichen wie
jene von Fig. 1 dieselben oder entsprechende Teile. Be
zugszeichen 1e bezeichnet ein GaAs-Halbleitersubstrat. Bezugszeichen
100 bezeichnet eine i-Typ GaAs-Schicht, welche
auf dem GaAs-Halbleitersubstrat 1a gebildet ist. Bezugs
zeichen 2e bezeichnet eine p-Typ GaAs-Schicht, welche auf
dem GaAs-Halbleitersubstrat 1e gebildet ist, das schraf
fierte Gebiet 78 in der Figur bezeichnet eine n-Typ GaAs-
Schicht, welche auf dem GaAs-Halbleitersubstrat gebildet
ist, und die n'-Typ GaAs-Schicht 78 enthält das GaAs-Gebiet
3e, das n'-Typ GaAs-Gebiet 31e und das n+-Typ GaAs-Gebiet
7e, und die Donatorkonzentration des n-Typ GaAs-Gebiets
3e, des n'-Typ GaAs-Gebiets 31e und des n+-Typ GaAs-Ge
biets 7e besitzt denselben Wert wie diejenige des n-Typ
GaAs-Gebiets 3a, des n'-Typ GaAs-Gebiets 31a und des n+-
Typ GaAs-Gebiets 7a der ersten Ausführungsform.
Darüber hinaus bezeichnet Bezugszeichen 4e eine
Gateelektrode, welche ein schwerschmelzbares Metall wie
WSi enthält bzw. daraus besteht, welche auf dem n-Typ
GaAs-Gebiet 3e angeordnet ist, und Bezugszeichen 4e-1, 4e-
2 bezeichnen herausragende Teile, welche an den Seiten der
Drainseite und der Sourceseite der Gateelektrode jeweils
vorgesehen sind und auf die Drainseite bzw. die Source
seite zu herausragen. Die Breite der Übergangsoberfläche
der Gateelektrode 4e und des n-Typ GaAs-Gebiets 3e beträgt
0,5 µm bis 1,0 µm, und der Überlappungsbetrag der herausra
genden Teile 4e-1, 4e-2 beträgt 0,2 bis 0,25 µm.
Danach wird das n-Typ GaAs-Gebiet 3e unter der Ga
teelektrode 4e sowie unter den herausragenden Teilen 4e-1,
4e-2 angeordnet, und die Sourceseite des herausragenden
Teils 4e-1 wird oberhalb der Sourceseite des n-Typ GaAs-
Gebiets 3e positioniert, und die Drainseite des herausra
genden Teils 4e-2 wird oberhalb der Drainseite des n-Typ
GaAs-Gebiets 3e positioniert.
Ferner stellt das Halbleiterbauelement dieser Ausfüh
rungsform einen SAGFET dar, welcher eine Versetzungskon
struktion einer Anordnung der Gateelektrode 4e an einer
Position besitzt, welche näher der Seite der Sourceseite
als der Seite der Drainelektrode zwischen der Drainelek
trode 8 und der Sourceelektrode 9 befindlich ist, wobei
die Länge x1 des n'-Typ GaAs-Gebiets 31e der Drainseite
größer ist als die Länge x2 des n'-Typ GaAs-Gebiets 31e
der Sourceseite.
Ferner ist die BPLDD-Struktur, bei welcher die p-Typ
Schicht 2 unter der n-Typ Schicht gebildet ist, ähnlich
wie in dem Fall der ersten Ausführungsform, und es kann
die gewöhnliche LDD-Struktur verwendet werden, welche
nicht diese p-Typ Schicht enthält.
Im folgenden wird eine Beschreibung des ersten Verfah
rens zum Herstellen eines Halbleiterbauelements der fünf
ten Ausführungsform unter Bezugnahme auf die in Fig.
11(a)-11(e) dargestellten Diagramme gegeben.
Zuerst wird ähnlich wie bei dem Verfahren nach dem
Stand der Technik das in Fig. 19(a) dargestellte GaAs-
Halbleitersubstrat gebildet, und es wird eine Isolierungs
schicht auf dem GaAs-Halbleitersubstrat gebildet. Danach
wird wie in Fig. 11(a) dargestellt ein Gebiet der Isolie
rungsschicht entfernt, auf welchem die Gateelektrode 4 ge
bildet wird, und es wird die Isolierungsschicht 10 der
Drainseite und der Sourceseite gebildet. Als Ergebnis wird
ein gefordertes Gebiet bloßgelegt, an welchem die Ga
teelektrode 4e gebildet wird.
Nach der Bildung der Isolierungsschicht 10 wird das
Elektrodenmaterial auf das geforderte Gebiet der n-Typ
GaAs-Schicht 31j und auf die Teile der Drainseite und der
Sourceelektrode der Isolierungsschicht 10 benachbart zu
dem geforderten Gebiet aufgetragen, und es wird die
Gateelektrode 4e, welche die herausragenden Teile 4e-1,
4e-2 aufweist, gebildet.
Nach der Bildung der Gateelektrode 4e wird wie in Fig.
11(c) dargestellt unter Verwendung der Gateelektrode 4e
als Maske und unter Verwendung der Isolierungsschicht 10
als Durchgangsschicht die Ionenimplantierung von Si in das
Halbleitersubstrat durchgeführt. Dadurch wird die n-Typ
GaAs-Schicht 32e, welche das n'-Typ GaAs-Gebiet 310e und
das n-Typ GaAs-Gebiet 3e enthält, auf der p-Typ GaAs-
Schicht 20 gebildet, in welche sich die p-Typ GaAs-Schicht
20j verwandelt hat.
Danach wird wie in Fig. 11(d) dargestellt das Fotore
sist 6e auf einem Gebiet der Isolierungsschicht 10 von ei
ner Position in einer vorbestimmten Entfernung von der
Drainseite der Gateelektrode 4e auf die Drainseite zu bis
zu einer Position in einer vorbestimmten Entfernung von
der Sourceseite der Gateelektrode auf die Sourceseite zu
gebildet, und des weiteren wird unter Verwendung der Ga
teelektrode 4e und des Fotoresists 6e als Maske und unter
Verwendung der jeweiligen Isolierungsschicht 10 als Durch
gangsschicht die Implantierung mit Si-Ionen in das GaAs-
Halbleitersubstrat durchgeführt. Dadurch kann die n-Typ
GaAs-Schicht 33e, welche das n-Typ GaAs-Gebiet 3e, das n'-
Typ GaAs-Gebiet 311e und das n+-Typ GaAs-Gebiet 70e ent
hält, auf der p-Typ GaAs-Schicht 2e gebildet werden, in
welche sich die p-Typ GaAs-Schicht 20e verwandelt hat.
Nach der Ionenimplantierung wird das Fotoresist 6e
entfernt, und das n'-Typ GaAs-Gebiet 311e und das n'-Typ
GaAs-Gebiet 70e werden durch Ausheizen aktiviert, und es
wird die n-Typ GaAs-Schicht 78 gebildet, welche wie in
Fig. 11(e) dargestellt das n-Typ GaAs-Gebiet 3e, das n'-
Typ GaAs-Gebiet 31e und das n-Typ GaAs-Gebiet 7e enthält.
Mit anderen Worten, es wird das Halbleitersubstrat 1e,
welches die p-Typ GaAs-Schicht 2e und die n-Typ GaAs-
Schicht 78 enthält, auf der i-Typ GaAs-Schicht 100 wie in
Fig. 11(f) dargestellt gebildet.
Nach dem Entfernen der jeweiligen Isolierungsschichten
10 werden die Drainelektrode 8 und die Sourceelektrode 9
wie in Fig. 11(e) dargestellt auf der n+-Typ GaAs-Schicht
7e durch Aufdampfung und Abheben gebildet, wodurch der FET
fertiggestellt wird.
Im folgenden wird eine erste Alternative dieser Aus
führungsformen beschrieben.
Bei dem oben beschriebenen Herstellungsverfahren wird
nach der Bildung der GaAs-Schicht 32b das Fotoresist 6e
gebildet. Anstelle des Fotoresists 6e können jedoch die
Seitenwände 51e und das Fotoresist 6e wie in Fig. 11(d)
dargestellt verwendet werden, um den FET der fünften Aus
führungsform zu bilden. In diesem Fall können die Isolie
rungsschicht 10 und die Seitenwand 51e, welche später ge
bildet werden, unterschiedliche Arten von Substanzen im
Vergleich zueinander enthalten.
Zuerst wird durch das ähnliche Verfahren wie oben be
schrieben die GaAs-Schicht 32e wie in Fig. 11(d) darge
stellt gebildet. Dadurch, daß bei dieser Ausführungsform
die Oberfläche des GaAs-Halbleitersubstrats von den jewei
ligen Isolierungsschichten 10 umhüllt ist, wird, sogar
wenn die Seitenwand 51e gebildet ist, die n-Typ GaAs-
Schicht 31j des GaAs-Halbleitersubstrats im Unterschied zu
dem Stand der Technik und der ersten Ausführungsform nicht
geätzt. Daher ist das Fotoresist 60e, welches auf die
Drainseite zu versetzt ist, wie in Fig. 11(d) dargestellt
gebildet.
Nach der Bildung der Seitenwand 51e wird wie in Fig.
11(d) dargestellt unter Verwendung der Gateelektrode 4e,
der Seitenwände 51e und des Fotoresists 60e als Maske und
unter Verwendung der jeweiligen Isolierungsschichten als
Durchgangsschicht die Implantierung von Si-Ionen in das
GaAs-Halbleitersubstrat 1e durchgeführt. Dadurch wird die
n-Typ GaAs-Schicht 33e, welche das n-Typ GaAs-Gebiet 3e,
das n'-Typ GaAs-Gebiet 311e und das n+-Typ GaAs-Gebiet 70e
enthält, gebildet.
Nach der Bildung der n-Typ GaAs-Schicht 33e wird die
Seitenwand 51e und das Fotoresist 60e entfernt, und das
n'-Typ GaAs-Gebiet 311e und das n+-Typ GaAs-Gebiet 70e
werden durch das Ausheizverfahren aktiviert, wodurch das
in Fig. 11(e) dargestellte GaAs-Halbleitersubstrat gebil
det wird. Danach werden die Drainelektrode 8 und die
Sourceelektrode 9 auf der n'-Typ GaAs-Schicht 7e gebildet,
wodurch der FET fertiggestellt wird.
Im folgenden wird ein anderes Verfahren zum Herstellen
des Halbleiterbauelements der fünften Ausführungsform un
ter Verwendung der Isolierungsschicht 11 anstelle der Iso
lierungsschicht 10 wie bei dem ersten Herstellungsverfah
ren unter Bezugnahme auf die Querschnittsdiagramme der
Fig. 12(a)-12(c) als zweite Alternative dieser Ausfüh
rungsform beschrieben.
Zuerst wird nach dem Bilden eines in Fig. 12(a) darge
stellten GaAs-Halbleitersubstrats durch ein ähnliches Ver
fahren wie bei dem Stand der Technik eine Isolierungs
schicht gebildet und ein Ätzen bezüglich der Isolierungs
schicht durchgeführt, wobei ein Teil von der Drainseite
eines verlangten Gebiets des GaAs-Halbleitersubstrats zum
Bereitstellen der Gateelektrode bis zu einer Position in
einer ersten vorbestimmten Entfernung auf die Drainseite
zu und eines Gebiets von der Drainseite der Gateelektrode
bis zu einem Teil in einer zweiten vorbestimmten Entfer
nung auf die Drainseite zu verbleibt, wodurch die in Fig.
12(a) dargestellte Isolierungsschicht 11 gebildet wird.
Des weiteren enthält die Isolierungsschicht 11 dieselbe
Substanz wie die oben beschriebene Isolierungsschicht 10,
und die Schichtdicke davon besitzt dieselbe Dicke wie die
Isolierungsschicht 10.
Nach dem Bilden der jeweiligen Isolierungsschichten 11
wird die Elektrodensubstanz auf dem verlangten Gebiet oder
einem gewünschten Gebiet auf der Isolierungsschicht 11 der
Drainseite und der Sourceseite benachbart zu dem verlang
ten Gebiet angebracht, wodurch die in Fig. 12(b) darge
stellte Gateelektrode 4e gebildet wird.
Nach der Bildung der Gateelektrode 4e wird wie in Fig.
12(c) dargestellt unter Verwendung der Gateelektrode 4e
als Maske und unter Verwendung der Isolierungsschicht 11
als Durchgangsschicht die Implantierung mit Si-Ionen
durchgeführt, und danach wird das GaAs-Halbleitersubstrat
durch ein Ausheizverfahren aktiviert, wodurch die n-Typ
GaAs-Schicht 78 gebildet wird, welche das n-Typ GaAs-Ge
biet 3e, das n'-Typ GaAs-Gebiet 31e und das n'-Typ GaAs-
Gebiet 7e enthält. Mit anderen Worten, es wird das Halb
leitersubstrat 1e gebildet, welches wie in Fig. 12(c) dar
gestellt die p-Typ GaAs-Schicht 2e und die n-Typ GaAs-
Schicht 78 auf der i-Typ GaAs-Schicht 100 aufweist.
Nach der Bildung des GaAs-Halbleitersubstrats 1e wer
den die jeweiligen Isolierungsschichten 11 des GaAs-Halb
leitersubstrats 1e entfernt, und es werden die Drainelek
trode 8 und die Sourceelektrode 9 gebildet, wodurch der
FET fertiggestellt wird.
Auf diese Weise kann bei dem Verfahren zum Herstellen
eines Halbleiterbauelements der fünften Ausführungsform
durch Vorsehen der Isolierungsschichten 10, 11 und durch
Entfernung der Schichten unter Verwendung eines Ätzverfah
rens, welches unterschiedlich zu demjenigen in den Fällen
nach dem Stand der Technik und der ersten und dritten Aus
führungsform ist, bei welchem die Seitenwände gebildet
werden, das selektive Ätzverhältnis zwischen den jeweili
gen Isolierungsschichten 10, 11 und der GaAs-Schicht 78
hinreichend groß gemacht werden, und während des Entfernens
der jeweiligen Isolierungsschichten 10, 11 wird die
n-Typ-GaAs-Schicht 78 nicht geätzt, und es wird kein Ein
gravierungsteil gebildet. Sogar wenn die Oberfläche der
GaAs-Schicht 78 geätzt wird, ist die Tiefe des eingravier
ten Teils bezüglich des Falls des Stands der Technik und
der ersten und dritten Ausführungsform nahezu vernachläs
sigbar.
Sogar wenn die Seitenwand 51e wie bei der ersten Al
ternative gebildet wird, wird, da die Seitenwände auf den
jeweiligen Isolierungsschichten 10 gebildet werden, die n-
Typ GaAs-Schicht 78 unterschiedlich zu dem Stand der Tech
nik und der ersten und zweiten Ausführungsform nicht durch
Ätzen eingraviert. Darüber hinaus werden wie bei der zwei
ten Alternative die Isolierungsschichten 11 an Gebieten
mit entsprechend vorbestimmten Abständen von der Drain
seite der Gateelektrode und von der Sourceseite der
Gateelektrode in dem Gebiet der Drainseite und der Source
seite, welche das verlangte Gebiet umgeben, zum Vorsehen
der Gateelektrode jeweils gebildet, und die Gateelektrode
4e wird auf dem verlangten Gebiet zum Vorsehen der
Gateelektrode 4e und auf den gewünschten Gebieten der Iso
lierungsschicht 11, welche benachbart zu dem verlangten
Gebiet zum Bereitstellen der Gateelektrode 4e befindlich
sind, gebildet, und daher wird die Ionenimplantierung un
ter Verwendung der Isolierungsschicht 11 als Durchgangs
schicht durchgeführt, wodurch das einmalige Ionenimplan
tierungsverfahren weggelassen werden kann.
Im folgenden wird eine Beschreibung des Betriebs und
der Funktion der FET's der fünften Ausführungsform unter
Bezugnahme auf Fig. 13 gegeben, welches eine vergrößerte
Querschnittsansicht zeigt, welche die Nähe der Gateelek
trode 4e veranschaulicht.
Wenn eine negative Spannung an die Gateelektrode 4 an
gelegt wird, wird die Gateverarmungsschicht einer Tiefe
entsprechend der Spannung auf das n-Typ GaAs-Gebiet 3a un
ter der Gateelektrode 4 zu ähnlich wie bei dem Stand der
Technik verbreitert. Dadurch, daß sich die Verarmungs
schicht verbreitert, wird auf diese Weise die Dicke des
Kanals unter der Gateelektrode dünn ausgebildet, und der
Drainstrom ID, welcher auf die Seite der Sourceelektrode 9
zu fließt, kann in Übereinstimmung mit der Größe der ange
legten Spannung gesteuert werden. In Fig. 13 bezeichnen
dieselben Bezugszeichen wie in Fig. 21 dieselben bezüglich
des Stands der Technik beschriebenen Elemente, und Bezugs
zeichen w stellt die tiefste Position der Oberflächenver
armungsschicht des FET's in einem Fall dar, bei welchem
ein eingraviertes Teil 80 bei dem in Fig. 21 dargestellten
Bauelement nach dem Stand der Technik vorhanden ist, und
Bezugszeichen v bezeichnet die tiefste Position des Ober
flächenverarmungsgebiets des FET's in einem Fall, bei wel
chem die n'-Typ-Schicht an dem eingravierten Teil 80 bei
der in Fig. 3 dargestellten ersten Ausführungsform vorge
sehen ist.
Da bei der fünften Ausführungsform kein eingraviertes
Teil 80 an dem FET durch das oben beschriebene Verfahren
gebildet ist, ist es möglich, die Kanalbeschränkung in
folge des eingravierten Teils 80 wie bei dem Bauelement
nach dem Stand der Technik und der ersten und dritten Aus
führungsform zu reduzieren, wodurch eine gute Transkonduk
tanz bis zu 0 V erzielt werden kann.
Wie oben bezüglich der fünften Ausführungsform be
schrieben, wird nach dem Bilden der Gateelektrode 4e, wel
che die herausragenden Teile 4e-1 und 4e-2 aufweist, die
Implantierung von Si-Ionen unter Verwendung der Gateelek
trode 4e als Maske durchgeführt, und es wird das n-Typ
GaAs-Gebiet 3e unter der Gateelektrode 4e einschließlich
unter den herausragenden Teilen 4e-1 und 4e-2 gebildet,
wodurch das n-Typ GaAs-Gebiet 3e ohne Verwendung der Sei
tenwände gebildet werden kann. Somit kann zusätzlich zu
dem bei der dritten Ausführungsform vorkommenden Effekt
ein Halbleiterbauelement erlangt werden, bei welchem kein
eingraviertes Teil gebildet wird.
Somit kann bei dem FET der fünften Ausführungsform die
Dicke des Kanals unter der Oberflächenverarmungsschicht,
welche in der n'-Typ GaAs-Schicht 31e gebildet ist, größer
ausgebildet werden als (v) in den Fällen der FET's der er
sten und dritten Ausführungsform wie in Fig. 13 darge
stellt. Als Ergebnis kann bei dem FET der fünften Ausfüh
rungsform die Kanalbeschränkung in einem größeren Umfang
als bei den FET's der ersten und dritten Ausführungsform
herabgesetzt werden, und es wird sogar dann eine gute
Transkonduktanz erzielt, wenn eine negative Spannung nahe
0 V an die Gateelektrode 4e angelegt wird.
Insbesondere wenn bei dem FET der fünften Ausführungs
form eine negative Gatespannung nahe 0 V an die Gateelek
trode 4b angelegt wird, kann die Reduzierung der Transkon
duktanz (gm) in einem größeren Umfang als bei der ersten
und dritten Ausführungsform unterdrückt werden, und es
kann ein höherer Wert der Transkonduktanz sogar in einem
Fall erzielt werden, bei welchem die Gatespannung 0 V be
trägt.
Sogar wenn die Seitenwände als Maske wie bei der er
sten Alternative gebildet werden, werden die Seitenwände
51e auf der Isolierungsschicht 10 gebildet, nachdem die
Isolierungsschichten 10 auf dem GaAs-Halbleitersubstrat
gebildet sind, wodurch der FET hergestellt werden kann,
ohne daß die Oberfläche des GaAs-Halbleitersubstrats an
ders als bei dem Herstellungsverfahren eines Halbleiter
bauelements nach dem Stand der Technik eingraviert wird.
Ferner wird bei der zweiten Alternative nach der Bil
dung der jeweiligen Isolierungsschichten 11 die Gateelek
trode 4e gebildet, und danach wird unter Verwendung der
Gateelektrode 4e als Maske und unter Verwendung der jewei
ligen Isolierungsschichten als Durchgangsschicht die Io
nenimplantierung durchgeführt, wodurch das Ionenimplantie
rungsverfahren des vorhergehenden ersten Herstellungsver
fahrens weggelassen werden kann.
Im folgenden wird eine Beschreibung einer sechsten
Ausführungsform der vorliegenden Erfindung gegeben.
Fig. 14 zeigt eine Querschnittsansicht, welche ein
Halbleiterbauelement in Übereinstimmung mit einer sechsten
Ausführungsform der vorliegenden Erfindung veranschau
licht. Entsprechend der Figur bezeichnet Bezugszeichen 1f
ein GaAs-Halbleitersubstrat. Bezugszeichen 101f bezeichnet
eine n-Typ GaAs-Schicht, welche auf dem GaAs-Halbleiter
substrat 1f gebildet ist. Bezugszeichen 79, welches den
schraffierten Bereich in der Figur bezeichnet, stellt eine
n-Typ GaAs-Schicht dar, welche auf dem GaAs-Halbleiter
substrat 1f gebildet ist, und die n-Typ GaAs-Schicht 79
enthält das n-Typ GaAs-Gebiet 21f, das n'-Typ GaAs-Gebiet
23f und die n+-Typ GaAs-Schicht 24f.
Ferner bezeichnet Bezugszeichen 4f eine Gateelektrode
aus einem schwerschmelzenden Metall, welche WSi enthält
bzw. daraus besteht und auf dem n-Typ GaAs-Gebiet 21f an
geordnet ist, und Bezugszeichen 4f-1, 4f-2 stellen heraus
ragende Teile dar, welche an den Oberflächen der Drain
seite und der Sourceseite der Gateelektrode vorgesehen
sind, welche auf die Drainseite bzw. die Sourceseite zu
herausragen. Die Breite der Übergangsoberfläche der
Gateelektrode 4f und des n-Typ GaAs-Gebiets 21f beträgt
0,5 bis 1,0 µm, und die Überlappungsgröße u der herausra
genden Teile 4f-1 und 4f-2 beträgt 0,20 bis 0,25 µm. Be
zugszeichen 22f stellt ein i-Typ GaAs-Gebiet dar, welches
auf dem n-Typ GaAs-Gebiet 21f unter den herausragenden
Teilen 4f-1 und 4f-2 gebildet ist. Die Donatorkonzentra
tionen des n-Typ GaAs-Gebiets 21f, des n'-Typ GaAs-Gebiets
23f und des n+-Typ GaAs-Gebiets 24f sind gleich denjenigen
des n-Typ GaAs-Gebiets 3a, des n'-Typ GaAs-Gebiets 31a
bzw. des n+-Typ GaAs-Gebiets 7a der ersten Ausführungs
form.
Danach wird das n-Typ GaAs-Gebiet 21f unter der Ga
teelektrode 4f einschließlich der herausragenden Teile 4f-
1 und 4f-2 angeordnet, und das i-Typ GaAs-Gebiet 22f ist
an einem Teil auf dem n-Typ GaAs-Gebiet 21f vorgesehen,
welches unter den herausragenden Teilen 4f-1 und 4f-2 po
sitioniert ist. Das Halbleiterbauelement in Übereinstim
mung mit der sechsten Ausführungsform ist als SAGFET aus
gebildet, welcher eine versetzte Konstruktion besitzt, bei
welcher die Gateelektrode 4f an einer Position angeordnet
ist, welche sich näher an der Seite der Sourceelektrode
als an der Seite der Drainelektrode zwischen der Draine
lektrode 8 und der Sourceelektrode 9 befindet, wobei die
Länge (x1) des n'-Typ GaAs-Gebiets 23f der Drainseite grö
ßer ist als die Länge (x2) des n'-Typ GaAs-Gebiets 23f der
Sourceseite.
Im folgenden wird eine Beschreibung eines Verfahrens
zum Herstellen eines Halbleiterbauelements in Übereinstim
mung mit der sechsten Ausführungsform der vorliegenden Er
findung unter Bezugnahme auf die Querschnittsansichten der
Fig. 15(a) bis 15(e) gegeben.
Zuerst wird durch ein Kristallaufwachsverfahren wie
ein MWE-Verfahren die n-Typ GaAs-Schicht 210f und die i-
Typ GaAs-Schicht auf dem i-Typ GaAs-Halbleitersubstrat 103
gebildet, und danach wird eine Isolierungsschicht auf die
i-Typ GaAs-Schicht aufgetragen. Nach der Auftragung der
Isolierungsschicht wird wie in Fig. 15(a) dargestellt ein
Gebiet der Isolierungsschicht zur Bildung der Gateelek
trode 4f entfernt, wodurch die Isolierungsschicht 12 ge
bildet wird. Danach wird unter Verwendung der Isolierungs
schicht 12 als Maske das Ätzen bezüglich der i-Typ GaAs-
Schicht durchgeführt, um das Gebiet der i-Typ GaAs-Schicht
zur Bildung der Gateelektrode 4b zu entfernen, wodurch die
i-Typ GaAs-Schicht 220f an der Drain- und der Sourceseite
gebildet wird. Dadurch wird ein verlangtes Gebiet der n-
Typ GaAs-Schicht 210 bloßgelegt, an welchem die Gateelek
trode 4b gebildet wird.
Danach wird auf das verlangte Gebiet der n-Typ GaAs-
Schicht 210f und auf die jeweiligen Endteile der Isolie
rungsschicht 12 der Drainseite und der Sourceseite benach
bart zu dem verlangten Gebiet eine Elektrodensubstanz auf
getragen, wodurch eine Gateelektrode 4f gebildet wird,
welche wie in Fig. 15(b) dargestellt herausragende Teile
4f-1 und 4f-2 aufweist.
Nach der Bildung der Gateelektrode 4f wird wie in Fig.
15(c) dargestellt unter Verwendung der Gateelektrode 4f
als Maske und unter Verwendung der Isolierungsschicht 12
als Durchgangsschicht die Implantierung von SI-Ionen in
das GaAs-Halbleitersubstrat durchgeführt, wodurch das n-
Typ GaAs-Gebiet 230a und das n-Typ GaAs-Gebiet 3a gebildet
werden. Dadurch wird dann die GaAs-Schicht 32f, welche das
n-Typ GaAs-Gebiet 21f und das n'-Typ GaAs-Gebiet 230f auf
weist, auf dem i-Typ GaAs-Gebiet 102 gebildet, in welches
sich die i-Typ GaAs-Schicht 103 verwandelt hat, und es
wird das i-Typ GaAs-Gebiet 22f unter den herausragenden
Teilen 4f-1 und 4f-2 der Gateelektrode des n-Typ GaAs-Ge
biets 21f gebildet.
Nach der Bildung der n-Typ GaAs-Schicht 32 wird wie in
Fig. 15(d) dargestellt das Fotoresist 6f gebildet, und da
nach wird die Implantierung von Si-Ionen in das GaAs-Halb
leitersubstrat 101f durchgeführt. Dadurch werden auf der
i-Typ GaAs-Schicht 101f, in welche sich die i-Typ GaAs-
Schicht 102 verwandelt hat, die n-Typ GaAs-Schicht 33f,
welche das n-Typ GaAs-Gebiet 21f, das n'-Typ GaAs-Gebiet
231f und das n+-GaAs-Gebiet 240f enthält, und das i-Typ
GaAs-Gebiet 22f gebildet.
Nach der Bildung der n-Typ GaAs-Schicht 33f und der i-
Typ GaAs-Schicht 101f werden das Fotoresist 60 und die
Isolierungsschicht 12 entfernt, und des weiteren werden
das n'-Typ GaAs-Gebiet 23f und das n+-Typ GaAs-Gebiet 24f
durch Ausheizen aktiviert. Dadurch wird die in Fig. 15(e)
dargestellte n-Typ GaAs-Schicht 79 gebildet.
Nach der Bildung der n-Typ GaAs-Schicht 79 wird wie in
Fig. 15(e) dargestellt die Drainelektrode 8 auf dem n+-Typ
GaAs-Gebiet 24f der Drainseite gebildet, und es wird die
Sourceelektrode 9 auf dem n+-Typ GaAs-Gebiet 24f der
Sourceseite gebildet, wodurch der FET fertiggestellt wird.
Im folgenden wird eine erste Alternative dieser Aus
führungsform beschrieben.
Bei dem oben beschriebenen Herstellungsverfahren wird
nach der Bildung der GaAs-Schicht 32f das Fotoresist 6f
gebildet. Es können jedoch zur Bildung des FET anstelle
des Fotoresists 6f die Seitenwände 51f und das Fotoresist
60f verwendet werden, welche durch eine gestrichelte Linie
in Fig. 15(d) dargestellt sind. In diesem Fall enthalten
die Isolierungsschicht 12 und die Seitenwand 51f, welche
später gebildet werden, zueinander unterschiedliche Sub
stanzen.
Zuerst wird durch ein Verfahren ähnlich dem oben be
schriebenen wie in Fig. 15(c) dargestellt die GaAs-Schicht
32e gebildet, und danach wird ähnlich wie bei der ersten
Ausführungsform die Seitenwand 51f gebildet. Da in dem
Fall dieser Ausführungsform die Oberfläche des GaAs-Halb
leitersubstrats von den jeweiligen Isolierungsschichten
bedeckt ist, wird unterschiedlich zu dem Stand der Technik
und der ersten Ausführungsform die n-Typ GaAs-Schicht 31j
des GaAs-Halbleitersubstrats nicht geätzt. Danach wird wie
in Fig. 15(d) dargestellt das Fotoresist 60f gebildet,
welches in Richtung auf die Drainseite zu eine Versetzung
besitzt.
Nach der Bildung der Seitenwände 51f wird wie in Fig.
15(d) dargestellt unter Verwendung der Gateelektrode 4f,
der Seitenwand 51f und des Fotoresists 60f als Maske und
unter Verwendung der jeweiligen Schichten als Durchgangs
schicht die Implantierung von Si-Ionen in das GaAs-Halb
leitersubstrat durchgeführt. Dadurch werden auf der i-Typ
GaAs-Schicht 101, in welche sich die i-Typ GaAs-Schicht
102 verwandelt hat, die n-Typ GaAs-Schicht 33f, welche das
n-Typ GaAs-Gebiet 21f, das n'-Typ GaAs-Gebiet 231f und das
n+-Typ GaAs-Gebiet 240f enthält, und das i-Typ GaAs-Gebiet
22f gebildet.
Nach der Bildung der GaAs-Schicht 33f wird der FET
durch ein Verfahren ähnlich dem oben beschriebenen fertig
gestellt.
Als nächstes wird eine Beschreibung des Betriebs der
sechsten Ausführungsform unter Bezugnahme auf Fig. 16 ge
geben, welche eine vergrößerte Querschnittsansicht zeigt,
welche die Nähe der Gateelektrode 4b darstellt.
Dieselben in Fig. 16 wie in Fig. 13 verwendeten Be
zugszeichen bezeichnen dieselben bezüglich der fünften
Ausführungsform beschriebenen Elemente. Wenn entsprechend
Fig. 16 bei dem FET der sechsten Ausführungsform ähnlich
wie bei der fünften Ausführungsform eine negative Spannung
an die Gateelektrode 4f angelegt wird, wird die Gateverar
mungsschicht entsprechend dieser negativen Spannung in dem
n-Typ GaAs-Gebiet 21f erzeugt, wodurch der Drainstrom ge
steuert wird. Ferner wird bei dem FET der sechsten Ausfüh
rungsform die Höhe des Boden- bzw. Grundteils der Oberflä
chenverarmungsschicht größer als diejenige bei dem FET der
fünften Ausführungsform, und es wird die Dicke des Kanals
weiter vergrößert, wodurch die Kanalbeschränkung herabge
setzt werden kann.
Wie oben beschrieben werden bei dieser sechsten Aus
führungsform die n-Typ GaAs-Schicht 210f, die i-Typ GaAs-
Schicht und die Isolierungsschicht aufeinanderfolgend auf
der i-Typ GaAs-Schicht 103 gebildet, und danach werden
Teile der Isolierungsschicht und der i-Typ GaAs-Schicht
entfernt, um das verlangte Gebiet der n-Typ GaAs-Schicht
210f bloßzulegen, an dem die Gateelektrode 4f gebildet
wird, und es wird die Elektrodensubstanz auf dem verlang
ten Gebiet und auf den jeweiligen Seiten der Isolierungs
schichten benachbart zu dem verlangten Gebiet angebracht,
wodurch die Gateelektrode 4f gebildet wird. Danach wird
unter Verwendung der Gateelektrode 4f als Maske und unter
Verwendung der Isolierungsschicht als Durchgangsschicht
die Implantierung von Si-Ionen in das GaAs-Halbleiter
substrat durchgeführt. Es ist daher möglich, die Konzen
tration von Si der GaAs-Schicht unter der Gateelektrode 4f
einschließlich unter den herausragenden Teilen 4f-1 und
4f-2 zu halten, d. h. das i-Typ GaAs-Gebiet 22f auf dem n-
Typ GaAs-Gebiet 21f und auf dem n-Typ GaAs-Gebiet unter
den herausragenden Teilen 4f-1 und 4f-2 zu bilden. Als Er
gebnis wird wie in Fig. 16 dargestellt keine Oberflächen
verarmungsschicht an einem Teil unter dem i-Typ GaAs-Ge
biet 22f in dem n-Typ GaAs-Gebiet 21f gebildet, und sogar
wenn eine Oberflächenverarmungsschicht gebildet wird,
wirkt sich die Tiefe davon nicht auf die Gateverarmungs
schicht aus. Da es möglich ist, die Höhe der Übergangs
oberfläche zwischen dem n-Typ GaAs-Gebiet 21f und der
Gateelektrode 4f unterhalb der Höhe der Oberfläche des n'-
Typ GaAs-Gebiets 23f und des n+-Typ GaAs-Gebiets 24f aus
zubilden, kann der Boden bzw. Grund der Oberflächenverar
mungsschicht des n-Typ GaAs-Gebiets 23f und des n+-Typ
GaAs-Gebiets 24f höher gebildet werden als wie die Über
gangsoberfläche, wodurch die Kanalbeschränkung des n'-Typ
GaAs-Gebiets 31f infolge der Oberflächenverarmungsschicht
weiter herabgesetzt werden kann, und sogar wenn eine Span
nung nahe an 0 V angelegt wird, kann die Transkonduktanz
(gm) größer gebildet werden als wie bei der vierten und
fünften Ausführungsform.
Ferner ist die Gateelektrode 4 an einer Position ange
ordnet, welche sich näher der Seite der Sourceelektrode 9
als der Seite der Drainelektrode 8 zwischen der Drainelek
trode 8 und der Sourceelektrode 9 befindet, und die Länge
des n'-Typ GaAs-Gebiets 23f der Drainseite ist größer als
die Länge des n'-Typ GaAs-Gebiets 23f der Sourceseite, und
es kann eine Verteilung des elektrischen Felds an dem Rand
der Drainelektrode 8 verhindert werden, wodurch eine hin
reichende FET-Charakteristik erzielt wird, welche für ein
Halbleiterbauelement mit hoher Durchschlagsspannung und
hoher Leistung gefordert wird.
Ferner wird bei der ersten Alternative der sechsten
Ausführungsform, wenn die Seitenwand 51 verwendet wird,
die Seitenwand 51f auf der Isolierungsschicht 12 gebildet,
und die Seitenwand kann gebildet werden, ohne daß das
GaAs-Halbleitersubstrat eingraviert wird, wodurch der Bo
den der an dem n'-Typ GaAs-Gebiet 23f gebildeten Oberflä
chenverarmungsschicht in dem Umfang flacher wird, welcher
durch das Nichtvorhandensein des eingravierten Teils her
vorgerufen wird, woraus sich eine Herabsetzung der Kanal
beschränkung ergibt.
Im folgenden wird eine Beschreibung der siebenten Aus
führungsform der vorliegenden Erfindung gegeben.
In der Figur bezeichnen dieselben Bezugszeichen wie
jene bezüglich der dritten Ausführungsform in Fig. 7 ver
wendeten Bezugszeichen dieselben oder entsprechende Ele
mente.
Das in Fig. 17 dargestellte Halbleiterbauelement ist
ein Halbleiterschaltbauelement, welches eine Gateelektrode
besitzt, die an der mittleren Position zwischen der Drain
elektrode und der Sourceelektrode angeordnet ist, und n-
Typ GaAs-Gebiete 31c besitzt, welche auf den Gebieten der
n-Typ GaAs-Schicht 77 an der Drainseite und an der Source
seite der Gateelektrode mit der gleichen Länge vorgesehen
sind.
Im folgenden wird eine Beschreibung eines Verfahrens
zum Herstellen des Schaltelements unter Bezugnahme auf
Fig. 18(a) bis 18(e) gegeben.
In Fig. 18 bezeichnen dieselben Bezugszeichen wie die
in Fig. 8 und 9 dargestellten Bezugszeichen dieselben oder
entsprechende Elemente. Bezugszeichen 6g bezeichnet ein
Fotoresist, welches derart strukturiert ist, daß es sich
in gleichen Abständen auf die Seite der Sourceelektrode 9
und die Seite der Drainelektrode 8 zu von der Gateelek
trode 4c aus erstreckt.
Durch ein ähnliches Verfahren wie bei der dritten Aus
führungsform wird wie in Fig. 8(c) dargestellt die Ionen
implantierung durchgeführt, und es werden das n-Typ GaAs-
Gebiet 3c und das n'-Typ GaAs-Gebiet 310 erlangt.
Daher wird wie in Fig. 18(a) dargestellt, das Resist
6g gebildet, welches derart strukturiert ist, daß es sich
von der Gateelektrode 4c aus auf die Seite der Sourceelek
trode 9 und auf die Seite der Drainelektrode 8 zu er
streckt, und es wird die Implantierung von Si-Ionen unter
Verwendung des Restists 6g, der Gateelektrode 4c und der
Seitenwand 51 als Maske durchgeführt, wodurch die n-Typ
GaAs-Schicht erlangt wird, welche das n-Typ GaAs-Gebiet
3c, das n'-Typ GaAs-Gebiet 31c und das n+-Typ GaAs-Gebiet
70c enthält.
Die nacher durchgeführten Verfahrensschritte sind die
selben wie jene, welche für die dritte Ausführungsform un
ter Bezugnahme auf Fig. 8 dargestellt wurden, wodurch das
Halbleiterbauelement dieser Ausführungsform fertiggestellt
wird.
Als Alternative dieses Herstellungsverfahrens wird die
in Fig. 9(c) dargestellte Ionenimplantierung durch ähnli
che Verfahrensschritte wie jene durchgeführt, welche be
züglich der vierten Ausführungsform der vorliegenden Er
findung entsprechend Fig. 9 dargestellt wurden. Die Konfi
guration des für die Ionenimplantierung verwendeten Foto
resists 6d ist wie das in Fig. 18(b) dargestellte Resist
6b gebildet, d. h. wie das Resist 6g, welches derart struk
turiert ist, daß es sich von der Gateelektrode 4c aus mit
gleichen Abständen auf die Seite der Sourceelektrode 9 und
auf die Seite der Drainelektrode 8 zu erstreckt, wodurch
ein Halbleiterbauelement mit n'-Typ GaAs-Gebieten 31c der
Drainseite und der Sourceseite erlangt werden kann, deren
Längen zueiander gleich sind. Die Verfahrensschritte nach
der Ionenimplantierung sind dieselben wie diejenigen bei
der vierten Ausführungsform, wodurch das Halbleiterbauele
ment fertiggestelt wird.
Ebenso wird bei der fünften und sechsten Ausführungs
form durch Ausbildung der Größen des Resists 6e, 6f und
der Isolierungsschicht 1 beim Herstellen des Halbleiter
bauelements mit denselben Längen an der Drainseite und der
Sourceseite der Gateelektrode das Halbleiterbauelement mit
dem n'-Typ GaAs-Gebiet 3e und dem n'-Typ GaAs-Gebiet 3f
derselben Längen an der Drainseite und der Sourceseite er
langt, welches als Schaltelement verwendet werden kann.
Im folgenden wird eine Beschreibung einer siebenten
Ausführungsform gegeben.
Bei der siebenten Ausführungsform kann der Einfluß der
Kanalbegrenzung infolge der Oberflächenverarmungsschicht
des eingravierten Teils 80 durch Vorsehen des n'-Typ GaAs-
Gebiets 31c ähnlich wie bei der dritten Ausführungsform
herabgesetzt werden. Da die Gateelektrode an der mittleren
Position zwischen der Drainelektrode und der Sourceelek
trode angeordnet ist und die n'-Typ GaAs-Gebiete 31c mit
jeweils gleichen Längen vorgesehen sind, ist nahe der Ga
teelektrode kein n+-GaAs-Gebiet mit hoher Konzentration
vorhanden, wodurch der Leckstrom unterdrückt werden kann,
welcher erzeugt wird, wenn eine weitere große negative
Spannung an die Gateelektrode angelegt wird, und die Ga
te/Drain-Durchschlagsspannung (Vgdo) und die Gate/Source-
Durchschlagsspannung (Vgso) können mit gleichen und hohen
Werten erzielt werden. Dadurch wird eine Schaltoperation
für die Übertragung und den Empfang einer hohen Leistung
ermöglicht, und es kann ein Schaltbauelement mit hoher
Durchschlagsspannung eines planaren Typs realisiert wer
den.
Auf diese Weise kann bei dieser Ausführungsform ein
Schaltelement mit hoher Durchschlagsspannung eines plana
ren Typs, welches bezüglich der Gleichförmigkeit gegenüber
eines Element des Aussparungstyps überlegen ist, mit einem
hohen Ertrag hergestellt werden.
Im folgenden wird eine achte Ausführungsform der vor
liegenden Erfindung beschrieben.
Fig. 1 bis 18 zeigen ein einziges FET-Bauelement
oder ein einziges Schaltelement. Bei der achten Ausfüh
rungsform der vorliegenden Erfindung sind jene oben be
schriebene FET's oder Schaltelemente enthalten, und die
achte Ausführungsform bezieht sich auf ein Halbleiterbaue
lement, bei welchem FET's parallel entsprechend der Ver
wendung angeordnet sind, auf ein Halbleiterbauelement, bei
welchem eine mehrstufige FET-Konstruktion als integrierte
monolithische Mikrowellenschaltung (MMIC, microwave mono
lithic integrated circuit) gebildet ist, und auf ein Halb
leiterbauelement, welches ein Schaltelement enthält.
Einschließlich des in den oben beschriebenen Ausfüh
rungsformen dargestellten einzigen FET's und Schaltele
ments wird die MMIC, in welcher eine Mehrzahl grundlegen
der Elemente wie ein Verstäker mit geringem Rauschen oder
eine logische Schaltung und dergleichen integriert sind,
welche durch eine gewöhnliche BPLDD-Struktur oder LDD-
Struktur eines SAGFET gebildet werden, durch ein gewöhnli
ches Waferverfahren hergestellt.
Die Funktion der Ausführungsform wird im folgenden be
schrieben.
Das Halbleiterbauelement mit einer geforderten hohen
Durchschlagsspannung besitzt im allgemeinen in Abhängig
keit der Verwendung eine spezifische grundlegende Struk
tur. Beispielsweise wird für Schaltelemente, für welche
eine hohe Durchschlagsspannung gefordert wird, eine Aus
sparungsstruktur verwendet, um eine hohe Durchschlagsspan
nung wie bei dem in Fig. 23 dargestellten Stand der Tech
nik zu erzielen, und bei dem FET mit hoher Durchschlags
spannung wird eine planare Struktur wie bei einem SAGFET
verwendet, welcher bezüglich der ersten bis sechsten Aus
führungsform beschrieben wurde. Es war sehr schwierig,
Halbleiterbauelemente mit unterschiedlichen grundlegenden
Strukturen wie oben beschrieben auf demselben Wafer zu in
tegrieren. Es ist jedoch durch Verwendung des Schaltele
ments mit hoher Durchschlagsspannung des planaren Typs
entsprechend der siebenten Ausführungsform möglich, durch
daselbe Verfahren integrierte Schaltungen als Planartyp
herzustellen.
Ferner kann durch Ausbildung des Bauelements als Pla
nartyp die Gleichförmigkeit auf einer Wafer und der Ertrag
verbessert werden.
Auf diese Weise können bei der siebenten Ausführungs
form unter Verwendung des SAGFET's einer hohen Durch
schlagsspannung des planaren Typs oder der Schaltelemente
mit hoher Durchschlagsspannung des planaren Typs die
Schaltelemente in demselben Fluß bzw. Verfahren wie demje
nigen zur Bildung des SAGFET's gebildet werden, und es
kann die integrierte Schaltung wie die MMIC durch planare
Verfahrensschritte hergestellt werden, wodurch das Bauele
ment mit einem hohen Ertrag hergestellt werden kann.
Während bei den oben beschriebenen Ausführungsformen
ein Halbleitersubstrat auf der Grundlage von GaAs als
Halbleitersubstrat verwendet wurde, kann ebenso ein Halb
leitersubstrat auf der Basis von Glas oder Silizium mit
denselben Effekten wie denen der jeweiligen Ausführungs
formen verwendet werden.
Vorstehend wurde ein Halbleiterbauelement und ein Ver
fahren zu dessen Herstellung offenbart. Ein Halbleiterbaue
lement, welches eine Drainelektrode, eine Sourceelektrode
und eine Gateelektrode auf einem Halbleitersubstrat auf
weist, enthält eine Halbleiterschicht, welche auf einem
Oberflächengebiet des Halbleitersubstrats gebildet ist. Die
Halbleiterschicht enthält ein erstes Konzentrierungsgebiet,
welches Verunreinigungen aus einer Gruppe bestehend aus ei
nem Donator und einem Akzeptor in einer ersten Konzentra
tion enthält und einen Teil auf seiner Oberfläche aufweist,
auf welchem eine Gateelektrode mit einer ersten vorbestimm
ten Länge angebracht wird, wobei sich der Teil in etwa in
der Mitte des ersten Konzentrierungsgebiets befindet; ein
zweites Konzentrierungsgebiet, welches Verunreinigungen
enthält, welche denselben Leitfähigkeitstyp wie die in dem
ersten Konzentrierungsgebiet enthaltenen Verunreinigungen
erzeugen, in einer zweiten Konzentration, welche größer als
die erste Konzentration ist, und welches benachbart zu dem
ersten Konzentrierungsgebiet an der Drainseite des ersten
Konzentrierungsgebiets angeordnet ist und eine zweite vor
bestimmte Länge auf die Drainseite zu besitzt; ein drittes
Konzentrierungsgebiet einer Drainseite, welches Verunreini
gungen enthält, welche denselben Leitfähigkeitstyp wie die
in dem ersten Konzentrierungsgebiet enthaltenen Verunreini
gungen erzeugten, in einer dritten Konzentration, welche
größer als die zweite Konzentration ist, und welches be
nachbart zu dem zweiten Konzentrierungsgebiet an der Drain
seite des zweiten Konzentrierungsgebiets angeordnet ist;
und ein drittes Konzentrierungsgebiet einer Sourceseite,
welches Verunreinigungen enthält, welche denselben Leitfä
higkeitstyp wie die in dem ersten Konzentrierungsgebiet
enthaltenen Verunreinigungen erzeugen, in einer dritten
Konzentration, welche größer als die zweite Konzentration
ist, und welches benachbart zu dem ersten Konzentrierungs
gebiet an der Sourceseite des ersten Konzentrierungsgebiets
angeordnet ist; eine Gateelektrode, welche auf einem Teil
des ersten Konzentrierungsgebiets angeordnet ist, auf wel
chem die Gateelektrode gebildet wird; eine Drainelektrode,
welche auf einem Teil des dritten Konzentrierungsgebiets
der Drainseite angeordnet ist; und eine Sourceelektrode,
welche auf einem Teil des dritten Konzentrierungsgebiets
der Sourceseite angeordnet ist. Daher wird sogar dann, wenn
das zweite Konzentrierungsgebiet während des Erzeugens der
Seitenwand eingraviert wird, die Tiefe der Oberflächenver
armungsschicht des eingravierten Teils flach, wodurch die
Kanalbeschränkung infolge der Oberflächenverarmungsschicht
herabgesetzt werden kann. Darüber hinaus kann sogar dann,
wenn das elektrische Feld auf die Drainseite des ersten
Konzentrierungsgebiets durch die Gatespannung und die
Drainspannung konzentriert wird, die Konzentration des
elektrischen Felds an dem dritten Konzentrierungsgebiet
herabgesetzt werden.
Claims (20)
1. Halbleiterbauelement (Fig. 1), welches eine Drainelek
trode (8), eine Sourceelektrode (9) und eine Gateelektrode
(4) auf einem Halbleitersubstrat (1a) enthält, mit:
einer Halbleiterschicht (75), welche auf einem Ober flächengebiet des Halbleitersubstrats (1a) gebildet ist;
wobei die Halbleiterschicht (75)
ein erstes Konzentrierungsgebiet (3a), welches Verun reinigungen aus einer Gruppe bestehend aus einem Donator und einem Aktzeptor in einer ersten Konzentration enthält und einen Teil auf seiner Oberfläche aufweist, auf welchem eine Gateelektrode (4) mit einer ersten vorbestimmten Länge angeordnet wird, wobei der Teil sich in etwa in der Mitte des ersten Konzentrierungsgebiets (3a) befindet;
ein zweites Konzentrierungsgebiet (31a), welches Ver unreinigungen enthält, welche denselben Leitfähigkeitstyp wie die in dem ersten Konzentrierungsgebiet (3a) enthalte nen Verunreinigungen erzeugen, in einer zweiten Konzentra tion, welche größer als die erste Konzentration ist, und welches benachbart zu dem ersten Konzentrierungsgebiet (3a) an der Drainseite des ersten Konzentrierungsgebiets (3a) und von der Gateelektrode (4) etwas abgetrennt angeordnet ist und eine zweite vorbestimmte Länge in Richtung auf die Drainseite zu besitzt;
ein drittes Konzentrierungsgebiet (7a) einer Drainsei te, welches Verunreinigungen enthält, welche denselben Leitfähigkeitstyp wie die in dem ersten Konzentrierungsge biet (3a) enthaltenen Verunreinigungen erzeugen, in einer dritten Konzentration, welche größer als die zweite Konzen tration ist, und welches benachbart zu dem zweiten Konzen trierungsgebiet (31a) an der Drainseite (8) des zweiten Konzentrierungsgebiets (31a) angeordnet ist; und
ein drittes Konzentrierungsgebiet (7a) einer Source seite enthält, welches Verunreinigungen enthält, welche denselben Leitfähigkeitstyp wie die in dem ersten Konzen trierungsgebiet (3a) enthaltenen Verunreinigungen erzeugen, in einer Konzentration, welche größer als die zweite Kon zentration ist, und welches benachbart zu dem ersten Kon zentrierungsgebiet (3a) an der Sourceseite des ersten Kon zentrierungsgebiets (3a) und von der Gateelektrode (4) et was abgetrennt angeordnet ist;
einer Gateelektrode (4), welche auf einem Teil des er sten Konzentrierungsgebiets (3a) angeordnet ist, auf wel chem die Gateelektrode (4) angeordnet wird;
einer Drainelektrode (8), welche auf einem Teil des dritten Konzentrierungsgebiets (7a) der Drainseite angeord net ist; und
einer Sourceelektrode (9), welche auf einem Teil des dritten Konzentrierungsgebiets (7a) der Sourceseite ange ordnet ist.
einer Halbleiterschicht (75), welche auf einem Ober flächengebiet des Halbleitersubstrats (1a) gebildet ist;
wobei die Halbleiterschicht (75)
ein erstes Konzentrierungsgebiet (3a), welches Verun reinigungen aus einer Gruppe bestehend aus einem Donator und einem Aktzeptor in einer ersten Konzentration enthält und einen Teil auf seiner Oberfläche aufweist, auf welchem eine Gateelektrode (4) mit einer ersten vorbestimmten Länge angeordnet wird, wobei der Teil sich in etwa in der Mitte des ersten Konzentrierungsgebiets (3a) befindet;
ein zweites Konzentrierungsgebiet (31a), welches Ver unreinigungen enthält, welche denselben Leitfähigkeitstyp wie die in dem ersten Konzentrierungsgebiet (3a) enthalte nen Verunreinigungen erzeugen, in einer zweiten Konzentra tion, welche größer als die erste Konzentration ist, und welches benachbart zu dem ersten Konzentrierungsgebiet (3a) an der Drainseite des ersten Konzentrierungsgebiets (3a) und von der Gateelektrode (4) etwas abgetrennt angeordnet ist und eine zweite vorbestimmte Länge in Richtung auf die Drainseite zu besitzt;
ein drittes Konzentrierungsgebiet (7a) einer Drainsei te, welches Verunreinigungen enthält, welche denselben Leitfähigkeitstyp wie die in dem ersten Konzentrierungsge biet (3a) enthaltenen Verunreinigungen erzeugen, in einer dritten Konzentration, welche größer als die zweite Konzen tration ist, und welches benachbart zu dem zweiten Konzen trierungsgebiet (31a) an der Drainseite (8) des zweiten Konzentrierungsgebiets (31a) angeordnet ist; und
ein drittes Konzentrierungsgebiet (7a) einer Source seite enthält, welches Verunreinigungen enthält, welche denselben Leitfähigkeitstyp wie die in dem ersten Konzen trierungsgebiet (3a) enthaltenen Verunreinigungen erzeugen, in einer Konzentration, welche größer als die zweite Kon zentration ist, und welches benachbart zu dem ersten Kon zentrierungsgebiet (3a) an der Sourceseite des ersten Kon zentrierungsgebiets (3a) und von der Gateelektrode (4) et was abgetrennt angeordnet ist;
einer Gateelektrode (4), welche auf einem Teil des er sten Konzentrierungsgebiets (3a) angeordnet ist, auf wel chem die Gateelektrode (4) angeordnet wird;
einer Drainelektrode (8), welche auf einem Teil des dritten Konzentrierungsgebiets (7a) der Drainseite angeord net ist; und
einer Sourceelektrode (9), welche auf einem Teil des dritten Konzentrierungsgebiets (7a) der Sourceseite ange ordnet ist.
2. Halbleiterbauelement (Fig. 7), welches eine Drainelek
trode (8), eine Sourceelektrode (9) und eine Gateelektrode
(4c) auf einem Halbleitersubstrat (1c) enthält, mit:
einer Halbleiterschicht 77, welche auf einem Oberflä chengebiet des Halbleitersubstrats (1c) gebildet ist;
wobei die Halbleiterschicht (77):
ein erstes Konzentrierungsgebiet (3c), welches Verun reinigungen aus einer Gruppe bestehend aus einem Donator und einem Akzeptor in einer ersten Konzentration enthält und einen Teil auf seiner oberen Oberfläche besitzt, auf welchem eine Gateelektrode (4c) mit einer ersten vorbe stimmten Länge angeordnet wird, wobei sich der Teil in etwa in einem mittleren Teil des ersten Konzentrierungsgebiets (3c) befindet;
ein zweites Konzentrierungsgebiet (31c) einer Drain seite, welches Verunreinigungen enthält, welche denselben Leitfähigkeitstyp wie die in dem ersten Konzentrierungsge biet (3c) enthaltenen Verunreinigungen erzeugen, in einer Konzentration, welche größer als die erste Konzentration ist, und welches benachbart zu dem ersten Konzentrierungs gebiet (3c) an der Drainseite des ersten Konzentrierungsge biets (3c) und von der Gateelektrode (4c) etwas beabstandet angeordnet ist und in Richtung auf die Drainseite zu eine zweite vorbestimmte Länge besitzt;
ein zweites Konzentrierungsgebiet (31c) einer Source seite, welches Verunreinigungen enthält, welche denselben Leitfähigkeitstyp wie die in dem ersten Konzentrierungsge biet (3c) enthaltenen Verunreinigungen erzeugen, in einer zweiten Konzentration, und welches benachbart zu dem ersten Konzentrierungsgebiet (3c) an der Sourceseite des ersten Konzentrierungsgebiets (3c) und von der Gateelektrode (4c) etwas beabstandet angeordnet ist und in Richtung auf die Sourceseite zu eine dritte vorbestimmte Länge besitzt;
ein drittes Konzentrierungsgebiet (7c) einer Drain seite, welches Verunreinigungen enthält, welche denselben Leitfähigkeitstyp wie die in dem ersten Konzentrierungsge biet (3c) enthaltenen Verunreinigungen erzeugen, in einer dritten Konzentration, welche größer als die zweite Konzen tration ist, und welches benachbart zu dem zweiten Konzen trierungsgebiet (31c) der Drainseite an der Drainseite des zweiten Konzentrierungsgebiets (31c) der Drainseite ange ordnet ist; und
ein drittes Konzentrierungsgebiet (7c) einer Source seite enthält, welches Verunreinigungen aufweist, welche denselben Leitfähigkeitstyp wie die in dem ersten Konzen trierungsgebiet (3c) enthaltenen Verunreinigungen erzeugen, in einer dritten Konzentration, und welches benachbart zu dem zweiten Konzentrierungsgebiet (31c) der Sourceseite an der Sourceseite des zweiten Konzentrierungsgebiets (31c) der Sourceseite angeordnet ist;
eine Gateelektrode, welche auf einem Teil des ersten Konzentrierungsgebiet (3c) angeordnet ist, auf welchem die Gateelektrode (4c) angeordnet wird;
eine Drainelektrode (8), welche auf einem Teil des dritten Konzentrierungsgebiets (7c) der Drainseite angeord net ist; und
eine Sourceelektrode (9), welche auf einem Teil des dritten Konzentrierungsgebiets (7c) der Sourceseite ange ordnet ist.
einer Halbleiterschicht 77, welche auf einem Oberflä chengebiet des Halbleitersubstrats (1c) gebildet ist;
wobei die Halbleiterschicht (77):
ein erstes Konzentrierungsgebiet (3c), welches Verun reinigungen aus einer Gruppe bestehend aus einem Donator und einem Akzeptor in einer ersten Konzentration enthält und einen Teil auf seiner oberen Oberfläche besitzt, auf welchem eine Gateelektrode (4c) mit einer ersten vorbe stimmten Länge angeordnet wird, wobei sich der Teil in etwa in einem mittleren Teil des ersten Konzentrierungsgebiets (3c) befindet;
ein zweites Konzentrierungsgebiet (31c) einer Drain seite, welches Verunreinigungen enthält, welche denselben Leitfähigkeitstyp wie die in dem ersten Konzentrierungsge biet (3c) enthaltenen Verunreinigungen erzeugen, in einer Konzentration, welche größer als die erste Konzentration ist, und welches benachbart zu dem ersten Konzentrierungs gebiet (3c) an der Drainseite des ersten Konzentrierungsge biets (3c) und von der Gateelektrode (4c) etwas beabstandet angeordnet ist und in Richtung auf die Drainseite zu eine zweite vorbestimmte Länge besitzt;
ein zweites Konzentrierungsgebiet (31c) einer Source seite, welches Verunreinigungen enthält, welche denselben Leitfähigkeitstyp wie die in dem ersten Konzentrierungsge biet (3c) enthaltenen Verunreinigungen erzeugen, in einer zweiten Konzentration, und welches benachbart zu dem ersten Konzentrierungsgebiet (3c) an der Sourceseite des ersten Konzentrierungsgebiets (3c) und von der Gateelektrode (4c) etwas beabstandet angeordnet ist und in Richtung auf die Sourceseite zu eine dritte vorbestimmte Länge besitzt;
ein drittes Konzentrierungsgebiet (7c) einer Drain seite, welches Verunreinigungen enthält, welche denselben Leitfähigkeitstyp wie die in dem ersten Konzentrierungsge biet (3c) enthaltenen Verunreinigungen erzeugen, in einer dritten Konzentration, welche größer als die zweite Konzen tration ist, und welches benachbart zu dem zweiten Konzen trierungsgebiet (31c) der Drainseite an der Drainseite des zweiten Konzentrierungsgebiets (31c) der Drainseite ange ordnet ist; und
ein drittes Konzentrierungsgebiet (7c) einer Source seite enthält, welches Verunreinigungen aufweist, welche denselben Leitfähigkeitstyp wie die in dem ersten Konzen trierungsgebiet (3c) enthaltenen Verunreinigungen erzeugen, in einer dritten Konzentration, und welches benachbart zu dem zweiten Konzentrierungsgebiet (31c) der Sourceseite an der Sourceseite des zweiten Konzentrierungsgebiets (31c) der Sourceseite angeordnet ist;
eine Gateelektrode, welche auf einem Teil des ersten Konzentrierungsgebiet (3c) angeordnet ist, auf welchem die Gateelektrode (4c) angeordnet wird;
eine Drainelektrode (8), welche auf einem Teil des dritten Konzentrierungsgebiets (7c) der Drainseite angeord net ist; und
eine Sourceelektrode (9), welche auf einem Teil des dritten Konzentrierungsgebiets (7c) der Sourceseite ange ordnet ist.
3. Halbleiterbauelement nach Anspruch 2 (Fig. 10), da
durch gekennzeichnet, daß
die Gateelektrode (4e) einen ersten und einen zweiten Vorsprung (4e-1, 4e-2) an den Oberflächenseiten des Source- bzw. Drainseite aufweist, welche auf die Source- bzw. Drainseite zu herausragen und sich nicht in Kontakt mit der Halbleiterschicht (78) befinden; und
eine Sourceseite des ersten herausragenden Teils (4e- 1) oberhalb der Sourceseite des ersten Konzentrierungsge biets (3e) positioniert ist, und
eine Drainseite des zweiten herausragenden Teils (4e- 2) oberhalb der Drainseite des ersten Konzentrierungsge biets (3e) positioniert ist.
die Gateelektrode (4e) einen ersten und einen zweiten Vorsprung (4e-1, 4e-2) an den Oberflächenseiten des Source- bzw. Drainseite aufweist, welche auf die Source- bzw. Drainseite zu herausragen und sich nicht in Kontakt mit der Halbleiterschicht (78) befinden; und
eine Sourceseite des ersten herausragenden Teils (4e- 1) oberhalb der Sourceseite des ersten Konzentrierungsge biets (3e) positioniert ist, und
eine Drainseite des zweiten herausragenden Teils (4e- 2) oberhalb der Drainseite des ersten Konzentrierungsge biets (3e) positioniert ist.
4. Halbleiterbauelement nach Anspruch 1 (Fig. 1), dadurch
gekennzeichnet, daß
eine Halbleiterschicht, welche unter dem ersten, dem
zweiten und dem dritten Konzentrierungsgebiet (3a, 31a, 7a)
positioniert ist, Verunreinigungen aus einer Gruppe beste
hend aus einem Donator und einem Akzeptor enthält, welche
zu dem Leitfähigkeitstyp der in den ersten, zweiten und
dritten Konzentrierungsgebieten (3a, 31a, 7a) enthaltenen
Verunreinigungen einen unterschiedlichen Leitfähigkeitstyp
darstellen.
5. Halbleiterbauelement nach Anspruch 3 (Fig. 14), da
durch gekennzeichnet, daß
eine Halbleiterschicht, welche unter dem ersten, zwei ten und dritten Konzentrierungsgebiet (21f, 23f, 24f) posi tioniert ist, aus einem eigenleitenden Halbleitertyp gebil det ist, und
eigenleitende Halbleitergebiete (22f) an Gebieten des ersten Konzentrierungsgebiets (21f) angeordnet sind, welche unter den ersten und zweiten herausragenden Teilen (4f-1, 4f-2) der Gateelektrode (4f) positioniert sind.
eine Halbleiterschicht, welche unter dem ersten, zwei ten und dritten Konzentrierungsgebiet (21f, 23f, 24f) posi tioniert ist, aus einem eigenleitenden Halbleitertyp gebil det ist, und
eigenleitende Halbleitergebiete (22f) an Gebieten des ersten Konzentrierungsgebiets (21f) angeordnet sind, welche unter den ersten und zweiten herausragenden Teilen (4f-1, 4f-2) der Gateelektrode (4f) positioniert sind.
6. Halbleiterbauelement nach Anspruch 2 (Fig. 7), dadurch
gekennzeichnet, daß
die Gateelektrode (4c) an einer Position zwischen der Drainelektrode (8) und der Sourceelektrode (9) angeordnet ist, wobei sich die Position näher an der Sourceelektrode (9) als an der Drainelektrode (8) befindet;
die zweite vorbestimmte Länge des zweiten Konzentrie rungsgebiets (31c) der Drainseite größer als die vorbe stimmte Länge des zweiten Konzentrierungsgebiets (31c) der Sourceseite ist.
die Gateelektrode (4c) an einer Position zwischen der Drainelektrode (8) und der Sourceelektrode (9) angeordnet ist, wobei sich die Position näher an der Sourceelektrode (9) als an der Drainelektrode (8) befindet;
die zweite vorbestimmte Länge des zweiten Konzentrie rungsgebiets (31c) der Drainseite größer als die vorbe stimmte Länge des zweiten Konzentrierungsgebiets (31c) der Sourceseite ist.
7. Halbleiterbauelement nach Anspruch 2 (Fig. 17), da
durch gekennzeichnet, daß
die Gateelektrode (4c) an einer Position zwischen der Drainelektrode (8) und der Sourceelektrode (9) angeordnet ist, wobei sich die Position in gleichem Abstand zu der Sourceelektrode (9) und der Drainelektrode (8) befindet;
die zweite vorbestimmte Länge des zweiten Konzentrie rungsgebiets (31c) gleich der dritten vorbestimmten Länge des zweiten Konzentrierungsgebiets (31c) der Sourceseite ist.
die Gateelektrode (4c) an einer Position zwischen der Drainelektrode (8) und der Sourceelektrode (9) angeordnet ist, wobei sich die Position in gleichem Abstand zu der Sourceelektrode (9) und der Drainelektrode (8) befindet;
die zweite vorbestimmte Länge des zweiten Konzentrie rungsgebiets (31c) gleich der dritten vorbestimmten Länge des zweiten Konzentrierungsgebiets (31c) der Sourceseite ist.
8. Halbleiterbauelement nach Anspruch 2, dadurch gekenn
zeichnet, daß eine einzige Halbleiterbauelementeeinheit
oder eine Mehrzahl von Halblbleiterbauelementeeinheiten
vorgesehen ist bzw. sind, wobei die Gateelektrode (4) an
einer Position zwischen der Drainelektrode (8) und der
Sourceelektrode (9) angeordnet ist und sich die Position
näher an der Sourceelektrode (9) als an der Drainelektrode
(8) befindet, und eine einzige Halbleiterbauelementeeinheit
oder eine Mehrzahl von Halbleiterbauelementeeinheiten inte
griert vorgesehen ist bzw. miteinander integriert sind, wo
bei die Gateelektrode (4) an einer Position zwischen der
Drainelektrode (8) und der Sourceelektrode (9) angeordnet
ist und die Position sich in gleichem Abstand zu der
Sourceelektrode (9) und zu der Drainelektrode (8) befindet.
9. Verfahren zum Herstellen eines Halbleiterbauelements
(Fig. 2(a)-2(f)) nach Anspruch 1, welches eine Drainelektrode (8), eine
Sourceelektrode (9) und eine Gateelektrode (4) auf einem
Halbleitersubstrat (1a) enthält, mit den Schritten:
Bilden einer Gateelektrode (4) auf einer Halbleiter schicht (31j) eines Leitfähigkeitstyps, welche auf einem Oberflächengebiet des Halbleitersubstrats (1a) gebildet ist;
Bilden einer Isolierungsschicht (5) auf den Oberflächen der Gateelektrode (4) und der Halbleiterschicht (31j) und Entfernen von nicht benötigten Teilen der Isolierungs schicht (5) durch Ätzen zur Bildung von Seitenwänden (51) an der Seite der Gateelektrode (4);
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht (31j) enthaltenen Verunreinigungen in das Halbleitersubstrat (1a) unter Verwendung der Gateelektrode (4) und der Seitenwände (51) als Maske;
Bilden eines Resists (6) auf dem Halbleitersubstrat (1a) zur Abdeckung von einer Position auf der ersten Maske bis zu einer Position eines ersten vorbestimmten Abstands von der Drainseite der Gateelektrode (4) getrennt auf die Drainseite zu;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht (31j) enthaltenen Verunreinigungen in die Halbleiterschicht (75) unter Verwendung des Resists 6 und der ersten Maske als zweite Maske;
Bilden einer Sourceelektrode (9) auf dem Halbleiter substrat (1a) an einer Position von der zweiten Maske ge trennt auf die Sourceseite zu und einer Drainelektrode (8) auf dem Halbleitersubstrat (1a) an einer Position von der zweiten Maske getrennt auf die Drainseite zu.
Bilden einer Gateelektrode (4) auf einer Halbleiter schicht (31j) eines Leitfähigkeitstyps, welche auf einem Oberflächengebiet des Halbleitersubstrats (1a) gebildet ist;
Bilden einer Isolierungsschicht (5) auf den Oberflächen der Gateelektrode (4) und der Halbleiterschicht (31j) und Entfernen von nicht benötigten Teilen der Isolierungs schicht (5) durch Ätzen zur Bildung von Seitenwänden (51) an der Seite der Gateelektrode (4);
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht (31j) enthaltenen Verunreinigungen in das Halbleitersubstrat (1a) unter Verwendung der Gateelektrode (4) und der Seitenwände (51) als Maske;
Bilden eines Resists (6) auf dem Halbleitersubstrat (1a) zur Abdeckung von einer Position auf der ersten Maske bis zu einer Position eines ersten vorbestimmten Abstands von der Drainseite der Gateelektrode (4) getrennt auf die Drainseite zu;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht (31j) enthaltenen Verunreinigungen in die Halbleiterschicht (75) unter Verwendung des Resists 6 und der ersten Maske als zweite Maske;
Bilden einer Sourceelektrode (9) auf dem Halbleiter substrat (1a) an einer Position von der zweiten Maske ge trennt auf die Sourceseite zu und einer Drainelektrode (8) auf dem Halbleitersubstrat (1a) an einer Position von der zweiten Maske getrennt auf die Drainseite zu.
10. Verfahren zum Herstellen eines Halbleiterbauelements
(Fig. 6(a)-6(f)), welches eine Drainelektrode (8), eine
Sourceelektrode (9) und eine Gateelektrode (4b) auf einem
Halbleitersubstrat (1b) enthält, mit den Schritten:
Bilden einer ersten Art einer Metallschicht (410b, 420b) auf einer Halbleiterschicht (31j) mit einem Leitfä higkeitstyp, welche an einem Oberflächengebiet des Halblei tersubstrats (1b) gebildet ist, Bilden einer zweiten Art einer Metallschicht (430b, 440b) auf der ersten Art der Me tallschicht (410b, 420b) und darauffolgendes Entfernen der zweiten Art der Metallschicht (430b, 440b) derart, daß ein verlangtes Gebiet (43b, 44b) der zweiten Art der Metall schicht (430b, 440b), welches als Teil einer Gateelektrode (4b) dient, verbleibt, wodurch ein Teil einer Gateelektrode (4b) gebildet wird;
Bilden einer Isolierungsschicht (5) auf einem Teil der Gateelektrode (43b, 44b) und der ersten Art der Metall schicht (420b), Entfernen eines nicht benötigten Teils der Isolierungsschicht (5) zur Bildung von Seitenwänden (51) an einem Teil der Seite der Gateelektrode (4b);
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht (31j) enthaltenen. Verunreinigungen in das Halbleitersubstrat (1b) unter Verwendung eines Teils der Gateelektrode (43b, 44b) und der Seitenwände (51) als erste Maske und der ersten Art der Metallschicht (410b, 420b) als Durchgangsschicht, durch welche die implantierten Verunreinigungen hindurchtreten;
Bilden eines Resists (6) auf dem Halbleitersubstrat (1b) zur Abdeckung von einer Position auf der ersten Maske bezüglich einer Position auf der ersten Maske bis zu einer Position in einem ersten vorbestimmten Abstand von der Drainseite des Teils der Gateelektrode (43b, 44b) entfernt auf die Drainseite zu;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht (31j) enthaltenen Verunreinigungen in das Halbleitersubstrat (1b) unter Verwendung des Resists (6) und der ersten Maske als zweite Maske und der ersten Art der Metallschicht (410b, 420b) als Durchgangsschicht;
Entfernen der ersten Art der Metallschicht (410b, 420b) - nach dem Entfernen des Resists (6) und der Seitenwände (51) - teilweise derart, daß ein verlangtes Gebiet (41b, 42b) der ersten Art der Metallschicht (410b, 420b) ver bleibt, welche als Gateelektrode (4b) dient, wodurch ein anderes Teil der Gateelektrode (4b) gebildet wird; und
Bilden der Sourceelektrode (9) auf dem Halbleiter substrat (1b) an einer Position getrennt von der zweiten Maske auf die Sourceseite zu und der Drainelektrode (8) auf dem Halbleitersubstrat (1b) an einer Position getrennt von zweiten Maske auf die Drainseite zu.
Bilden einer ersten Art einer Metallschicht (410b, 420b) auf einer Halbleiterschicht (31j) mit einem Leitfä higkeitstyp, welche an einem Oberflächengebiet des Halblei tersubstrats (1b) gebildet ist, Bilden einer zweiten Art einer Metallschicht (430b, 440b) auf der ersten Art der Me tallschicht (410b, 420b) und darauffolgendes Entfernen der zweiten Art der Metallschicht (430b, 440b) derart, daß ein verlangtes Gebiet (43b, 44b) der zweiten Art der Metall schicht (430b, 440b), welches als Teil einer Gateelektrode (4b) dient, verbleibt, wodurch ein Teil einer Gateelektrode (4b) gebildet wird;
Bilden einer Isolierungsschicht (5) auf einem Teil der Gateelektrode (43b, 44b) und der ersten Art der Metall schicht (420b), Entfernen eines nicht benötigten Teils der Isolierungsschicht (5) zur Bildung von Seitenwänden (51) an einem Teil der Seite der Gateelektrode (4b);
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht (31j) enthaltenen. Verunreinigungen in das Halbleitersubstrat (1b) unter Verwendung eines Teils der Gateelektrode (43b, 44b) und der Seitenwände (51) als erste Maske und der ersten Art der Metallschicht (410b, 420b) als Durchgangsschicht, durch welche die implantierten Verunreinigungen hindurchtreten;
Bilden eines Resists (6) auf dem Halbleitersubstrat (1b) zur Abdeckung von einer Position auf der ersten Maske bezüglich einer Position auf der ersten Maske bis zu einer Position in einem ersten vorbestimmten Abstand von der Drainseite des Teils der Gateelektrode (43b, 44b) entfernt auf die Drainseite zu;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht (31j) enthaltenen Verunreinigungen in das Halbleitersubstrat (1b) unter Verwendung des Resists (6) und der ersten Maske als zweite Maske und der ersten Art der Metallschicht (410b, 420b) als Durchgangsschicht;
Entfernen der ersten Art der Metallschicht (410b, 420b) - nach dem Entfernen des Resists (6) und der Seitenwände (51) - teilweise derart, daß ein verlangtes Gebiet (41b, 42b) der ersten Art der Metallschicht (410b, 420b) ver bleibt, welche als Gateelektrode (4b) dient, wodurch ein anderes Teil der Gateelektrode (4b) gebildet wird; und
Bilden der Sourceelektrode (9) auf dem Halbleiter substrat (1b) an einer Position getrennt von der zweiten Maske auf die Sourceseite zu und der Drainelektrode (8) auf dem Halbleitersubstrat (1b) an einer Position getrennt von zweiten Maske auf die Drainseite zu.
11. Verfahren zum Herstellen eines Halbleiterbauelements
nach Anspruch 9 (Fig. 8(a)-8(f)), dadurch gekennzeich
net, daß das Verfahren des Bildens des Resists (6c) den
Schritt des Bildens des Resists 6c auf dem Halbleiter
substrat (1c) enthält, zur Abdeckung von einer Position ei
nes ersten vorbestimmten Abstands von der Drainseite des
Gebiets getrennt, an welchem die Gateelektrode (4c) ange
ordnet wird, auf die Drainseite zu bis zu einer Position
eines zweiten vorbestimmten Abstands von der Sourceseite
des Gebiets getrennt, an welchem die Gateelektrode (4c) ge
bildet wird, auf die Sourceseite zu.
12. Verfahren zum Herstellen eines Halbleiterbauteils
(Fig. 9(a)-9(e)), welches eine Gateelektrode (4c), eine
Sourceelektrode (9) und eine Drainelektrode (8) auf einem
Halbleitersubstrat (1d) enthält, mit den Schritten:
Bilden der Gateelektrode (4c) auf einer Halbleiter schicht (31j) mit einem Leitfähigkeitstyp, welche auf einem Oberflächengebiet des Halbleitersubstrats (1d) gebildet ist;
Bilden einer Isolierungsschicht (51d) auf Oberflächen der Gateelektrode (4c) und der Halbleiterschicht (31j), Bilden des Resists (6d) auf der Isolierungsschicht (51d) zur Abdeckung von einem Teil eines ersten vorbestimmten Ab stands von der Drainseite der Gateelektrode (4c) getrennt auf die Drainseite zu bis zu einem Teil eines zweiten vor bestimmten Abstands von der Sourceseite der Gateelektrode (4c) getrennt auf die Sourceseite zu, und Entfernen der Isolierungsschicht (51d) durch Ätzen derart, daß ein Teil der Isolierungsschicht (51d), welcher unter dem Resist (6d) positioniert ist, verbleibt;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht (31j) enthaltenen Verunreinigungen in das Halbleitersubstrat (1d) unter Verwendung der Gateelektrode (4c), der Isolierungs schicht (51d) und des Resists (6d) als Maske;
Implantieren von Verunreinigungen - nach dem Entfernen des Resists (6d) - desselben Leitfähigkeitstyps wie des Typs der in der Halbleiterschicht (77) enthaltenen Verun reinigungen in das Halbleitersubstrat (1d) unter Verwendung der Gateelektrode (4c) und der Teile der Isolierungsschicht (51d), welche an den Seiten der Gateelektrode (4c) gebildet sind, als Maske und unter Verwendung der Teile der Isolie rungsschicht (51d), welche auf der Oberfläche der Halblei terschicht (77) gebildet sind, als Durchgangsschichten, durch welche die implantierten Verunreinigungen hindurch treten;
Bilden der Sourceelektrode (9) auf einem Teil der Ober fläche des Halbleitersubstrats (1d), welcher von der Iso lierungsschicht (51d) getrennt auf die Sourceseite zu posi tioniert ist, und der Drainelektrode (8) auf einem Teil der Oberfläche des Halbleitersubstrats (1d), welcher getrennt von der Isolierungsschicht (51d) auf die Drainseite zu po sitioniert ist.
Bilden der Gateelektrode (4c) auf einer Halbleiter schicht (31j) mit einem Leitfähigkeitstyp, welche auf einem Oberflächengebiet des Halbleitersubstrats (1d) gebildet ist;
Bilden einer Isolierungsschicht (51d) auf Oberflächen der Gateelektrode (4c) und der Halbleiterschicht (31j), Bilden des Resists (6d) auf der Isolierungsschicht (51d) zur Abdeckung von einem Teil eines ersten vorbestimmten Ab stands von der Drainseite der Gateelektrode (4c) getrennt auf die Drainseite zu bis zu einem Teil eines zweiten vor bestimmten Abstands von der Sourceseite der Gateelektrode (4c) getrennt auf die Sourceseite zu, und Entfernen der Isolierungsschicht (51d) durch Ätzen derart, daß ein Teil der Isolierungsschicht (51d), welcher unter dem Resist (6d) positioniert ist, verbleibt;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht (31j) enthaltenen Verunreinigungen in das Halbleitersubstrat (1d) unter Verwendung der Gateelektrode (4c), der Isolierungs schicht (51d) und des Resists (6d) als Maske;
Implantieren von Verunreinigungen - nach dem Entfernen des Resists (6d) - desselben Leitfähigkeitstyps wie des Typs der in der Halbleiterschicht (77) enthaltenen Verun reinigungen in das Halbleitersubstrat (1d) unter Verwendung der Gateelektrode (4c) und der Teile der Isolierungsschicht (51d), welche an den Seiten der Gateelektrode (4c) gebildet sind, als Maske und unter Verwendung der Teile der Isolie rungsschicht (51d), welche auf der Oberfläche der Halblei terschicht (77) gebildet sind, als Durchgangsschichten, durch welche die implantierten Verunreinigungen hindurch treten;
Bilden der Sourceelektrode (9) auf einem Teil der Ober fläche des Halbleitersubstrats (1d), welcher von der Iso lierungsschicht (51d) getrennt auf die Sourceseite zu posi tioniert ist, und der Drainelektrode (8) auf einem Teil der Oberfläche des Halbleitersubstrats (1d), welcher getrennt von der Isolierungsschicht (51d) auf die Drainseite zu po sitioniert ist.
13. Verfahren zum Herstellen eines Halbleiterbauelements
(Fig. 11(a)-11(e)) nach Anspruch 3, welches eine Gateelektrode (4e), ei
ne Sourceelektrode (9) und eine Drainelektrode (8) auf ei
nem Halbleitersubstrat (1e) enthält, mit den Schritten:
Bilden einer Halbleiterschicht (31j) mit einem Leitfä higkeitstyp auf einem Oberflächengebiet des Halbleiter substrats (1e);
Bilden einer Isolierungsschicht (10) an einem Gebiet auf der Oberfläche der Halbleiterschicht (31j) außerhalb des Gebiets, an welchem die Gateelektrode (4e) angebracht wird;
Auftragen einer Elektrodensubstanz auf dem Gebiet, an welchem die Gateelektrode (4e) angebracht wird, und auf den Enden der Isolierungsschicht (10) benachbart zu dem Anbrin gungsgebiet der Gateelektrode (4e) an der Sourceseite bzw. der Drainseite zur Bildung der Gateelektrode (4e), welche herausragende Teile (4e-1, 4e-2) besitzt, welche auf die Sourceseite bzw. die Drainseite zu herausragen;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht (31j) enthaltenen Verunreinigungen in das Halbleitersubstrat (1e) unter Verwendung der Gateelektrode (4e) als erste Maske und Ausbildung der Isolierungsschicht (10) als Durchgangs schicht, durch welche die implantierten Verunreinigungen hindurchtreten;
Bilden eines Resists (6e) auf dem Halbleitersubstrat (1e) zur Abdeckung von einem Teil eines ersten vorbestimm ten Abstands von der Drainseite des Anbringungsgebiets der Gateelektrode (4e) getrennt auf die Drainseite zu bis zu einem Teil eines zweiten vorbestimmten Abstands von der Sourceseite des Anbringungsgebiets der Gateelektrode (4e) getrennt auf die Sourceseite zu;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht (31j) enthaltenen Verunreinigungen in das Halbleitersubstrat (le) unter Verwendung des Resists (6e) und der Gateelektrode (4e) als zweite Maske und Ausbildung der Isolierungsschicht (10) als Durchgangsschicht;
Bilden der Sourceelektrode (9) auf einem Teil der Ober fläche des Halbleitersubstrats (1e), welcher getrennt von der zweiten Maske auf die Sourceseite zu positioniert ist, und der Drainelektrode (8) auf einem Teil der Oberfläche des Halbleitersubstrats (1e), welcher getrennt von der zweiten Maske auf die Drainseite zu positioniert ist.
Bilden einer Halbleiterschicht (31j) mit einem Leitfä higkeitstyp auf einem Oberflächengebiet des Halbleiter substrats (1e);
Bilden einer Isolierungsschicht (10) an einem Gebiet auf der Oberfläche der Halbleiterschicht (31j) außerhalb des Gebiets, an welchem die Gateelektrode (4e) angebracht wird;
Auftragen einer Elektrodensubstanz auf dem Gebiet, an welchem die Gateelektrode (4e) angebracht wird, und auf den Enden der Isolierungsschicht (10) benachbart zu dem Anbrin gungsgebiet der Gateelektrode (4e) an der Sourceseite bzw. der Drainseite zur Bildung der Gateelektrode (4e), welche herausragende Teile (4e-1, 4e-2) besitzt, welche auf die Sourceseite bzw. die Drainseite zu herausragen;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht (31j) enthaltenen Verunreinigungen in das Halbleitersubstrat (1e) unter Verwendung der Gateelektrode (4e) als erste Maske und Ausbildung der Isolierungsschicht (10) als Durchgangs schicht, durch welche die implantierten Verunreinigungen hindurchtreten;
Bilden eines Resists (6e) auf dem Halbleitersubstrat (1e) zur Abdeckung von einem Teil eines ersten vorbestimm ten Abstands von der Drainseite des Anbringungsgebiets der Gateelektrode (4e) getrennt auf die Drainseite zu bis zu einem Teil eines zweiten vorbestimmten Abstands von der Sourceseite des Anbringungsgebiets der Gateelektrode (4e) getrennt auf die Sourceseite zu;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht (31j) enthaltenen Verunreinigungen in das Halbleitersubstrat (le) unter Verwendung des Resists (6e) und der Gateelektrode (4e) als zweite Maske und Ausbildung der Isolierungsschicht (10) als Durchgangsschicht;
Bilden der Sourceelektrode (9) auf einem Teil der Ober fläche des Halbleitersubstrats (1e), welcher getrennt von der zweiten Maske auf die Sourceseite zu positioniert ist, und der Drainelektrode (8) auf einem Teil der Oberfläche des Halbleitersubstrats (1e), welcher getrennt von der zweiten Maske auf die Drainseite zu positioniert ist.
14. Verfahren zum Herstellen, eines Halbleiterbauelements
(Fig. 11(a)-11(e)) nach Anspruch 3, welches eine Gateelektrode (4e), ei
ne Sourceelektrode (9) und eine Drainelektrode (8) auf dem
Halbleitersubstrat (1b) enthält, mit den Schritten:
Bilden einer Halbleiterschicht (31j) mit einem Leitfä higkeitstyp auf einem Oberflächengebiet des Halbleiter substrats (1e);
Bilden einer ersten Isolierungsschicht (10) an einem Gebiet auf der Oberfläche der Halbleiterschicht (31j) aus serhalb des Gebiets, an welchem die Gateelektrode (4e) an gebracht wird;
Auftragen einer Elektrodensubstanz auf das Gebiet, an welchem die Gateelektrode (4e) angebracht wird, und an den Enden der ersten Isolierungsschicht (10) benachbart zu dem Anbringungsgebiet der Gateelektrode (4e) an der Sourceseite bzw. der Drainseite zur Bildung der Gateelektrode (4e), welche herausragende Teile (4e-1, 4e-2) besitzt, welche auf die Sourceseite bzw. die Drainseite herausragen;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht (31j) enthaltenen Verunreinigungen in das Halbleitersubstrat (1e) unter Verwendung der Gateelektrode (4e) als erste Maske und Ausbildung der Isolierungsschicht (10) als Durch gangsschicht, durch welche die implantierten Verunreinigun gen hindurchtreten;
Bilden einer zweiten Isolierungsschicht (51) auf der Gateelektrode (4e) und auf einem Teil der ersten Isolie rungsschicht (10) und Entfernen eines nicht benötigten Teils der zweiten Isolierungsschicht (51) durch Ätzen zur Bildung von Seitenwänden (51e) auf den Seiten der Gateelek trode (4e);
Bilden eines Resists (60e) auf einem Teil auf dem Halb leitersubstrat (1e) zur Abdeckung von einer Position auf der Gateelektrode (4e) oder auf der Seitenwand (51e) bis zu einer Position eines vorbestimmten Abstands von der Drainseite des Anbringungsgebiets der Gateelektrode (4e) ge trennt auf die Drainseite zu;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht (31j) enthaltenen Verunreinigungen in das Halbleitersubstrat (1e) unter Verwendung des Resists (60e) der Seitenwand (51e) und der Gateelektrode (4e) als zweite Maske und Ausbildung der ersten Isolierungsschicht (10) als Durchgangsschicht;
Bilden der Sourceelektrode (9) auf einem Teil der Ober fläche des Halbleitersubstrats (1e), welcher getrennt von der zweiten Maske auf die Sourceseite zu positioniert ist, und der Drainelektrode (8) auf einem Teil der Oberfläche des Halbleitersubstrats (1e), welcher getrennt von der zweiten Maske auf die Drainseite zu positioniert ist.
Bilden einer Halbleiterschicht (31j) mit einem Leitfä higkeitstyp auf einem Oberflächengebiet des Halbleiter substrats (1e);
Bilden einer ersten Isolierungsschicht (10) an einem Gebiet auf der Oberfläche der Halbleiterschicht (31j) aus serhalb des Gebiets, an welchem die Gateelektrode (4e) an gebracht wird;
Auftragen einer Elektrodensubstanz auf das Gebiet, an welchem die Gateelektrode (4e) angebracht wird, und an den Enden der ersten Isolierungsschicht (10) benachbart zu dem Anbringungsgebiet der Gateelektrode (4e) an der Sourceseite bzw. der Drainseite zur Bildung der Gateelektrode (4e), welche herausragende Teile (4e-1, 4e-2) besitzt, welche auf die Sourceseite bzw. die Drainseite herausragen;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht (31j) enthaltenen Verunreinigungen in das Halbleitersubstrat (1e) unter Verwendung der Gateelektrode (4e) als erste Maske und Ausbildung der Isolierungsschicht (10) als Durch gangsschicht, durch welche die implantierten Verunreinigun gen hindurchtreten;
Bilden einer zweiten Isolierungsschicht (51) auf der Gateelektrode (4e) und auf einem Teil der ersten Isolie rungsschicht (10) und Entfernen eines nicht benötigten Teils der zweiten Isolierungsschicht (51) durch Ätzen zur Bildung von Seitenwänden (51e) auf den Seiten der Gateelek trode (4e);
Bilden eines Resists (60e) auf einem Teil auf dem Halb leitersubstrat (1e) zur Abdeckung von einer Position auf der Gateelektrode (4e) oder auf der Seitenwand (51e) bis zu einer Position eines vorbestimmten Abstands von der Drainseite des Anbringungsgebiets der Gateelektrode (4e) ge trennt auf die Drainseite zu;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der Halbleiterschicht (31j) enthaltenen Verunreinigungen in das Halbleitersubstrat (1e) unter Verwendung des Resists (60e) der Seitenwand (51e) und der Gateelektrode (4e) als zweite Maske und Ausbildung der ersten Isolierungsschicht (10) als Durchgangsschicht;
Bilden der Sourceelektrode (9) auf einem Teil der Ober fläche des Halbleitersubstrats (1e), welcher getrennt von der zweiten Maske auf die Sourceseite zu positioniert ist, und der Drainelektrode (8) auf einem Teil der Oberfläche des Halbleitersubstrats (1e), welcher getrennt von der zweiten Maske auf die Drainseite zu positioniert ist.
15. Verfahren zum Herstellen eines Halbleiterbauelements
(Fig. 12(a)-12(c)), welches eine Gateelektrode (4e), ei
ne Sourceelektrode (9) und eine Drainelektrode (8) auf ei
nem Halbleitersubstrat (1e) enthält, mit den Schritten:
Bilden einer Halbleiterschicht (31j) mit einem ersten Leitfähigkeitstyp auf einem Oberflächengebiet des Halblei tersubstrats (1e);
Bilden einer Isolierungsschicht (11) einer Sourceseite und einer Isolierungsschicht (11) einer Drainseite auf ei nem Gebiet von der Drainseite des Anbringungsgebiets der Gateelektrode (4e) bis zu einer Position eines ersten vor bestimmten Abstands getrennt davon bzw. auf einem Gebiet von der Sourceseite des Anbringungsgebiets der Gateelek trode (4e) bis zu einer Position eines zweiten vorbe stimmten Abstands getrennt davon auf der Halbleiterschicht (31j);
Auftragen einer Elektrodensubstanz auf dem Gebiet, an welchem die Gateelektrode (4e) angebracht wird, und auf den Enden der Isolierungsschicht (11) benachbart zu dem Anbrin gungsgebiet der Gateelektrode (4e) an der Sourceseite bzw. der Drainseite zur Bildung der Gateelektrode, welche herausragende Teile (4e-1, 4e-2) besitzt, welche auf die Sour ceseite bzw. auf die Drainseite zu herausragen;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in Halbleiterschicht (31j) ent haltenen Verunreinigungen in das Halbleitersubstrat (1e) unter Verwendung der Gateelektrode (4e) als Maske und Aus bildung der Isolierungsschicht (11) der Sourceseite und der Isolierungsschicht (11) der Drainseite als Durchgangs schichten, durch welche die implantierten Verunreinigungen hindurchtreten;
Bilden der Sourceelektrode (9) auf einem Teil der Ober fläche des Halbleitersubstrats (1e), welcher getrennt von der Maske auf die Sourceseite zu positioniert ist, und der Drainelektrode (8) auf einem Teil der Oberfläche des Halb leitersubstrats (1e), welcher getrennt von der Maske auf die Drainseite zu positioniert ist.
Bilden einer Halbleiterschicht (31j) mit einem ersten Leitfähigkeitstyp auf einem Oberflächengebiet des Halblei tersubstrats (1e);
Bilden einer Isolierungsschicht (11) einer Sourceseite und einer Isolierungsschicht (11) einer Drainseite auf ei nem Gebiet von der Drainseite des Anbringungsgebiets der Gateelektrode (4e) bis zu einer Position eines ersten vor bestimmten Abstands getrennt davon bzw. auf einem Gebiet von der Sourceseite des Anbringungsgebiets der Gateelek trode (4e) bis zu einer Position eines zweiten vorbe stimmten Abstands getrennt davon auf der Halbleiterschicht (31j);
Auftragen einer Elektrodensubstanz auf dem Gebiet, an welchem die Gateelektrode (4e) angebracht wird, und auf den Enden der Isolierungsschicht (11) benachbart zu dem Anbrin gungsgebiet der Gateelektrode (4e) an der Sourceseite bzw. der Drainseite zur Bildung der Gateelektrode, welche herausragende Teile (4e-1, 4e-2) besitzt, welche auf die Sour ceseite bzw. auf die Drainseite zu herausragen;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in Halbleiterschicht (31j) ent haltenen Verunreinigungen in das Halbleitersubstrat (1e) unter Verwendung der Gateelektrode (4e) als Maske und Aus bildung der Isolierungsschicht (11) der Sourceseite und der Isolierungsschicht (11) der Drainseite als Durchgangs schichten, durch welche die implantierten Verunreinigungen hindurchtreten;
Bilden der Sourceelektrode (9) auf einem Teil der Ober fläche des Halbleitersubstrats (1e), welcher getrennt von der Maske auf die Sourceseite zu positioniert ist, und der Drainelektrode (8) auf einem Teil der Oberfläche des Halb leitersubstrats (1e), welcher getrennt von der Maske auf die Drainseite zu positioniert ist.
16. Verfahren zum Herstellen eines Halbleiterbauelements
(Fig. 15(a)-15(e)) nach Anspruch 5, welches eine Gateelektrode (4f), ei
ne Sourceelektrode (9) und eine Drainelektrode (8) auf ei
nem Halbleitersubstrat (1f) enthält, mit den Schritten:
Bilden des Halbleitersubstrats (1f), welches aufeinan derfolgend eine erste Halbleiterschicht (103) als eigenlei tende Halbleiterschicht, eine zweite Halbleiterschicht (210f) mit einem Leitfähigkeitstyp, eine dritte Halbleiter schicht (220f) als eigenleitende Halbleiterschicht enthält;
Bilden einer Isolierungsschicht (12) auf der dritten Halbleiterschicht (220f);
Entfernen der Isolierungsschicht (12) und der dritten Halbleiterschicht (220f) auf dem Gebiet auf der zweiten Halbleiterschicht (210f), auf welchem die Gateelektrode (4f) angebracht wird, wodurch das Anbringungsgebiet der Ga teelektrode (4f) der zweiten Halbleiterschicht (210f) bloß gelegt wird;
Auftragen einer Elektrodensubstanz auf das Anbringungs gebiet der Gateelektrode (4f) und auf beide Enden der Iso lierungsschicht (12) benachbart zu dem Anbringungsgebiet der Gateelektrode (4f) an der Drainseite bzw. der Sourceseite, wodurch die Gateelektrode (4f) gebildet wird, welche Vorsprünge (4f-1, 4f-2) besitzt, welche auf die Drainseite bzw. auf die Sourceseite zu herausragen;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der zweiten Halbleiterschicht (210f) enthaltenen Verunreinigungen in die zweite und die dritte Halbleiterschicht (210f, 220f) unter Verwendung der Gateelektrode (4f) als erste Maske und der Isolierungs schicht (12) als Durchgangsschicht, durch welche die im plantierten Verunreinigungen hindurchtreten;
Bilden eines Resists (6f) auf dem Halbleitersubstrat (1f) zur Abdeckung von einer Position eines ersten vor bestimmten Abstands von der Drainseite des Anbringungsge biets der Gateelektrode (4f) getrennt auf die Drainseite zu bis zu einer Position eines zweiten vorbestimmten Abstands von der Sourceseite des Anbringungsgebiets der Gateelek trode (4f) auf die Sourceseite zu;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der zweiten Halbleiterschicht (210f) enthaltenen Verunreinigungen in die zweite und drit te Halbleiterschicht (210f, 220f) unter Verwendung des Re sists (6f) und der Gateelektrode (4f) als zweite Maske und Ausbildung der Isolierungsschicht als Durchgangsschicht;
Bilden der Sourceelektrode (9) auf einem Teil der Ober fläche des Halbleitersubstrats (1f), welcher getrennt von der zweiten Maske auf die Sourceseite zu positioniert ist, und der Drainelektrode (8) auf einem Teil der Oberfläche des Halbleitersubstrats (1f), welcher getrennt von der zweiten Maske auf die Drainseite zu positioniert ist.
Bilden des Halbleitersubstrats (1f), welches aufeinan derfolgend eine erste Halbleiterschicht (103) als eigenlei tende Halbleiterschicht, eine zweite Halbleiterschicht (210f) mit einem Leitfähigkeitstyp, eine dritte Halbleiter schicht (220f) als eigenleitende Halbleiterschicht enthält;
Bilden einer Isolierungsschicht (12) auf der dritten Halbleiterschicht (220f);
Entfernen der Isolierungsschicht (12) und der dritten Halbleiterschicht (220f) auf dem Gebiet auf der zweiten Halbleiterschicht (210f), auf welchem die Gateelektrode (4f) angebracht wird, wodurch das Anbringungsgebiet der Ga teelektrode (4f) der zweiten Halbleiterschicht (210f) bloß gelegt wird;
Auftragen einer Elektrodensubstanz auf das Anbringungs gebiet der Gateelektrode (4f) und auf beide Enden der Iso lierungsschicht (12) benachbart zu dem Anbringungsgebiet der Gateelektrode (4f) an der Drainseite bzw. der Sourceseite, wodurch die Gateelektrode (4f) gebildet wird, welche Vorsprünge (4f-1, 4f-2) besitzt, welche auf die Drainseite bzw. auf die Sourceseite zu herausragen;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der zweiten Halbleiterschicht (210f) enthaltenen Verunreinigungen in die zweite und die dritte Halbleiterschicht (210f, 220f) unter Verwendung der Gateelektrode (4f) als erste Maske und der Isolierungs schicht (12) als Durchgangsschicht, durch welche die im plantierten Verunreinigungen hindurchtreten;
Bilden eines Resists (6f) auf dem Halbleitersubstrat (1f) zur Abdeckung von einer Position eines ersten vor bestimmten Abstands von der Drainseite des Anbringungsge biets der Gateelektrode (4f) getrennt auf die Drainseite zu bis zu einer Position eines zweiten vorbestimmten Abstands von der Sourceseite des Anbringungsgebiets der Gateelek trode (4f) auf die Sourceseite zu;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der zweiten Halbleiterschicht (210f) enthaltenen Verunreinigungen in die zweite und drit te Halbleiterschicht (210f, 220f) unter Verwendung des Re sists (6f) und der Gateelektrode (4f) als zweite Maske und Ausbildung der Isolierungsschicht als Durchgangsschicht;
Bilden der Sourceelektrode (9) auf einem Teil der Ober fläche des Halbleitersubstrats (1f), welcher getrennt von der zweiten Maske auf die Sourceseite zu positioniert ist, und der Drainelektrode (8) auf einem Teil der Oberfläche des Halbleitersubstrats (1f), welcher getrennt von der zweiten Maske auf die Drainseite zu positioniert ist.
17. Verfahren zum Herstellen eines Halbleiterbauelements
(Fig. 15(a)-15(e)) nach Anspruch 5, welches eine Gateelektrode (4f), ei
ne Sourceelektrode (9) und eine Drainelektrode (8) auf ei
nem Halbleitersubstrat (1f) enthält, mit den Schritten:
Bilden eines Halbleitersubstrats (1f), welches aufein anderfolgend die erste Halbleiterschicht (103) als eigenleitende Halbleiterschicht, eine zweite Halbleiterschicht (210f) mit einem Leitfähigkeitstyp, eine dritte Halbleiter schicht (220f) als eigenleitende Halbleiterschicht auf weist;
Bilden einer ersten Isolierungsschicht (12) auf der dritten Halbleiterschicht (220f);
Entfernen der ersten Isolierungsschicht (12) und der dritten Halbleiterschicht (220f) auf dem Gebiet auf der zweiten Halbleiterschicht (210f), auf welchem die Gateelek trode (4f) angebracht wird, wodurch das Anbringungsgebiet der Gateelektrode (4f) der zweiten Halbleiterschicht (210f) bloßgelegt wird;
Auftragen einer Elektrodensubstanz auf das Anbringungs gebiet der Gateelektrode (4f) und auf beide Enden der er sten Isolierungsschicht (12) benachbart zu dem Anbringungs gebiet der Gateelektrode (4f) an der Drainseite bzw. der Sourceseite, wodurch die Gateelektrode (4f) gebildet wird, welche Vorsprünge (4f-1, 4f-2) besitzt, welche auf die Drainseite bzw. die Sourceseite zu herausragen;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der zweiten Halbleiterschicht (210f) enthaltenen Verunreinigungen in die zweite und drit te Halbleiterschicht (210f, 220f) unter Verwendung der Ga teelektrode (4f) als erste Maske und der erste Isolierungs schicht (12) als Durchgangsschicht, durch welche die im plantierten Verunreinigungen hindurchtreten;
Bilden der zweiten Isolierungsschicht (51) auf der Ga teelektrode (4f) und auf der ersten Isolierungsschicht (12), Entfernen eines nicht benötigten Teils der zweiten Isolierungsschicht (51) durch Ätzen, wodurch Seitenwände (51f) an den Seiten der Gateelektrode (4f) gebildet werden;
Bilden eines Resists (60f) auf dem Halbleitersubstrat (1f) zur Abdeckung von einer Position eines vorbestimmten Abstands auf der Gateelektrode (4f) oder auf der Seitenwand (51f) bis zu einer Position eines zweiten Abstands getrennt von der Drainseite des Anbringungsgebiets der Gateelektrode (4f) auf die Drainseite zu;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der zweiten Halbleiterschicht (210) enthaltenen Verunreinigungen in die zweite und die dritte Halbleiterschicht (210f, 220f) unter Verwendung des Resists (60f), der Seitenwand (51f) und der Gateelektrode (4f) als zweite Maske und Ausbildung der ersten Isolie rungsschicht (12) als Durchgangsschicht;
Bilden der Sourceelektrode (9) auf einem Teil der Ober fläche des Halbleitersubstrats (1f), welcher getrennt von der zweiten Maske auf die Sourceseite zu positioniert ist, und der Drainelektrode (8) auf einem Teil der Oberfläche des Halbleitersubstrats (1f), welcher von der zweiten Maske getrennt auf die Drainseite zu positioniert ist.
Bilden eines Halbleitersubstrats (1f), welches aufein anderfolgend die erste Halbleiterschicht (103) als eigenleitende Halbleiterschicht, eine zweite Halbleiterschicht (210f) mit einem Leitfähigkeitstyp, eine dritte Halbleiter schicht (220f) als eigenleitende Halbleiterschicht auf weist;
Bilden einer ersten Isolierungsschicht (12) auf der dritten Halbleiterschicht (220f);
Entfernen der ersten Isolierungsschicht (12) und der dritten Halbleiterschicht (220f) auf dem Gebiet auf der zweiten Halbleiterschicht (210f), auf welchem die Gateelek trode (4f) angebracht wird, wodurch das Anbringungsgebiet der Gateelektrode (4f) der zweiten Halbleiterschicht (210f) bloßgelegt wird;
Auftragen einer Elektrodensubstanz auf das Anbringungs gebiet der Gateelektrode (4f) und auf beide Enden der er sten Isolierungsschicht (12) benachbart zu dem Anbringungs gebiet der Gateelektrode (4f) an der Drainseite bzw. der Sourceseite, wodurch die Gateelektrode (4f) gebildet wird, welche Vorsprünge (4f-1, 4f-2) besitzt, welche auf die Drainseite bzw. die Sourceseite zu herausragen;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der zweiten Halbleiterschicht (210f) enthaltenen Verunreinigungen in die zweite und drit te Halbleiterschicht (210f, 220f) unter Verwendung der Ga teelektrode (4f) als erste Maske und der erste Isolierungs schicht (12) als Durchgangsschicht, durch welche die im plantierten Verunreinigungen hindurchtreten;
Bilden der zweiten Isolierungsschicht (51) auf der Ga teelektrode (4f) und auf der ersten Isolierungsschicht (12), Entfernen eines nicht benötigten Teils der zweiten Isolierungsschicht (51) durch Ätzen, wodurch Seitenwände (51f) an den Seiten der Gateelektrode (4f) gebildet werden;
Bilden eines Resists (60f) auf dem Halbleitersubstrat (1f) zur Abdeckung von einer Position eines vorbestimmten Abstands auf der Gateelektrode (4f) oder auf der Seitenwand (51f) bis zu einer Position eines zweiten Abstands getrennt von der Drainseite des Anbringungsgebiets der Gateelektrode (4f) auf die Drainseite zu;
Implantieren von Verunreinigungen desselben Leitfähig keitstyps wie des Typs der in der zweiten Halbleiterschicht (210) enthaltenen Verunreinigungen in die zweite und die dritte Halbleiterschicht (210f, 220f) unter Verwendung des Resists (60f), der Seitenwand (51f) und der Gateelektrode (4f) als zweite Maske und Ausbildung der ersten Isolie rungsschicht (12) als Durchgangsschicht;
Bilden der Sourceelektrode (9) auf einem Teil der Ober fläche des Halbleitersubstrats (1f), welcher getrennt von der zweiten Maske auf die Sourceseite zu positioniert ist, und der Drainelektrode (8) auf einem Teil der Oberfläche des Halbleitersubstrats (1f), welcher von der zweiten Maske getrennt auf die Drainseite zu positioniert ist.
18. Verfahren zum Herstellen eines Halbleiterbauelements
nach Anspruch 11 (Fig. 8(a)-8(f)), dadurch gekennzeich
net, daß
die Gateelektrode (4c) an einer Position zwischen der Drainelektrode (8) und der Sourceelektrode (9) angeordnet ist, wobei sich die Position näher an der Sourceelektrode (9) als an der Drainelektrode (8) befindet; und
die Länge des ersten vorbestimmten Abstands des Resists (6c) oder der Isolierungsschicht (5) von der Drainseite des Anbringungsgebiets der Gateelektrode (4c) größer ist als die Länge der zweiten vorbestimmten Länge des Resists (6c) oder der Isolierungsschicht (5) von der Sourceseite des An bringungsgebiets der Gateelektrode (4c).
die Gateelektrode (4c) an einer Position zwischen der Drainelektrode (8) und der Sourceelektrode (9) angeordnet ist, wobei sich die Position näher an der Sourceelektrode (9) als an der Drainelektrode (8) befindet; und
die Länge des ersten vorbestimmten Abstands des Resists (6c) oder der Isolierungsschicht (5) von der Drainseite des Anbringungsgebiets der Gateelektrode (4c) größer ist als die Länge der zweiten vorbestimmten Länge des Resists (6c) oder der Isolierungsschicht (5) von der Sourceseite des An bringungsgebiets der Gateelektrode (4c).
19. Verfahren zum Herstellen eines Halbleiterbauelements
nach Anspruch 11 (Fig. 18(a)-18(b)), dadurch gekenn
zeichnet, daß
die Gateelektrode (4c) an einer Position zwischen der Drainelektrode (8) und der Sourceelektrode (9) angeordnet ist, wobei sich die Position in einem gleichen Abstand zu der Sourceelektrode (9) und zu der Drainelektrode (8) be findet; und
die Länge des ersten vorbestimmten Abstands des Resists (6g) oder der Isolierungsschicht (51) von der Drainseite des Anbringungsgebiets der Gateelektrode (4c) gleich der Länge der zweiten vorbestimmten Länge des Resists (6g) oder der Isolierungsschicht (51) von der Sourceseite des Anbrin gungsgebiets der Gateelektrode (4c) ist.
die Gateelektrode (4c) an einer Position zwischen der Drainelektrode (8) und der Sourceelektrode (9) angeordnet ist, wobei sich die Position in einem gleichen Abstand zu der Sourceelektrode (9) und zu der Drainelektrode (8) be findet; und
die Länge des ersten vorbestimmten Abstands des Resists (6g) oder der Isolierungsschicht (51) von der Drainseite des Anbringungsgebiets der Gateelektrode (4c) gleich der Länge der zweiten vorbestimmten Länge des Resists (6g) oder der Isolierungsschicht (51) von der Sourceseite des Anbrin gungsgebiets der Gateelektrode (4c) ist.
20. Verfahren zum Herstellen eines Halbleiterbauelements
nach Anspruch 11, gekennzeichnet durch
ein Verfahren oder ein Vielfachverfahren zum Herstellen einer Halbleiterbauelementeeinheit, bei welcher die Ga teelektrode (4) an einer Position zwischen der Drainelek trode (8) und der Sourceelektrode (9) angeordnet ist, wobei sich die Position näher an der Sourceelektrode (9) als an der Drainelektrode (8) befindet; und
ein Verfahren oder ein Vielfachverfahren zum Herstellen einer Halbleiterbauelementeeinheit, bei welcher die Gate elektrode (4) an einer Position zwischen der Drainelektrode (8) und der Sourceelektrode angeordnet ist, wobei sich die Position in gleichem Abstand zu der Sourceelektrode (9) und zu der Drainelektrode (8) befindet.
ein Verfahren oder ein Vielfachverfahren zum Herstellen einer Halbleiterbauelementeeinheit, bei welcher die Ga teelektrode (4) an einer Position zwischen der Drainelek trode (8) und der Sourceelektrode (9) angeordnet ist, wobei sich die Position näher an der Sourceelektrode (9) als an der Drainelektrode (8) befindet; und
ein Verfahren oder ein Vielfachverfahren zum Herstellen einer Halbleiterbauelementeeinheit, bei welcher die Gate elektrode (4) an einer Position zwischen der Drainelektrode (8) und der Sourceelektrode angeordnet ist, wobei sich die Position in gleichem Abstand zu der Sourceelektrode (9) und zu der Drainelektrode (8) befindet.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26859294 | 1994-11-01 | ||
JP14873195A JP3651964B2 (ja) | 1994-11-01 | 1995-06-15 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19540665A1 DE19540665A1 (de) | 1996-06-13 |
DE19540665C2 true DE19540665C2 (de) | 2002-08-08 |
Family
ID=26478837
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19540665A Expired - Fee Related DE19540665C2 (de) | 1994-11-01 | 1995-10-31 | Halbleiterbauelement und Verfahren zu dessen Herstellung |
Country Status (3)
Country | Link |
---|---|
US (1) | US5648668A (de) |
JP (1) | JP3651964B2 (de) |
DE (1) | DE19540665C2 (de) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1117036A (ja) * | 1997-06-26 | 1999-01-22 | Sharp Corp | 半導体記憶装置の製造方法 |
JPH11354541A (ja) * | 1998-06-11 | 1999-12-24 | Fujitsu Quantum Devices Kk | 半導体装置およびその製造方法 |
US6171918B1 (en) | 1998-06-22 | 2001-01-09 | International Business Machines Corporation | Depleted poly mosfet structure and method |
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Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
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US4792531A (en) * | 1987-10-05 | 1988-12-20 | Menlo Industries, Inc. | Self-aligned gate process |
JP2727590B2 (ja) * | 1988-10-13 | 1998-03-11 | 日本電気株式会社 | Mis型半導体装置 |
JPH03191532A (ja) * | 1989-12-20 | 1991-08-21 | Nec Corp | ショットキー障壁接合ゲート型電界効果トランジスタ |
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-
1995
- 1995-06-15 JP JP14873195A patent/JP3651964B2/ja not_active Expired - Fee Related
- 1995-10-31 DE DE19540665A patent/DE19540665C2/de not_active Expired - Fee Related
- 1995-10-31 US US08/550,627 patent/US5648668A/en not_active Expired - Fee Related
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---|
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Also Published As
Publication number | Publication date |
---|---|
JPH08186130A (ja) | 1996-07-16 |
DE19540665A1 (de) | 1996-06-13 |
JP3651964B2 (ja) | 2005-05-25 |
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OP8 | Request for examination as to paragraph 44 patent law | ||
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8364 | No opposition during term of opposition | ||
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