JPH05267346A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- JPH05267346A JPH05267346A JP6229192A JP6229192A JPH05267346A JP H05267346 A JPH05267346 A JP H05267346A JP 6229192 A JP6229192 A JP 6229192A JP 6229192 A JP6229192 A JP 6229192A JP H05267346 A JPH05267346 A JP H05267346A
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- ohmic
- forming
- electrode
- ohmic electrode
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Abstract
(57)【要約】
【目的】 本発明は、オーミックコンタクト抵抗の低い
電界効果トランジスタの製造方法を提供することを目的
とする。 【構成】 第１のオーミック低抵抗領域（１４、１５）
が表面より深い位置に高濃度領域を有するので、合金化
によりオーミック電極（２５、２６）が半導体基板（１
０）中にシンタされても、この深さまで高濃度領域が確
保される。このため、コンタクト抵抗を低減させること
ができ、ＦＥＴ特性が向上する。また、マスクパターン
の形成に、オーミック電極形成用のレチクルを使用する
ことにより、新たなレチクルの作製が不要となる。
電界効果トランジスタの製造方法を提供することを目的
とする。 【構成】 第１のオーミック低抵抗領域（１４、１５）
が表面より深い位置に高濃度領域を有するので、合金化
によりオーミック電極（２５、２６）が半導体基板（１
０）中にシンタされても、この深さまで高濃度領域が確
保される。このため、コンタクト抵抗を低減させること
ができ、ＦＥＴ特性が向上する。また、マスクパターン
の形成に、オーミック電極形成用のレチクルを使用する
ことにより、新たなレチクルの作製が不要となる。
Description
【０００１】
【産業上の利用分野】本発明は、合金化によって形成さ
れるオーミック電極を有する電界効果トランジスタ（Ｆ
ＥＴ）およびその製造方法に関する。
れるオーミック電極を有する電界効果トランジスタ（Ｆ
ＥＴ）およびその製造方法に関する。
【０００２】
【従来の技術】従来の電界効果トランジスタの製造方法
として、セルフアラインプロセスがある（“GaAs LSI-D
irected MESFET's with Self-Aligned Implantation fo
r n+-Layer Technology ” IEEE Trans.Election Devic
e ED29(1982)1772）。この方法は、両側にオーバ−バン
クのある断面がＴ字状のＴ字形ダミーゲートをＳｉＮ膜
を介して半絶縁性ＧａＡｓ基板上に形成し、このＴ字形
ダミーゲートをマスクとしてオーミック電極形成領域に
ＳｉＮ膜を介したスルー注入を施してオーミック電極用
の低抵抗領域を形成していた。その後、Ｔ字形ダミーゲ
ートを除去し、オーミック電極（ソース、ドレイン電
極）およびゲート電極を形成していた。
として、セルフアラインプロセスがある（“GaAs LSI-D
irected MESFET's with Self-Aligned Implantation fo
r n+-Layer Technology ” IEEE Trans.Election Devic
e ED29(1982)1772）。この方法は、両側にオーバ−バン
クのある断面がＴ字状のＴ字形ダミーゲートをＳｉＮ膜
を介して半絶縁性ＧａＡｓ基板上に形成し、このＴ字形
ダミーゲートをマスクとしてオーミック電極形成領域に
ＳｉＮ膜を介したスルー注入を施してオーミック電極用
の低抵抗領域を形成していた。その後、Ｔ字形ダミーゲ
ートを除去し、オーミック電極（ソース、ドレイン電
極）およびゲート電極を形成していた。
【０００３】
【発明が解決しようとする課題】ところで、従来の電界
効果トランジスタの製造方法によると、スルー注入によ
り形成される低抵抗領域のキャリア分布は表面にピーク
があり、深くなるにつれてキャリア濃度が減少するもの
となる。これは、ＳｉＮ膜を介してスルー注入するため
である。一方、オーミック電極を構成するＡｕＧｅ系金
属は合金化により基板表面から１０００〜２５００Åほ
どの深さまでシンタされる。ところが、上述のように低
抵抗領域は深い位置ではキャリア濃度が低いため、オー
ミック電極の基板に対する接触抵抗を十分に低減するこ
とができなかった。そのため、ＦＥＴの相互コンダクタ
ンスが大きくならず問題であった。
効果トランジスタの製造方法によると、スルー注入によ
り形成される低抵抗領域のキャリア分布は表面にピーク
があり、深くなるにつれてキャリア濃度が減少するもの
となる。これは、ＳｉＮ膜を介してスルー注入するため
である。一方、オーミック電極を構成するＡｕＧｅ系金
属は合金化により基板表面から１０００〜２５００Åほ
どの深さまでシンタされる。ところが、上述のように低
抵抗領域は深い位置ではキャリア濃度が低いため、オー
ミック電極の基板に対する接触抵抗を十分に低減するこ
とができなかった。そのため、ＦＥＴの相互コンダクタ
ンスが大きくならず問題であった。
【０００４】本発明は、このような問題を解決すること
を目的とする。
を目的とする。
【０００５】
【課題を解決するための手段】上記、課題を解決するた
めに本発明の電界効果トランジスタの製造方法は、オー
ミック電極形成領域を少なくとも一部に含む開口部を有
したマスクパターンを半導体基板上に形成し、このマス
クパターンをマスクとしてイオン注入を行い第１のオー
ミック低抵抗領域を形成する工程と、マスクパターンを
除去した後の半導体基板上に保護膜およびＴ字形ダミー
ゲートを順次形成し、そのＴ字形ダミーゲートをマスク
として保護膜を介してイオン注入を行い第２のオーミッ
ク低抵抗領域を形成する工程と、オーミック電極形成領
域の保護膜を除去し、除去した領域にオーミック電極を
形成する工程と、Ｔ字形ダミーゲートおよびこのＴ字形
ダミーゲート下部の保護膜を除去し、除去した領域にゲ
ート電極を形成する工程とを含み、第１のオーミック低
抵抗領域は、オーミック電極が合金化によってシンタさ
れる深さまで高濃度領域になるようにキャリア分布が制
御されている。
めに本発明の電界効果トランジスタの製造方法は、オー
ミック電極形成領域を少なくとも一部に含む開口部を有
したマスクパターンを半導体基板上に形成し、このマス
クパターンをマスクとしてイオン注入を行い第１のオー
ミック低抵抗領域を形成する工程と、マスクパターンを
除去した後の半導体基板上に保護膜およびＴ字形ダミー
ゲートを順次形成し、そのＴ字形ダミーゲートをマスク
として保護膜を介してイオン注入を行い第２のオーミッ
ク低抵抗領域を形成する工程と、オーミック電極形成領
域の保護膜を除去し、除去した領域にオーミック電極を
形成する工程と、Ｔ字形ダミーゲートおよびこのＴ字形
ダミーゲート下部の保護膜を除去し、除去した領域にゲ
ート電極を形成する工程とを含み、第１のオーミック低
抵抗領域は、オーミック電極が合金化によってシンタさ
れる深さまで高濃度領域になるようにキャリア分布が制
御されている。
【０００６】また、マスクパターンは、オーミック電極
形成用レチクルを用いて、過度の露光により形成するこ
とが望ましい。
形成用レチクルを用いて、過度の露光により形成するこ
とが望ましい。
【０００７】
【作用】本発明の電界効果トランジスタの製造方法によ
れば、第１のオーミック低抵抗領域は表面より深い位置
に高濃度領域を有するので、合金化によりオーミック電
極が半導体基板中にシンタされても、この深さまで高濃
度領域が確保される。このため、コンタクト抵抗を低減
させることができる。
れば、第１のオーミック低抵抗領域は表面より深い位置
に高濃度領域を有するので、合金化によりオーミック電
極が半導体基板中にシンタされても、この深さまで高濃
度領域が確保される。このため、コンタクト抵抗を低減
させることができる。
【０００８】また、マスクパターンの形成に、オーミッ
ク電極形成用のレチクルを使用することにより、新たな
レチクルの作製が不要となる。
ク電極形成用のレチクルを使用することにより、新たな
レチクルの作製が不要となる。
【０００９】
【実施例】以下、本発明である電界効果トランジスタの
製造方法の一実施例について添付図面を参照して説明す
る。図１（ａ）〜（ｄ）および図２（ｅ）〜（ｈ）は、
本実施例の工程を示す断面図である。
製造方法の一実施例について添付図面を参照して説明す
る。図１（ａ）〜（ｄ）および図２（ｅ）〜（ｈ）は、
本実施例の工程を示す断面図である。
【００１０】まず、半絶縁性のＧａＡｓ基板１０の表面
にレジスト膜１１を塗布した後、通常のフォトリソグラ
フィ工程によって、動作層１２となる部分のレジストを
除去する。ついで、残されたレジスト膜１１をマスクと
してＳｉのイオン注入を行う。一例として、加速電圧を
６０ｋｅＶとし、Ｅ型ＦＥＴではドーズ量約１．５×１
０12／ｃｍ2 、Ｄ型ＦＥＴでは約２．４×１０12／ｃｍ
2 とすれば良い（第１図（ａ））。
にレジスト膜１１を塗布した後、通常のフォトリソグラ
フィ工程によって、動作層１２となる部分のレジストを
除去する。ついで、残されたレジスト膜１１をマスクと
してＳｉのイオン注入を行う。一例として、加速電圧を
６０ｋｅＶとし、Ｅ型ＦＥＴではドーズ量約１．５×１
０12／ｃｍ2 、Ｄ型ＦＥＴでは約２．４×１０12／ｃｍ
2 とすれば良い（第１図（ａ））。
【００１１】次に、レジスト膜１１を除去した後、ポジ
型のレジスト膜１３を塗布する。そして、オーミック電
極形成用のレチクル３０を用いた通常のフォトリソグラ
フィ工程によって、オーミック電極形成領域を内包する
部分のレジストを除去し、マスクパターンを形成する。
このマスクパターンは、図３に示すように、露光時間を
通常の２倍にすることによって、オーミック電極形成領
域より０．１５μｍ程度大きな開口部が形成されてい
る。このようにマスクパターンが形成されたレジスト膜
１３をマスクとして、Ｓｉイオンを加速電圧９０〜１１
０ｋｅＶでドーズ量約１．０×１０13／ｃｍ2 注入す
る。この注入によって、第１のオーミック低抵抗領域で
ある高濃度層１４、１５が形成される。この加速電圧に
よる高濃度層１４、１５のキャリアプロファイルのピー
クは、表面から１０００Å付近となる（第１図
（ｂ））。
型のレジスト膜１３を塗布する。そして、オーミック電
極形成用のレチクル３０を用いた通常のフォトリソグラ
フィ工程によって、オーミック電極形成領域を内包する
部分のレジストを除去し、マスクパターンを形成する。
このマスクパターンは、図３に示すように、露光時間を
通常の２倍にすることによって、オーミック電極形成領
域より０．１５μｍ程度大きな開口部が形成されてい
る。このようにマスクパターンが形成されたレジスト膜
１３をマスクとして、Ｓｉイオンを加速電圧９０〜１１
０ｋｅＶでドーズ量約１．０×１０13／ｃｍ2 注入す
る。この注入によって、第１のオーミック低抵抗領域で
ある高濃度層１４、１５が形成される。この加速電圧に
よる高濃度層１４、１５のキャリアプロファイルのピー
クは、表面から１０００Å付近となる（第１図
（ｂ））。
【００１２】次に、レジスト膜１３を除去した後、Ｇａ
Ａｓ基板１０上にプラズマＣＶＤ法によりＳｉ3 Ｎ4 膜
１６を堆積する。このＳｉ3 Ｎ4 膜１６は後のアニーリ
ングの保護膜であると共に、ＦＥＴ製作の全工程を通し
てＧａＡｓ基板１０表面を保護し、デバイス特性のプロ
セスごとの変動を抑止するものである。次に、膜厚約
１．０μｍのレジスト膜１７を形成し、その上にスパッ
タリングにより膜厚約０．３μｍのＳｉＯ2 膜１８を形
成する。そしてさらにその上に、レジスタ膜１９を形成
し、レジスト膜１７、ＳｉＯ2 膜１８とともに３層レジ
スト２０を形成する。
Ａｓ基板１０上にプラズマＣＶＤ法によりＳｉ3 Ｎ4 膜
１６を堆積する。このＳｉ3 Ｎ4 膜１６は後のアニーリ
ングの保護膜であると共に、ＦＥＴ製作の全工程を通し
てＧａＡｓ基板１０表面を保護し、デバイス特性のプロ
セスごとの変動を抑止するものである。次に、膜厚約
１．０μｍのレジスト膜１７を形成し、その上にスパッ
タリングにより膜厚約０．３μｍのＳｉＯ2 膜１８を形
成する。そしてさらにその上に、レジスタ膜１９を形成
し、レジスト膜１７、ＳｉＯ2 膜１８とともに３層レジ
スト２０を形成する。
【００１３】３層レジスト２０の形成後は、まず、最上
段のレジスト膜１９のパターンニングを行う（同図
（ｃ））。
段のレジスト膜１９のパターンニングを行う（同図
（ｃ））。
【００１４】ついで、ＣＦ4 ＋Ｈ2 ガスを用いた反応性
イオンエッチング（ＲＩＥ）により、ＳｉＯ2 膜１８を
除去し、そしてさらに、Ｏ2 ガスを用いたＲＩＥにより
最下段のレジスト膜１７を除去する。なお、レジスト膜
１７を除去する際に、フォトレジスト１９も同時に除去
される。レジスト膜１７はＳｉＯ2 膜１８に比べてエッ
チング速度が速いのでアンダーカットされ、断面形状が
Ｔ字状のＴ字形ダミーゲート２１がレジスト膜１７とＳ
ｉＯ2 膜１８により形成される（同図（ｄ））。
イオンエッチング（ＲＩＥ）により、ＳｉＯ2 膜１８を
除去し、そしてさらに、Ｏ2 ガスを用いたＲＩＥにより
最下段のレジスト膜１７を除去する。なお、レジスト膜
１７を除去する際に、フォトレジスト１９も同時に除去
される。レジスト膜１７はＳｉＯ2 膜１８に比べてエッ
チング速度が速いのでアンダーカットされ、断面形状が
Ｔ字状のＴ字形ダミーゲート２１がレジスト膜１７とＳ
ｉＯ2 膜１８により形成される（同図（ｄ））。
【００１５】ついで、Ｔ字形ダミーゲート２１をマスク
に、たとえば高ドーズ４×１０13／ｃｍ2 （２００ｋｅ
Ｖ）のＳｉイオン注入をＳｉ3 Ｎ4 膜１６を通して行
い、ｎ+ ソース領域２２およびｎ+ ドレイン領域２３を
形成する（同図（ｄ））。このイオン注入により、ｎ+
ソース領域２２およびｎ+ ドレイン領域２３は、表面に
ピークを持ち、深くなるにつれてキャリア濃度が減少し
ていくプロファイルが得られる。
に、たとえば高ドーズ４×１０13／ｃｍ2 （２００ｋｅ
Ｖ）のＳｉイオン注入をＳｉ3 Ｎ4 膜１６を通して行
い、ｎ+ ソース領域２２およびｎ+ ドレイン領域２３を
形成する（同図（ｄ））。このイオン注入により、ｎ+
ソース領域２２およびｎ+ ドレイン領域２３は、表面に
ピークを持ち、深くなるにつれてキャリア濃度が減少し
ていくプロファイルが得られる。
【００１６】次に、スパッタリングによりＳｉＯ2 膜２
４を堆積し、表面全体に絶縁膜を形成する（同図
（ｅ））。
４を堆積し、表面全体に絶縁膜を形成する（同図
（ｅ））。
【００１７】その後、Ｔ字形ダミーゲート２１の側壁に
付着したＳｉＯ2 膜２４を除去し、アセトン煮沸または
リムーバによりＴ字形ダミーゲート２１のレジスト膜１
７をリフトオフする。そして、動作層１２、高濃度層１
４、１５、ｎ+ ソース領域２２およびｎ+ ドレイン領域
２３の活性化を、たとえば８００℃、２０分、Ｎ2 雰囲
気中の熱処理により行う（同図（ｆ））。
付着したＳｉＯ2 膜２４を除去し、アセトン煮沸または
リムーバによりＴ字形ダミーゲート２１のレジスト膜１
７をリフトオフする。そして、動作層１２、高濃度層１
４、１５、ｎ+ ソース領域２２およびｎ+ ドレイン領域
２３の活性化を、たとえば８００℃、２０分、Ｎ2 雰囲
気中の熱処理により行う（同図（ｆ））。
【００１８】次に、高濃度層１４、１５上のＳｉＯ2 膜
２４およびＳｉ3 Ｎ4 膜１６を、前述したオーミック電
極形成用のレチクル３０を用いて部分的にエッチング除
去して、高濃度層１４、１５の表面を露出させる。そし
て、オーミック金属Ａu Ｇe／Ｎｉ（１０５０Å／２８
０Å）を蒸着してリフトオフし、４６０℃、３０秒、Ｈ
2 雰囲気中でシンタして、ソース電極２５、ドレイン電
極２６を形成する（同図（ｇ））。
２４およびＳｉ3 Ｎ4 膜１６を、前述したオーミック電
極形成用のレチクル３０を用いて部分的にエッチング除
去して、高濃度層１４、１５の表面を露出させる。そし
て、オーミック金属Ａu Ｇe／Ｎｉ（１０５０Å／２８
０Å）を蒸着してリフトオフし、４６０℃、３０秒、Ｈ
2 雰囲気中でシンタして、ソース電極２５、ドレイン電
極２６を形成する（同図（ｇ））。
【００１９】次に、ゲート電極形成部において露出した
Ｓｉ3 Ｎ4 膜１６をプラズマエッチし、Ｔｉ／Ｐｔ／Ａ
ｕ（１０００Å／５００Å／１５００Å）を蒸着して、
ゲート電極２７を形成する（同図（ｈ））。
Ｓｉ3 Ｎ4 膜１６をプラズマエッチし、Ｔｉ／Ｐｔ／Ａ
ｕ（１０００Å／５００Å／１５００Å）を蒸着して、
ゲート電極２７を形成する（同図（ｈ））。
【００２０】以上のように形成されたソース電極２５、
ドレイン電極２６のコンタクト抵抗率は、高濃度層１
４、１５を形成しない従来のＦＥＴでのオーミック電極
のコンタクト抵抗率７μΩｃｍ2 に比べて、５μΩｃｍ
2 に低減された。
ドレイン電極２６のコンタクト抵抗率は、高濃度層１
４、１５を形成しない従来のＦＥＴでのオーミック電極
のコンタクト抵抗率７μΩｃｍ2 に比べて、５μΩｃｍ
2 に低減された。
【００２１】また、本実施例の製造方法による製造例を
図４に示す。同図より、ゲート長Ｌｇ＝０．７μｍの場
合、ゲート電極２７の端からｎ+ ソース領域２２、ｎ+
ドレイン領域２３の端までが０．２５μｍで、ゲート電
極２７の端からソース電極２５、ドレイン電極２６の端
までが０．９μｍとなった。そして、高濃度層１４、１
５は、ソース電極２５とドレイン電極２６よりも一辺が
０．１５μｍ大きな面積を持つ領域となった。さらに、
ゲート電極２７の端から高濃度層１４、１５の端までの
距離は０．７５μｍとなった。このＦＥＴのＫ値は０．
１ｍＳ／Ｖ上昇した。また、高濃度層１４、１５の追加
による短チャネル効果の増加などの、ＦＥＴの他の特性
に劣化は見られなかった。
図４に示す。同図より、ゲート長Ｌｇ＝０．７μｍの場
合、ゲート電極２７の端からｎ+ ソース領域２２、ｎ+
ドレイン領域２３の端までが０．２５μｍで、ゲート電
極２７の端からソース電極２５、ドレイン電極２６の端
までが０．９μｍとなった。そして、高濃度層１４、１
５は、ソース電極２５とドレイン電極２６よりも一辺が
０．１５μｍ大きな面積を持つ領域となった。さらに、
ゲート電極２７の端から高濃度層１４、１５の端までの
距離は０．７５μｍとなった。このＦＥＴのＫ値は０．
１ｍＳ／Ｖ上昇した。また、高濃度層１４、１５の追加
による短チャネル効果の増加などの、ＦＥＴの他の特性
に劣化は見られなかった。
【００２２】
【発明の効果】本発明の電界効果トランジスタの製造方
法によれば、第１のオーミック低抵抗領域は表面より深
い位置に高濃度領域を有するので、合金化によりオーミ
ック電極が半導体基板中にシンタされても、この深さま
で高濃度領域が確保される。このため、コンタクト抵抗
を低減させることができ、ＦＥＴ特性が向上する。
法によれば、第１のオーミック低抵抗領域は表面より深
い位置に高濃度領域を有するので、合金化によりオーミ
ック電極が半導体基板中にシンタされても、この深さま
で高濃度領域が確保される。このため、コンタクト抵抗
を低減させることができ、ＦＥＴ特性が向上する。
【００２３】また、マスクパターンの形成に、オーミッ
ク電極形成用のレチクルを使用することにより、新たな
レチクルの作製が不要となる。
ク電極形成用のレチクルを使用することにより、新たな
レチクルの作製が不要となる。
【図１】本実施例の工程を示す断面図である。
【図２】本実施例の工程を示す断面図である。
【図３】マスクパターンの形成を示す概念図である。
【図４】本実施例の製造例を示す断面図である。
１０…ＧａＡｓ基板、１１、１３、１７、１９…レジス
ト膜、１２…動作層、１４、１５…高濃度層、１６…Ｓ
ｉ3 Ｎ4 膜、１８、２４…ＳｉＯ2 膜、２０…３層レジ
スト、２１…Ｔ字形ダミーゲート、２２…ｎ+ ソース領
域、２３…ｎ+ドレイン領域、２５…ソース電極、２６
…ドレイン電極、２７…ゲート電極。
ト膜、１２…動作層、１４、１５…高濃度層、１６…Ｓ
ｉ3 Ｎ4 膜、１８、２４…ＳｉＯ2 膜、２０…３層レジ
スト、２１…Ｔ字形ダミーゲート、２２…ｎ+ ソース領
域、２３…ｎ+ドレイン領域、２５…ソース電極、２６
…ドレイン電極、２７…ゲート電極。
Claims (3)
- 【請求項１】 オーミック電極形成領域を少なくとも一
部に含む開口部を有したマスクパターンを半導体基板上
に形成し、このマスクパターンをマスクとしてイオン注
入を行い第１のオーミック低抵抗領域を形成する工程
と、 前記マスクパターンを除去した後の半導体基板上に保護
膜およびＴ字形ダミーゲートを順次形成し、そのＴ字形
ダミーゲートをマスクとして保護膜を介してイオン注入
を行い第２のオーミック低抵抗領域を形成する工程と、 オーミック電極形成領域の保護膜を除去し、除去した領
域にオーミック電極を形成する工程と、 前記Ｔ字形ダミーゲートおよびこのＴ字形ダミーゲート
下部の保護膜を除去し、除去した領域にゲート電極を形
成する工程とを含み、 前記第１のオーミック低抵抗領域は、前記オーミック電
極が合金化によってシンタされる深さまで高濃度領域に
なるようにキャリア分布が制御されていることを特徴と
する電界効果トランジスタの製造方法。 - 【請求項２】 前記マスクパターンは、オーミック電極
形成用レチクルを用いて、過度の露光により形成するこ
とを特徴とする請求項１記載の電界効果トランジスタの
製造方法。 - 【請求項３】 半導体基板上に配置されたゲート電極
と、前記ゲート電極の近傍に配置されたオーミック電極
と、前記オーミック電極の下部の半導体基板に設けられ
た第１および第２のオーミック低抵抗領域とを備え、前
記第１のオーミック低抵抗領域は前記オーミック電極と
の接触面に高濃度領域のピークを有し、前記第２のオー
ミック低抵抗領域は表面部に高濃度領域のピークを有す
る電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229192A JPH05267346A (ja) | 1992-03-18 | 1992-03-18 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229192A JPH05267346A (ja) | 1992-03-18 | 1992-03-18 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267346A true JPH05267346A (ja) | 1993-10-15 |
Family
ID=13195872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6229192A Pending JPH05267346A (ja) | 1992-03-18 | 1992-03-18 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267346A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648668A (en) * | 1994-11-01 | 1997-07-15 | Mitsubishi Denki Kabushiki Kaisha | High breakdown voltage field effect transistor |
-
1992
- 1992-03-18 JP JP6229192A patent/JPH05267346A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648668A (en) * | 1994-11-01 | 1997-07-15 | Mitsubishi Denki Kabushiki Kaisha | High breakdown voltage field effect transistor |
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