JPH04320347A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04320347A JPH04320347A JP8828191A JP8828191A JPH04320347A JP H04320347 A JPH04320347 A JP H04320347A JP 8828191 A JP8828191 A JP 8828191A JP 8828191 A JP8828191 A JP 8828191A JP H04320347 A JPH04320347 A JP H04320347A
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Landscapes
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にパターン反転セルフアライン置換ゲートプロ
セスによる電界効果型トランジスタの製造方法に関する
ものである。
関し、特にパターン反転セルフアライン置換ゲートプロ
セスによる電界効果型トランジスタの製造方法に関する
ものである。
【０００２】
【従来の技術】セルフアライン技術はＬＳＩの集積度の
向上および性能の向上のために重要な技術である。この
セルフアライン技術として、代表的なパターン反転セル
フアラインプロセスであるＳＡＩＮＴ（ＩＥＥＥ Ｔ
ｒａｎｓ． ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ；ＥＤ
２９，ｐｐ１７７２−１７７７，１９８２）が知られて
いる。
向上および性能の向上のために重要な技術である。この
セルフアライン技術として、代表的なパターン反転セル
フアラインプロセスであるＳＡＩＮＴ（ＩＥＥＥ Ｔ
ｒａｎｓ． ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ；ＥＤ
２９，ｐｐ１７７２−１７７７，１９８２）が知られて
いる。
【０００３】図２にＳＡＩＮＴの工程図を、図３に各工
程におけるＭＥＳＦＥＴの断面図を示す。まず、図２の
工程（ａ）において、半絶縁性ＧａＡｓ基板１にフォト
レジスト２を用いてＳｉをイオン注入し、ｎ注入層３を
形成する（図３（Ａ））。次に工程（ｂ）においてプラ
ズマＣＶＤ法によってＳｉＮ層４を形成する。ついで、
工程（ｃ）において、下層フォトレジスト５，スパッタ
ＳｉＯ２ 層６および上層フォトレジスト層７からなる
３層レジストを形成し、上層レジスト７をマスクとして
ＳｉＯ２ 層６をパターニングする。さらにＯ２ を用
いたリアクティブイオンエッチング（ＲＩＥ）により下
層レジスト５をエッチングする。この際下層レジスト５
がＳｉＯ２ 層６よりアンダーカットされ、ＳｉＯ２
層６が下層レジスト５よりＴ字状に張り出した形状とな
るようにする。上層レジスト７は下層レジスト５のエッ
チングと共にエッチング除去される。工程（ｄ）におい
て、ＳｉＯ２層６をマスクとしてＳｉイオンを打ちこみ
、ｎ＋ 層８を形成する。図３（Ｂ）に示すように、ｎ
＋ 層８の端縁は鎖線９で示される位置にある。次に工
程（ｅ）において、第２のＳｉＯ２ 層１０をＲＦスパ
ッタ法によって堆積する。ＳｉＯ２ 層１０の端縁は下
層フォトレジスト５の側面に達し、従って、ＳｉＯ２
層１０の幅はｎ＋ 層８の幅より大きい。工程（ｆ）に
おいて、多層レジスト上のＳｉＯ２ 層６をリフトオフ
する。その結果、ＳｉＯ２ 層１０はＳｉＮ層上にのみ
存在する（図３（Ｃ））。工程（ｇ）において、アニー
リングを行ってｎ層３およびｎ＋ 層８を活性化した後
、工程（ｈ）において、ソースおよびドレインを形成す
べき部位のＳｉＯ２ 層１０およびＳｉＮ層４を開孔し
、オーミック電極１１，１２を堆積する。さらに、工程
（ｉ）において、ゲートを形成すべき部位のＳｉＮ層３
を開孔し、ゲート電極１３を形成して、図３（Ｄ）に示
すＭＥＳＦＥＴが作製される。ｎ＋ 層８とゲート電極
１３との間隔は下層フォトレジスト５のアンダーカット
量によって規定される。
程におけるＭＥＳＦＥＴの断面図を示す。まず、図２の
工程（ａ）において、半絶縁性ＧａＡｓ基板１にフォト
レジスト２を用いてＳｉをイオン注入し、ｎ注入層３を
形成する（図３（Ａ））。次に工程（ｂ）においてプラ
ズマＣＶＤ法によってＳｉＮ層４を形成する。ついで、
工程（ｃ）において、下層フォトレジスト５，スパッタ
ＳｉＯ２ 層６および上層フォトレジスト層７からなる
３層レジストを形成し、上層レジスト７をマスクとして
ＳｉＯ２ 層６をパターニングする。さらにＯ２ を用
いたリアクティブイオンエッチング（ＲＩＥ）により下
層レジスト５をエッチングする。この際下層レジスト５
がＳｉＯ２ 層６よりアンダーカットされ、ＳｉＯ２
層６が下層レジスト５よりＴ字状に張り出した形状とな
るようにする。上層レジスト７は下層レジスト５のエッ
チングと共にエッチング除去される。工程（ｄ）におい
て、ＳｉＯ２層６をマスクとしてＳｉイオンを打ちこみ
、ｎ＋ 層８を形成する。図３（Ｂ）に示すように、ｎ
＋ 層８の端縁は鎖線９で示される位置にある。次に工
程（ｅ）において、第２のＳｉＯ２ 層１０をＲＦスパ
ッタ法によって堆積する。ＳｉＯ２ 層１０の端縁は下
層フォトレジスト５の側面に達し、従って、ＳｉＯ２
層１０の幅はｎ＋ 層８の幅より大きい。工程（ｆ）に
おいて、多層レジスト上のＳｉＯ２ 層６をリフトオフ
する。その結果、ＳｉＯ２ 層１０はＳｉＮ層上にのみ
存在する（図３（Ｃ））。工程（ｇ）において、アニー
リングを行ってｎ層３およびｎ＋ 層８を活性化した後
、工程（ｈ）において、ソースおよびドレインを形成す
べき部位のＳｉＯ２ 層１０およびＳｉＮ層４を開孔し
、オーミック電極１１，１２を堆積する。さらに、工程
（ｉ）において、ゲートを形成すべき部位のＳｉＮ層３
を開孔し、ゲート電極１３を形成して、図３（Ｄ）に示
すＭＥＳＦＥＴが作製される。ｎ＋ 層８とゲート電極
１３との間隔は下層フォトレジスト５のアンダーカット
量によって規定される。
【０００４】
【発明が解決しようとする課題】前述したＴ型ダミーゲ
ートパターンによる絶縁膜を介してｎ型イオンを注入し
、ｎ＋ 層を形成する方法では、形成されるキャリアプ
ロファイルは、表面にピークをもち深くなるにつれて減
少していくものとなる。この領域に通常オーミック電極
として使用されるＡｕＧｅ系電極を形成すると表面から
１，０００〜２，５００Å程度の深さまでシンタされる
。この深さはキャリア濃度がかなり減少している領域を
含んでいるため、オーミック電極のコンタクト抵抗を低
減することは困難である。
ートパターンによる絶縁膜を介してｎ型イオンを注入し
、ｎ＋ 層を形成する方法では、形成されるキャリアプ
ロファイルは、表面にピークをもち深くなるにつれて減
少していくものとなる。この領域に通常オーミック電極
として使用されるＡｕＧｅ系電極を形成すると表面から
１，０００〜２，５００Å程度の深さまでシンタされる
。この深さはキャリア濃度がかなり減少している領域を
含んでいるため、オーミック電極のコンタクト抵抗を低
減することは困難である。
【０００５】本発明はこのような従来の問題を解決し、
相互コンダクタンスの高いＦＥＴを製造し得る方法を提
供することを目的とする。
相互コンダクタンスの高いＦＥＴを製造し得る方法を提
供することを目的とする。
【０００６】
【課題を解決するための手段】上述した目的を達成する
ために、本発明は、幅の挾い第１層と該第１層より幅の
広い第２層とからなる断面Ｔ字型のマスクを用いて半導
体基板の表面に直接イオンを注入して高濃度のイオン注
入層を自己整合的に形成し、さらに同一マスクを用いて
、該第１のイオン注入とは異なる加速電圧によって同一
導電型のイオンを前記基板表面に少なくとも１回直接注
入することを特徴とする。
ために、本発明は、幅の挾い第１層と該第１層より幅の
広い第２層とからなる断面Ｔ字型のマスクを用いて半導
体基板の表面に直接イオンを注入して高濃度のイオン注
入層を自己整合的に形成し、さらに同一マスクを用いて
、該第１のイオン注入とは異なる加速電圧によって同一
導電型のイオンを前記基板表面に少なくとも１回直接注
入することを特徴とする。
【０００７】すなわち、本発明においては、図１にその
一具体例を示すように、基板表面にＴ字型のダミーゲー
トを形成して基板中１，５００〜２，０００Åの深さに
キャリア濃度のピークがくるように第１の注入を行う。 さらに、この第１の注入よりも低い加速電圧でキャリア
濃度のピークが表面近くにくるような第２の注入を行う
。
一具体例を示すように、基板表面にＴ字型のダミーゲー
トを形成して基板中１，５００〜２，０００Åの深さに
キャリア濃度のピークがくるように第１の注入を行う。 さらに、この第１の注入よりも低い加速電圧でキャリア
濃度のピークが表面近くにくるような第２の注入を行う
。
【０００８】
【作用】基板表面に直接形成されたＴ字型のダミーゲー
トを介して基板中に直接イオンを注入しｎ＋ 層の形成
を行うことにより、基板中深くにピークを持つキャリア
濃度の分布を得ることができる。さらに、これよりも低
い加速電圧を用いて多重注入することにより、表面近く
にキャリア濃度のピークをもつプロファイルも形成でき
る。これらの多重注入により表面付近から基板中深くに
まで高濃度層を形成することができる。
トを介して基板中に直接イオンを注入しｎ＋ 層の形成
を行うことにより、基板中深くにピークを持つキャリア
濃度の分布を得ることができる。さらに、これよりも低
い加速電圧を用いて多重注入することにより、表面近く
にキャリア濃度のピークをもつプロファイルも形成でき
る。これらの多重注入により表面付近から基板中深くに
まで高濃度層を形成することができる。
【０００９】
【実施例】以下に図１を参照して本発明の実施例を説明
する。
する。
【００１０】図１（Ａ）に示すように、ＧａＡｓ基板１
に例えばＳｉイオン注入を行い動作層３を形成した。そ
の後、レジスト５を塗布し、その中にＲＦスパッタリン
グによってＳｉＯ２ 膜６を積層した。ＳｉＯ２ 膜６
およびレジスト５をパターニングして、Ｔ字型のダミー
ゲートパターンを形成した。ＳｉＯ２ 膜６のパターン
に従ってＳｉイオンを例えば加速電圧１８０ｋｅＶ，ド
ーズレート２×１０１３／ｃｍ２ の条件で注入し、第
１のｎ＋ 層１４を形成した。イオンは基板中に直接注
入されるので基板深くまで注入される。キャリア濃度の
ピークは表面から１，５００〜２，０００Åの位置であ
った。
に例えばＳｉイオン注入を行い動作層３を形成した。そ
の後、レジスト５を塗布し、その中にＲＦスパッタリン
グによってＳｉＯ２ 膜６を積層した。ＳｉＯ２ 膜６
およびレジスト５をパターニングして、Ｔ字型のダミー
ゲートパターンを形成した。ＳｉＯ２ 膜６のパターン
に従ってＳｉイオンを例えば加速電圧１８０ｋｅＶ，ド
ーズレート２×１０１３／ｃｍ２ の条件で注入し、第
１のｎ＋ 層１４を形成した。イオンは基板中に直接注
入されるので基板深くまで注入される。キャリア濃度の
ピークは表面から１，５００〜２，０００Åの位置であ
った。
【００１１】ついで、図１（Ｂ）に示すように、Ｓｉイ
オンを加速電圧５０ｋｅＶ，ドーズレート２．０×１０
１３／ｃｍ２ の条件で注入して第２のｎ＋ 層１５を
形成した。
オンを加速電圧５０ｋｅＶ，ドーズレート２．０×１０
１３／ｃｍ２ の条件で注入して第２のｎ＋ 層１５を
形成した。
【００１２】次に図１（Ｃ）に示すようにＳｉＯ２ 膜
１６をＲＦマグネトロンスパッタリングによって全面に
堆積し、さらに図１（Ｄ）に示すように、レジスト５お
よびＳｉＯ２ ６の側面に付着したＳｉＯ２ を緩衝フ
ッ酸によって除去した。
１６をＲＦマグネトロンスパッタリングによって全面に
堆積し、さらに図１（Ｄ）に示すように、レジスト５お
よびＳｉＯ２ ６の側面に付着したＳｉＯ２ を緩衝フ
ッ酸によって除去した。
【００１３】つづいて、図１（Ｅ）に示すようにレジス
ト５を除去して反転パターンを得た。これにキャップ層
を設け、または設けずに８００℃、２５分アニールして
注入されたイオンの活性化処理を行った。
ト５を除去して反転パターンを得た。これにキャップ層
を設け、または設けずに８００℃、２５分アニールして
注入されたイオンの活性化処理を行った。
【００１４】最後にＳｉＯ２ 膜１６に開孔してソース
，ドレインのオーミック電極を形成し、さらに動作層３
上にゲート電極を形成して電界効果型トランジスタを作
製した。
，ドレインのオーミック電極を形成し、さらに動作層３
上にゲート電極を形成して電界効果型トランジスタを作
製した。
【００１５】このようにして作製された電界効果型トラ
ンジスタは、従来のｎ＋ 層の絶縁膜スルー注入、すな
わち厚さ１，５００ÅのＳｉＯＮ膜を通し、加速電圧１
８０ｋｅＶ，ドーズレート２×１０１３／ｃｍ２ の条
件でのイオン注入法に比べ、コンタクト抵抗率は８μΩ
ｃｍ２ から６μΩｃｍ２ へ、シート抵抗は２００Ω
／□から１２０Ω／□へそれぞれ低減した。
ンジスタは、従来のｎ＋ 層の絶縁膜スルー注入、すな
わち厚さ１，５００ÅのＳｉＯＮ膜を通し、加速電圧１
８０ｋｅＶ，ドーズレート２×１０１３／ｃｍ２ の条
件でのイオン注入法に比べ、コンタクト抵抗率は８μΩ
ｃｍ２ から６μΩｃｍ２ へ、シート抵抗は２００Ω
／□から１２０Ω／□へそれぞれ低減した。
【００１６】本発明がＧａＡｓ以外の半導体に適用でき
ること、導電体型が実施例と逆の導電体型であっても支
障ないことは言うまでもない。
ること、導電体型が実施例と逆の導電体型であっても支
障ないことは言うまでもない。
【００１７】
【発明の効果】以上説明したように、本発明に係る電界
効果型トランジスタの製造方法によれば、オーミック電
極のコンタクト抵抗を低減することができる。
効果型トランジスタの製造方法によれば、オーミック電
極のコンタクト抵抗を低減することができる。
【００１８】従ってソース抵抗が低減されるので、相互
コンダクタンスの高いＦＥＴが作製できる。
コンダクタンスの高いＦＥＴが作製できる。
【００１９】さらに、この説明では、一例として２重注
入の例を示したが、３重注入以上の多重注入としてもよ
いことは言うまでもない。
入の例を示したが、３重注入以上の多重注入としてもよ
いことは言うまでもない。
【図１】本発明の実施例を示す図である。
【図２】従来例の工程図である。
【図３】従来例を説明する断面図である。
１ ＧａＡｓ基板
２ レジスト
３ 動作層
４ ＳｉＮ層
５ レジスト
６ ＳｉＯ２ 層
７ レジスト
８ ｎ＋ イオン注入層
１０ ＳｉＯ２ 層
１１ ソース
１２ ドレイン
１３ ゲート
１４ 第１ｎ＋ 注入層
１５ 第２ｎ＋ 注入層
１６ ＳｉＯ２ 層
Claims (1)
- 【請求項１】 幅の挾い第１層と該第１層より幅の広
い第２層とからなる断面Ｔ字型のマスクを用いて半導体
基板の表面に直接イオンを注入して高濃度のイオン注入
層を自己整合的に形成し、さらに同一マスクを用いて、
該第１のイオン注入とは異なる加速電圧によって同一導
電型のイオンを前記基板表面に少なくとも１回直接注入
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8828191A JPH04320347A (ja) | 1991-04-19 | 1991-04-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8828191A JPH04320347A (ja) | 1991-04-19 | 1991-04-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04320347A true JPH04320347A (ja) | 1992-11-11 |
Family
ID=13938520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8828191A Pending JPH04320347A (ja) | 1991-04-19 | 1991-04-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04320347A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7148152B2 (en) * | 2002-12-26 | 2006-12-12 | Tdk Corporation | Method for fabricating a mask, method for fabricating a patterned thin film and a micro device |
-
1991
- 1991-04-19 JP JP8828191A patent/JPH04320347A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7148152B2 (en) * | 2002-12-26 | 2006-12-12 | Tdk Corporation | Method for fabricating a mask, method for fabricating a patterned thin film and a micro device |
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