JPH0513458A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0513458A JPH0513458A JP18542991A JP18542991A JPH0513458A JP H0513458 A JPH0513458 A JP H0513458A JP 18542991 A JP18542991 A JP 18542991A JP 18542991 A JP18542991 A JP 18542991A JP H0513458 A JPH0513458 A JP H0513458A
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Abstract
(57)【要約】
【目的】 Ｔ型ゲート法に類似した方法により、ｎ+注
入層とゲート電極の間にｎ′層を形成することができ、
しかも、ｎ′層の長さやゲート長を自由に決定できるよ
うにする。 【構成】 ＧａＡｓ基板１のｎ型半導体層の直上に設け
たダミーゲート本体（絶縁層３及び高融点金属膜４）の
上面に低融点金属層５を積層してほぼ均一な幅のダミー
ゲート６を形成した後、ダミーゲート本体をエッチン
グしてダミーゲート６を略Ｔ形にする工程と、略Ｔ形
のダミーゲート６の低融点金属膜５をダミーゲート本体
の上面で溶融させ、元のダミーゲート６よりも幅の狭
い、ほぼ均一な幅のダミーゲート６を作成する工程の２
工程を繰り返すたびに、順次ダミーゲートの幅を狭くす
ることができる。従って、順次ダミーゲートの幅を小さ
くする過程で、まずｎ+注入層８を形成し、さらにダミ
ーゲート６の幅を小さくした段階で低不純物密度のｎ′
層９を形成する。
入層とゲート電極の間にｎ′層を形成することができ、
しかも、ｎ′層の長さやゲート長を自由に決定できるよ
うにする。 【構成】 ＧａＡｓ基板１のｎ型半導体層の直上に設け
たダミーゲート本体（絶縁層３及び高融点金属膜４）の
上面に低融点金属層５を積層してほぼ均一な幅のダミー
ゲート６を形成した後、ダミーゲート本体をエッチン
グしてダミーゲート６を略Ｔ形にする工程と、略Ｔ形
のダミーゲート６の低融点金属膜５をダミーゲート本体
の上面で溶融させ、元のダミーゲート６よりも幅の狭
い、ほぼ均一な幅のダミーゲート６を作成する工程の２
工程を繰り返すたびに、順次ダミーゲートの幅を狭くす
ることができる。従って、順次ダミーゲートの幅を小さ
くする過程で、まずｎ+注入層８を形成し、さらにダミ
ーゲート６の幅を小さくした段階で低不純物密度のｎ′
層９を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。具体的にいうと、本発明は、自己整合（セル
フアライメント）プロセスによる半導体装置の製造方法
に関する。
に関する。具体的にいうと、本発明は、自己整合（セル
フアライメント）プロセスによる半導体装置の製造方法
に関する。
【０００２】
【従来の技術】従来より化合物半導体ＭＥＳＦＥＴ等の
相互コンダクタンスｇmを向上させ、雑音を低減させる
ことを目的として、ソース抵抗の低減とゲート長の短縮
を実現できるゲート電極の自己整合プロセスが採用され
ている。
相互コンダクタンスｇmを向上させ、雑音を低減させる
ことを目的として、ソース抵抗の低減とゲート長の短縮
を実現できるゲート電極の自己整合プロセスが採用され
ている。
【０００３】自己整合プロセスとしては、耐熱ゲート法
やダミーゲート法（Ｔ型ゲート法、側壁ゲート法）が知
られているが、上記目的を達成するためには、プロセス
条件の選定の自由度が高いダミーゲート法が有効であ
る。
やダミーゲート法（Ｔ型ゲート法、側壁ゲート法）が知
られているが、上記目的を達成するためには、プロセス
条件の選定の自由度が高いダミーゲート法が有効であ
る。
【０００４】図１５（ａ）〜（ｄ）は、Ｔ型ゲート法に
よるＧａＡｓＭＥＳＦＥＴの製造プロセスを示す。ま
ず、図１５（ａ）に示すように、半絶縁性ＧａＡｓ基板
５１の表面のフィールド部にフォトレジスト５２を形成
し、フォトレジスト５２をマスクとして素子形成領域に
イオン注入によりｎ型活性層５３を形成し、ｎ型活性層
５３の中央部にダミーゲート５４及びキャップ５５を積
層する。さらに、図１５（ｂ）のように、ダミーゲート
５４をエッチングしてダミーゲート５４及びキャップ５
５をＴ型にし、キャップ５５をマスクとしてＧａＡｓ基
板５１の素子形成領域にイオン注入を行ない、図１５
（ｃ）のようにｎ型活性層５３の両側にｎ+注入層５６
を形成する。ついで、キャップ５５を除去した後、図１
５（ｄ）のようにｎ+注入層５６の上にソース及びドレ
イン電極５７を形成し、さらに、ダミーゲート５４の位
置をレジスト等により反転させた後、ダミーゲート５４
を除去し、ショットキー電極材料によってダミーゲート
５４を複製することによりゲート電極５８を形成する。
よるＧａＡｓＭＥＳＦＥＴの製造プロセスを示す。ま
ず、図１５（ａ）に示すように、半絶縁性ＧａＡｓ基板
５１の表面のフィールド部にフォトレジスト５２を形成
し、フォトレジスト５２をマスクとして素子形成領域に
イオン注入によりｎ型活性層５３を形成し、ｎ型活性層
５３の中央部にダミーゲート５４及びキャップ５５を積
層する。さらに、図１５（ｂ）のように、ダミーゲート
５４をエッチングしてダミーゲート５４及びキャップ５
５をＴ型にし、キャップ５５をマスクとしてＧａＡｓ基
板５１の素子形成領域にイオン注入を行ない、図１５
（ｃ）のようにｎ型活性層５３の両側にｎ+注入層５６
を形成する。ついで、キャップ５５を除去した後、図１
５（ｄ）のようにｎ+注入層５６の上にソース及びドレ
イン電極５７を形成し、さらに、ダミーゲート５４の位
置をレジスト等により反転させた後、ダミーゲート５４
を除去し、ショットキー電極材料によってダミーゲート
５４を複製することによりゲート電極５８を形成する。
【０００５】このＴ型ゲート法によれば、キャップの幅
によってｎ+注入層の間隔を制御でき、ダミーゲートの
幅によってゲート長を制御できるので、ｎ+注入層の間
隔を大きくし、ゲート長を短くして相互コンダクタンス
ｇmの向上を図れる。
によってｎ+注入層の間隔を制御でき、ダミーゲートの
幅によってゲート長を制御できるので、ｎ+注入層の間
隔を大きくし、ゲート長を短くして相互コンダクタンス
ｇmの向上を図れる。
【０００６】しかしながら、ゲート長を短くすると短チ
ャネル効果が発生するので、ｎ+注入層とゲート電極と
の間にｎ+注入層よりも不純物密度の小さなｎ′層が必
要になる。ところが、従来のＴ型ゲート法の標準工程で
は、プロセス上、ｎ′層を形成することが不可能であっ
た。
ャネル効果が発生するので、ｎ+注入層とゲート電極と
の間にｎ+注入層よりも不純物密度の小さなｎ′層が必
要になる。ところが、従来のＴ型ゲート法の標準工程で
は、プロセス上、ｎ′層を形成することが不可能であっ
た。
【０００７】図１６（ａ）〜（ｄ）は、側壁ゲート法に
よるＬＤＤ（Lightly Doped Drain）構造のＧａＡｓＭ
ＥＳＦＥＴの製造プロセスを示す。まず、図１６（ａ）
に示すように、フィールド部に形成されたフォトレジス
ト６２をマスクとして半絶縁性ＧａＡｓ基板６１の素子
形成領域にイオン注入によりｎ型活性層６３を形成し、
ｎ型活性層６３の上にダミーゲート６４を設ける。さら
に、図１６（ｂ）のように、ダミーゲート６４の両側面
に絶縁膜からなるサイドウォール６５を設け、ダミーゲ
ート６４及びサイドウォール６５をマスクとしてＧａＡ
ｓ基板６１の素子形成領域にイオン注入を行ない、ｎ型
活性層６３の両側にｎ+注入層６６を形成する。つい
で、サイドウォール６５を除去した後、ダミーゲート６
４及びフォトレジスト６２をマスクとして素子形成領域
にイオン注入を行ない、図１６（ｃ）に示すように、ｎ
+注入層６６とｎ型活性層６３との間に中間の不純物密
度のｎ′層６７を形成する。この後、図１６（ｄ）に示
すように、ｎ+注入層６６の上にソース及びドレイン電
極６８を形成し、さらに、ダミーゲート６４の位置をレ
ジスト等により反転させた後、ダミーゲート６４を除去
し、ショットキー電極材料によってダミーゲート６４を
複製することによりゲート電極６９を形成する。
よるＬＤＤ（Lightly Doped Drain）構造のＧａＡｓＭ
ＥＳＦＥＴの製造プロセスを示す。まず、図１６（ａ）
に示すように、フィールド部に形成されたフォトレジス
ト６２をマスクとして半絶縁性ＧａＡｓ基板６１の素子
形成領域にイオン注入によりｎ型活性層６３を形成し、
ｎ型活性層６３の上にダミーゲート６４を設ける。さら
に、図１６（ｂ）のように、ダミーゲート６４の両側面
に絶縁膜からなるサイドウォール６５を設け、ダミーゲ
ート６４及びサイドウォール６５をマスクとしてＧａＡ
ｓ基板６１の素子形成領域にイオン注入を行ない、ｎ型
活性層６３の両側にｎ+注入層６６を形成する。つい
で、サイドウォール６５を除去した後、ダミーゲート６
４及びフォトレジスト６２をマスクとして素子形成領域
にイオン注入を行ない、図１６（ｃ）に示すように、ｎ
+注入層６６とｎ型活性層６３との間に中間の不純物密
度のｎ′層６７を形成する。この後、図１６（ｄ）に示
すように、ｎ+注入層６６の上にソース及びドレイン電
極６８を形成し、さらに、ダミーゲート６４の位置をレ
ジスト等により反転させた後、ダミーゲート６４を除去
し、ショットキー電極材料によってダミーゲート６４を
複製することによりゲート電極６９を形成する。
【０００８】この側壁ゲート法によれば、サイドウォー
ルの厚みによってｎ′層の長さを制御でき、ダミーゲー
トの幅によってゲート長を制御できる。
ルの厚みによってｎ′層の長さを制御でき、ダミーゲー
トの幅によってゲート長を制御できる。
【０００９】しかしながら、側壁ゲート法では、絶縁膜
によってサイドウォールを形成するので、厚いサイドウ
ォールを得ることができず、長さの大きなｎ′層を得る
ことができなかった。また、ゲート長はフォトリソグラ
フィの性能で制限され、現状ではサブミクロンダミーゲ
ートの作製が非常に困難であるので、ゲート長の短縮化
にも制限があった。
によってサイドウォールを形成するので、厚いサイドウ
ォールを得ることができず、長さの大きなｎ′層を得る
ことができなかった。また、ゲート長はフォトリソグラ
フィの性能で制限され、現状ではサブミクロンダミーゲ
ートの作製が非常に困難であるので、ゲート長の短縮化
にも制限があった。
【００１０】
【発明が解決しようとする課題】本発明は、叙上の従来
例の欠点に鑑みてなされたものであり、その目的とする
ところは、ｎ+注入層とゲート電極の間にｎ′層を形成
することができ、しかも、ｎ′層の長さやゲート長を自
由に決定することができるようにすることにある。
例の欠点に鑑みてなされたものであり、その目的とする
ところは、ｎ+注入層とゲート電極の間にｎ′層を形成
することができ、しかも、ｎ′層の長さやゲート長を自
由に決定することができるようにすることにある。
【００１１】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、ソース及びドレイン領域とゲート電極の
側壁部との間に、ソース及びドレイン領域よりも低不純
物密度のイオン注入領域を設けた半導体装置の製造方法
であって、半導体基板のチャネル領域の直上に設けたダ
ミーゲート本体の上面に低融点材料からなる低融点層を
積層してほぼ均一な幅のダミーゲートを形成する工程
と、前記ダミーゲート本体の両側面をエッチングしてダ
ミーゲートを略Ｔ形にする工程と、略Ｔ形のダミーゲー
トの低融点層をダミーゲート本体の上面で溶融させ、元
のダミーゲートよりも幅の狭い、ほぼ均一な幅のダミー
ゲートを作成する工程とを有することを特徴としてい
る。
の製造方法は、ソース及びドレイン領域とゲート電極の
側壁部との間に、ソース及びドレイン領域よりも低不純
物密度のイオン注入領域を設けた半導体装置の製造方法
であって、半導体基板のチャネル領域の直上に設けたダ
ミーゲート本体の上面に低融点材料からなる低融点層を
積層してほぼ均一な幅のダミーゲートを形成する工程
と、前記ダミーゲート本体の両側面をエッチングしてダ
ミーゲートを略Ｔ形にする工程と、略Ｔ形のダミーゲー
トの低融点層をダミーゲート本体の上面で溶融させ、元
のダミーゲートよりも幅の狭い、ほぼ均一な幅のダミー
ゲートを作成する工程とを有することを特徴としてい
る。
【００１２】
【作用】本発明にあっては、３層のダミーゲートを形成
した後、上記第２及び第３の工程を繰り返すたびに、順
次ダミーゲートの幅を狭くしてゆくことができる。従っ
て、順次ダミーゲートの幅を小さくする過程で、まずソ
ース・ドレイン領域（ｎ+注入層）を形成し、さらにダ
ミーゲートの幅を小さくした段階でソース・ドレイン領
域よりも低不純物密度の領域（ｎ′層）を形成すること
が可能になる。
した後、上記第２及び第３の工程を繰り返すたびに、順
次ダミーゲートの幅を狭くしてゆくことができる。従っ
て、順次ダミーゲートの幅を小さくする過程で、まずソ
ース・ドレイン領域（ｎ+注入層）を形成し、さらにダ
ミーゲートの幅を小さくした段階でソース・ドレイン領
域よりも低不純物密度の領域（ｎ′層）を形成すること
が可能になる。
【００１３】しかも、ソース・ドレイン間隔、低不純物
密度の領域間の間隔、ゲート長などを自由に決定するこ
とができ、目的とする電気的特性を得ることができる。
密度の領域間の間隔、ゲート長などを自由に決定するこ
とができ、目的とする電気的特性を得ることができる。
【００１４】
【実施例】図１〜図１４は本発明の一実施例であって、
イオン注入法を用いて自己整合型ＭＥＳＦＥＴを製造す
るための主要工程を示す断面図である。
イオン注入法を用いて自己整合型ＭＥＳＦＥＴを製造す
るための主要工程を示す断面図である。
【００１５】まず、半絶縁性ＧａＡｓ基板１のフィール
ド部をフォトレジスト（図示せず）で覆い、このフォト
レジストをマスクとしてＧａＡｓ基板１の表面に選択イ
オン注入を行なってｎ型活性層（チャネル領域）２を形
成する〔図１〕。
ド部をフォトレジスト（図示せず）で覆い、このフォト
レジストをマスクとしてＧａＡｓ基板１の表面に選択イ
オン注入を行なってｎ型活性層（チャネル領域）２を形
成する〔図１〕。
【００１６】フォトレジストを除去した後、ＳｉＮｘ膜
やＳｉＯ2膜等の絶縁膜３と、高融点金属膜４と、低融
点金属膜５とをＧａＡｓ基板１の全面に堆積させる〔図
２〕。ついで、絶縁膜３、高融点金属膜４及び低融点金
属膜５を、ＧａＡｓ基板１のほぼ中央において数ミクロ
ン幅以下で残すようにしてウエットエッチング法もしく
はドライエッチング法によって部分的に除去し、同じ幅
の絶縁膜３、高融点金属膜４及び低融点金属膜５からな
る３層構造のダミーゲート６を形成する〔図３〕。この
エッチング工程は、一般的なフォトリソグラフィー技術
を用いて行なえばよいが、エッチング後残された絶縁膜
３、高融点金属膜４及び低融点金属膜５の幅が、最終的
なＭＥＳＦＥＴのソース・ドレイン領域間の間隔となる
ので、目的にあった形状とする。なお、この実施例で
は、絶縁膜３と高融点金属膜４とによってダミーゲート
本体が構成されている。
やＳｉＯ2膜等の絶縁膜３と、高融点金属膜４と、低融
点金属膜５とをＧａＡｓ基板１の全面に堆積させる〔図
２〕。ついで、絶縁膜３、高融点金属膜４及び低融点金
属膜５を、ＧａＡｓ基板１のほぼ中央において数ミクロ
ン幅以下で残すようにしてウエットエッチング法もしく
はドライエッチング法によって部分的に除去し、同じ幅
の絶縁膜３、高融点金属膜４及び低融点金属膜５からな
る３層構造のダミーゲート６を形成する〔図３〕。この
エッチング工程は、一般的なフォトリソグラフィー技術
を用いて行なえばよいが、エッチング後残された絶縁膜
３、高融点金属膜４及び低融点金属膜５の幅が、最終的
なＭＥＳＦＥＴのソース・ドレイン領域間の間隔となる
ので、目的にあった形状とする。なお、この実施例で
は、絶縁膜３と高融点金属膜４とによってダミーゲート
本体が構成されている。
【００１７】この後、フォトレジスト７によりフィール
ド部に注入マスクを形成し、フォトレジスト７及び３層
のダミーゲート６をマスクとして高濃度のｎ型イオン注
入を行い、ｎ+注入層（ソース及びドレイン領域）８を
形成する〔図４〕。
ド部に注入マスクを形成し、フォトレジスト７及び３層
のダミーゲート６をマスクとして高濃度のｎ型イオン注
入を行い、ｎ+注入層（ソース及びドレイン領域）８を
形成する〔図４〕。
【００１８】つぎに、ＣＦ4／Ｏ2等のガスを用いた反応
性イオンエッチング（ＲＩＥ）によりダミーゲート６の
絶縁膜３を選択的かつ等方的にエッチングしてＴ型のダ
ミーゲート６を形成する〔図５〕。この絶縁膜３のエッ
チング長さ（あるいは、高融点金属膜４及び低融点金属
膜５の張り出し寸法）は、後述のように、ｎ′層９の長
さとなるので、必要なｎ′層９の長さと等しくなるまで
エッチングする。
性イオンエッチング（ＲＩＥ）によりダミーゲート６の
絶縁膜３を選択的かつ等方的にエッチングしてＴ型のダ
ミーゲート６を形成する〔図５〕。この絶縁膜３のエッ
チング長さ（あるいは、高融点金属膜４及び低融点金属
膜５の張り出し寸法）は、後述のように、ｎ′層９の長
さとなるので、必要なｎ′層９の長さと等しくなるまで
エッチングする。
【００１９】さらに、ダミーゲート６の高融点金属膜４
だけを絶縁膜３の長さと等しくなるまでエッチングする
〔図６〕。この高融点金属膜４のエッチングは、反応性
イオンエッチングでも、ウエットエッチングでも可能で
あるが、高融点金属膜４と低融点金属膜５の選択エッチ
ング性を確保するためには、ウエットエッチングが望ま
しい。
だけを絶縁膜３の長さと等しくなるまでエッチングする
〔図６〕。この高融点金属膜４のエッチングは、反応性
イオンエッチングでも、ウエットエッチングでも可能で
あるが、高融点金属膜４と低融点金属膜５の選択エッチ
ング性を確保するためには、ウエットエッチングが望ま
しい。
【００２０】つぎに、図６のような構造を形成したＧａ
Ａｓ基板１を加熱し、低融点金属膜５を溶融させ、溶融
した低融点金属膜５を高融点金属膜４の全体に広がらせ
る〔図７〕。加熱方法としては、表面からのランプ照射
でもよく、オーブン加熱でもよい。このとき、低融点金
属膜５の下に高融点金属膜４が存在しないと、溶融した
低融点金属膜５は丸く凝集（ボールアップ）してしまう
が、下に高融点金属膜４を形成しておくことにより図７
のような形状を実現できる。
Ａｓ基板１を加熱し、低融点金属膜５を溶融させ、溶融
した低融点金属膜５を高融点金属膜４の全体に広がらせ
る〔図７〕。加熱方法としては、表面からのランプ照射
でもよく、オーブン加熱でもよい。このとき、低融点金
属膜５の下に高融点金属膜４が存在しないと、溶融した
低融点金属膜５は丸く凝集（ボールアップ）してしまう
が、下に高融点金属膜４を形成しておくことにより図７
のような形状を実現できる。
【００２１】こうしてダミーゲート６の幅を短くした
後、ダミーゲート６及びフォトレジスト７をマスクとし
てｎ+注入層８よりも若干ドーズ量の少ないイオン注入
を行い、ｎ+注入層８とｎ型活性層３との間にｎ′層９
を形成する〔図８〕。
後、ダミーゲート６及びフォトレジスト７をマスクとし
てｎ+注入層８よりも若干ドーズ量の少ないイオン注入
を行い、ｎ+注入層８とｎ型活性層３との間にｎ′層９
を形成する〔図８〕。
【００２２】この後、反応性イオンエッチングによりダ
ミーゲート６の絶縁膜３を等方的にエッチングして再度
Ｔ型のダミーゲート６を形成する〔図９〕。この絶縁膜
３の幅は、ゲート電極１３ａのゲート長となるので、目
的のゲート長になるまでエッチングする。
ミーゲート６の絶縁膜３を等方的にエッチングして再度
Ｔ型のダミーゲート６を形成する〔図９〕。この絶縁膜
３の幅は、ゲート電極１３ａのゲート長となるので、目
的のゲート長になるまでエッチングする。
【００２３】ついで、ダミーゲート６の高融点金属膜４
及び低融点金属膜５をウエットエッチングにより絶縁膜
３から剥離させ、さらに、フォトレジスト７もエッチン
グにより剥離させる〔図１０〕。この状態で、Ａｓ分圧
３Torr、８５０℃の条件下で１５分程度イオン注入層の
活性化アニールを行う。
及び低融点金属膜５をウエットエッチングにより絶縁膜
３から剥離させ、さらに、フォトレジスト７もエッチン
グにより剥離させる〔図１０〕。この状態で、Ａｓ分圧
３Torr、８５０℃の条件下で１５分程度イオン注入層の
活性化アニールを行う。
【００２４】つぎに、フォトリソグラフィ工程によりＡ
ｕＧｅ／Ｎｉ／Ａｕのオーミック電極（ソース電極及び
ドレイン電極）１０をｎ+注入層８の上に形成し、合金
化処理を行なう〔図１１〕。フォトレジスト１１をＧａ
Ａｓ基板１の全面に塗布してダミーゲート６（絶縁膜
３）及びオーミック電極１０を覆い、フォトレジスト１
１をベーキングして平坦化した後、反応性イオンエッチ
ングを用いてダミーゲート６の頂上面が露出するまでエ
ッチングする〔図１２〕。
ｕＧｅ／Ｎｉ／Ａｕのオーミック電極（ソース電極及び
ドレイン電極）１０をｎ+注入層８の上に形成し、合金
化処理を行なう〔図１１〕。フォトレジスト１１をＧａ
Ａｓ基板１の全面に塗布してダミーゲート６（絶縁膜
３）及びオーミック電極１０を覆い、フォトレジスト１
１をベーキングして平坦化した後、反応性イオンエッチ
ングを用いてダミーゲート６の頂上面が露出するまでエ
ッチングする〔図１２〕。
【００２５】続けて、フォトレジスト１１をマスクとし
て反応性イオンエッチングによりダミーゲート６をエッ
チング除去し、フォトレジスト１１内にコンタクト孔１
２を形成し、Ｔｉ／Ｐｔ／ＡｕやＴｉ／Ａｌ等のショッ
トキー電極用金属１３を蒸着法により堆積させた〔図１
３〕後、リフトオフ法によりフォトレジスト１１の上の
ショットキー電極用金属１３を除去してゲート電極１３
ａを形成する〔図１４〕。
て反応性イオンエッチングによりダミーゲート６をエッ
チング除去し、フォトレジスト１１内にコンタクト孔１
２を形成し、Ｔｉ／Ｐｔ／ＡｕやＴｉ／Ａｌ等のショッ
トキー電極用金属１３を蒸着法により堆積させた〔図１
３〕後、リフトオフ法によりフォトレジスト１１の上の
ショットキー電極用金属１３を除去してゲート電極１３
ａを形成する〔図１４〕。
【００２６】なお、図１０〜図１４の工程はＭＥＳＦＥ
Ｔ形成のための一例であって、他の公知の方法のほとん
どを適用することができる。
Ｔ形成のための一例であって、他の公知の方法のほとん
どを適用することができる。
【００２７】しかして、上記方法によれば、従来例のＴ
型ゲート法に類似した方法によってＬＤＤ構造のＧａＡ
ｓＭＥＳＦＥＴを製造することができ、相互コンダクタ
ンスｇmを増大させながら短チャネル効果を抑制するこ
とができる。
型ゲート法に類似した方法によってＬＤＤ構造のＧａＡ
ｓＭＥＳＦＥＴを製造することができ、相互コンダクタ
ンスｇmを増大させながら短チャネル効果を抑制するこ
とができる。
【００２８】図示しないが、本発明の別な実施例によれ
ば、つぎのようにしてＭＥＳＦＥＴを製造してもよい。
すなわち、図１〜図３の工程を行なった後、イオン注入
してｎ+注入層を形成する図４の工程を抜かして図５〜
図７の工程を実施する。この後、図７の状態で高不純物
濃度のイオン注入を行なってｎ+注入層を形成し、図５
の工程に戻り図５〜図１４の工程を最初の実施例と同様
に実施する。
ば、つぎのようにしてＭＥＳＦＥＴを製造してもよい。
すなわち、図１〜図３の工程を行なった後、イオン注入
してｎ+注入層を形成する図４の工程を抜かして図５〜
図７の工程を実施する。この後、図７の状態で高不純物
濃度のイオン注入を行なってｎ+注入層を形成し、図５
の工程に戻り図５〜図１４の工程を最初の実施例と同様
に実施する。
【００２９】この別な実施例によれば、ｎ+注入層の間
隔や、ｎ′層の間隔、ゲート長などを最初の実施例より
も短くすることができる。
隔や、ｎ′層の間隔、ゲート長などを最初の実施例より
も短くすることができる。
【００３０】同様に、図５〜図７の工程を繰り返すこと
により任意にダミーゲートの幅を狭くすることができ
る。
により任意にダミーゲートの幅を狭くすることができ
る。
【００３１】
【発明の効果】本発明によれば、イオン注入用のマスク
となるダミーゲートの幅を任意に細くできるので、Ｔ型
ゲート法に類似した方法によりソース・ドレイン領域よ
りも低不純物密度の領域を形成することが可能になり、
ＬＤＤ構造の半導体装置を製造することが可能になる。
したがって、短チャネル効果の抑制とソース抵抗の低減
（相互コンダクタンスｇmの増大）を両立させることが
できる。
となるダミーゲートの幅を任意に細くできるので、Ｔ型
ゲート法に類似した方法によりソース・ドレイン領域よ
りも低不純物密度の領域を形成することが可能になり、
ＬＤＤ構造の半導体装置を製造することが可能になる。
したがって、短チャネル効果の抑制とソース抵抗の低減
（相互コンダクタンスｇmの増大）を両立させることが
できる。
【００３２】しかも、ソース・ドレイン間隔、低不純物
密度の領域間の間隔、ゲート長などを自由に決定するこ
とができ、目的とする電気的特性を得ることができる。
密度の領域間の間隔、ゲート長などを自由に決定するこ
とができ、目的とする電気的特性を得ることができる。
【図１】図１ないし図１４は、本発明の一実施例を示す
断面図である。
断面図である。
【図２】図１の分図である。
【図３】図１の分図である。
【図４】図１の分図である。
【図５】図１の分図である。
【図６】図１の分図である。
【図７】図１の分図である。
【図８】図１の分図である。
【図９】図１の分図である。
【図１０】図１の分図である。
【図１１】図１の分図である。
【図１２】図１の分図である。
【図１３】図１の分図である。
【図１４】図１の分図である。
【図１５】（ａ）（ｂ）（ｃ）（ｄ）は、従来のＴ型ゲ
ート法による半導体装置の製造方法を示す断面図であ
る。
ート法による半導体装置の製造方法を示す断面図であ
る。
【図１６】（ａ）（ｂ）（ｃ）（ｄ）は、従来の側壁ゲ
ート法による半導体装置の製造方法を示す断面図であ
る。
ート法による半導体装置の製造方法を示す断面図であ
る。
１ ＧａＡｓ基板 ２ ｎ型活性層 ３ 絶縁膜 ４ 高融点金属膜 ５ 低融点金属膜 ６ ダミーゲート ８ ｎ+注入層 ９ ｎ′層 １０ オーミック電極 １３ａ ショットキー電極
Claims (1)
- 【特許請求の範囲】 【請求項１】 ソース及びドレイン領域とゲート電極の
側壁部との間に、ソース及びドレイン領域よりも低不純
物密度のイオン注入領域を設けた半導体装置の製造方法
であって、 半導体基板のチャネル領域の直上に設けたダミーゲート
本体の上面に低融点材料からなる低融点層を積層してほ
ぼ均一な幅のダミーゲートを形成する工程と、前記ダミ
ーゲート本体の両側面をエッチングしてダミーゲートを
略Ｔ形にする工程と、 略Ｔ形のダミーゲートの低融点層をダミーゲート本体の
上面で溶融させ、元のダミーゲートよりも幅の狭い、ほ
ぼ均一な幅のダミーゲートを作成する工程とを有する半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185429A JP3023934B2 (ja) | 1991-06-28 | 1991-06-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185429A JP3023934B2 (ja) | 1991-06-28 | 1991-06-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513458A true JPH0513458A (ja) | 1993-01-22 |
| JP3023934B2 JP3023934B2 (ja) | 2000-03-21 |
Family
ID=16170634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3185429A Expired - Fee Related JP3023934B2 (ja) | 1991-06-28 | 1991-06-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3023934B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0613190A2 (en) * | 1993-02-22 | 1994-08-31 | Sumitomo Electric Industries, Ltd. | Schottky junction type field effect transistor and method of manufacturing the same |
| KR100518239B1 (ko) * | 1998-12-30 | 2005-12-06 | 주식회사 하이닉스반도체 | 반도체 장치 제조방법 |
| US9281365B2 (en) | 2013-09-03 | 2016-03-08 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
-
1991
- 1991-06-28 JP JP3185429A patent/JP3023934B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0613190A2 (en) * | 1993-02-22 | 1994-08-31 | Sumitomo Electric Industries, Ltd. | Schottky junction type field effect transistor and method of manufacturing the same |
| EP0613190A3 (en) * | 1993-02-22 | 1995-04-12 | Sumitomo Electric Industries | Schottky-type field effect transistor and its manufacturing method. |
| KR100518239B1 (ko) * | 1998-12-30 | 2005-12-06 | 주식회사 하이닉스반도체 | 반도체 장치 제조방법 |
| US9281365B2 (en) | 2013-09-03 | 2016-03-08 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3023934B2 (ja) | 2000-03-21 |
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