JPH02271540A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH02271540A JPH02271540A JP9268889A JP9268889A JPH02271540A JP H02271540 A JPH02271540 A JP H02271540A JP 9268889 A JP9268889 A JP 9268889A JP 9268889 A JP9268889 A JP 9268889A JP H02271540 A JPH02271540 A JP H02271540A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電界効果トランジスタの製造方法、特に、
ＭＥＳＦＥＴの製作技術に関するものである。
ＭＥＳＦＥＴの製作技術に関するものである。
ＭＥＳＦＥＴでは、ドレイン側のｎ＋低抵抗層とゲート
電極との間隔をソース側のｎ 低抵抗層とゲートとの間
隔より広げた非対称ｎ 低抵抗層を設けることにより、
ソース抵抗Ｒｓを低く相互コンダクタンスｇ を高くし
た状態でドレイン耐圧を高めることができる。
電極との間隔をソース側のｎ 低抵抗層とゲートとの間
隔より広げた非対称ｎ 低抵抗層を設けることにより、
ソース抵抗Ｒｓを低く相互コンダクタンスｇ を高くし
た状態でドレイン耐圧を高めることができる。
この非対称ｎ 低抵抗層を備えたＭＥ Ｓ Ｆ ＥＴの
製造方法としては、半導体基板に対して斜め方向からイ
オン注入を行う斜め注入法が一般的に知られている。
製造方法としては、半導体基板に対して斜め方向からイ
オン注入を行う斜め注入法が一般的に知られている。
また、ドレイン側のｎ＋低抵抗層とゲート電極との間隔
を自由に変えることができる技術として、非対称側壁を
用いる方法がある（特開昭６３−８８７５９）。
を自由に変えることができる技術として、非対称側壁を
用いる方法がある（特開昭６３−８８７５９）。
さらに、極めて複雑なプロセスを駆使する方法がある（
特開昭６ｌ−１９４７８１）。
特開昭６ｌ−１９４７８１）。
しかし、斜め注入法及び非対称側壁を用いる方法は半導
体基板に対して方向性のあるプロセスを利用しているの
で、ソース、ドレインが一方向に並んでいない場合、例
えば、通常のＩＣの配列状態では有効ではなく、ウェハ
の方向性に依存してしまう。
体基板に対して方向性のあるプロセスを利用しているの
で、ソース、ドレインが一方向に並んでいない場合、例
えば、通常のＩＣの配列状態では有効ではなく、ウェハ
の方向性に依存してしまう。
その他の方法はプロセスが複雑になるという欠点がある
。
。
そこで本発明は、ＦＥＴの配置方向やウニ／Ｘの方向性
に依存せず、プロセスが簡単で、Ｒｓが低くｇ が高い
高ドレイン耐圧のＦＥＴを得ること謙 ができる製造方法を提供することを目的とする。
に依存せず、プロセスが簡単で、Ｒｓが低くｇ が高い
高ドレイン耐圧のＦＥＴを得ること謙 ができる製造方法を提供することを目的とする。
上記課題を達成するため、この発明は６エ程を備えて電
界効果トランジスタの製造方法を構成する。第１の工程
では半導体基板のＦＥＴ形成領域上に耐熱ゲート電極を
形成し、第２の工程では耐熱ゲート電極の側壁及びＦＥ
Ｔ形成領域上に絶縁膜を形成する。第３の工程では耐熱
ゲート電極上からドレイン形成領域上に延びたレジスト
膜を絶縁膜上に形成し、第４の工程ではレジスト膜をマ
スクとして絶縁膜をエツチングし、ソース形成領域側の
耐熱ゲート電極側壁と耐熱ゲート電極上からドレイン領
域上に延びる絶縁膜マスクを形成する。さらに、第５の
工程では絶縁膜マスクを介し不純物を高濃度に注入して
ソース領域及びドレイン領域を形成し、第６の工程では
ドレイン領域及びソース領域上にオーミック電極を形成
する。
界効果トランジスタの製造方法を構成する。第１の工程
では半導体基板のＦＥＴ形成領域上に耐熱ゲート電極を
形成し、第２の工程では耐熱ゲート電極の側壁及びＦＥ
Ｔ形成領域上に絶縁膜を形成する。第３の工程では耐熱
ゲート電極上からドレイン形成領域上に延びたレジスト
膜を絶縁膜上に形成し、第４の工程ではレジスト膜をマ
スクとして絶縁膜をエツチングし、ソース形成領域側の
耐熱ゲート電極側壁と耐熱ゲート電極上からドレイン領
域上に延びる絶縁膜マスクを形成する。さらに、第５の
工程では絶縁膜マスクを介し不純物を高濃度に注入して
ソース領域及びドレイン領域を形成し、第６の工程では
ドレイン領域及びソース領域上にオーミック電極を形成
する。
この発明は、耐熱ゲート電極の側壁に残存する絶縁膜と
自己整合的にソース側のｎ＋低抵抗層がゲート近傍に形
成されるので、ｇ が高くなる。
自己整合的にソース側のｎ＋低抵抗層がゲート近傍に形
成されるので、ｇ が高くなる。
膳
また、耐熱ゲート電極上からドレイン形成領域上に延び
て絶縁膜上に形成されたレジスト膜をマスクとして、ド
レイン側のｎ 低抵抗層がゲート電極から離れた位置に
形成されるので、例えば、ソース、ドレインが一方向に
並んでいない場合でも高ドレイン耐圧が一様に実現でき
る。
て絶縁膜上に形成されたレジスト膜をマスクとして、ド
レイン側のｎ 低抵抗層がゲート電極から離れた位置に
形成されるので、例えば、ソース、ドレインが一方向に
並んでいない場合でも高ドレイン耐圧が一様に実現でき
る。
以下、この発明の一実施例に係る電界効果トランジスタ
の製造方法を添付図面に基づき説明する。
の製造方法を添付図面に基づき説明する。
なお、説明において同一要素には同一符号を用い、重複
する説明は省略する。
する説明は省略する。
第１図は、この実施例に係る電界効果トランジスタの製
造方法を°示す工程図である。まず、半絶縁性のＧａＡ
ｓ基板１のＦＥＴ領域上に、フォトレジストをスピン塗
布し、フォトリソグラフィ技術でレジストパターン（図
示せず）を形成する。
造方法を°示す工程図である。まず、半絶縁性のＧａＡ
ｓ基板１のＦＥＴ領域上に、フォトレジストをスピン塗
布し、フォトリソグラフィ技術でレジストパターン（図
示せず）を形成する。
このレジストパターンをマスクとして、ＦＥＴ領域にｎ
型不純物となるイオンを低加速電圧で注入し、低濃度（
ｎ−型）の活性層領域１ａを形成する。次に、レジスト
パターンを除去し、活性層領域ｌａ上に耐熱ゲート金属
膜をマグネトロンスパッタで形成する。耐熱ゲート金属
としては、ＷＳ １ＳＷＮＳＷＡ １等のタングステン
系金属を使用できる。
型不純物となるイオンを低加速電圧で注入し、低濃度（
ｎ−型）の活性層領域１ａを形成する。次に、レジスト
パターンを除去し、活性層領域ｌａ上に耐熱ゲート金属
膜をマグネトロンスパッタで形成する。耐熱ゲート金属
としては、ＷＳ １ＳＷＮＳＷＡ １等のタングステン
系金属を使用できる。
次に、活性層領域１ａ上の金属膜表面にフォトレジスト
をスピン塗布し、フォトリソグラフィ技術によりゲート
電極用のレジストマスク（図示せず）を形成する。この
レジストマスクに基づく異方性エツチングにより、半導
体基板のＦＥＴ形成領域上に耐熱ゲート電極２が形成さ
れる（第１図（ａ））。この場合、反応性イオンエツチ
ング（ＲＩ Ｅ）を使用できる。
をスピン塗布し、フォトリソグラフィ技術によりゲート
電極用のレジストマスク（図示せず）を形成する。この
レジストマスクに基づく異方性エツチングにより、半導
体基板のＦＥＴ形成領域上に耐熱ゲート電極２が形成さ
れる（第１図（ａ））。この場合、反応性イオンエツチ
ング（ＲＩ Ｅ）を使用できる。
次に、ＳｉＮ等の絶縁膜３を耐熱ゲート電極２の周囲（
側壁及び上面）及びＦＥＴ形成領域上に形成する。この
場合、絶縁膜３の材料としてはＳｌＯ，５１３Ｎ４等の
無機材料を使用することができる。また、形成方法とし
て、ＥＣＲ（電子サイクロトロン共鳴）−ＣＶＤ法、常
圧ＣＶＤ法、あるいはスパッタ法を使用すれば、いわゆ
る「付きまわり」が良く耐熱ゲート電極２の側壁に絶縁
膜３が付着しやすい。その後、絶縁膜３上にレジストを
スピン塗布し、フォトリソグラフィ技術により耐熱ゲー
ト電極２上からドレイン形成領域上に延びたレジスト膜
４を形成する（同図（ｂ））。このドレイン形成領域上
に延びたレジスト膜４により、ドレイン側のｎ＋＋抵抗
層とゲートとの間隔が決定される。
側壁及び上面）及びＦＥＴ形成領域上に形成する。この
場合、絶縁膜３の材料としてはＳｌＯ，５１３Ｎ４等の
無機材料を使用することができる。また、形成方法とし
て、ＥＣＲ（電子サイクロトロン共鳴）−ＣＶＤ法、常
圧ＣＶＤ法、あるいはスパッタ法を使用すれば、いわゆ
る「付きまわり」が良く耐熱ゲート電極２の側壁に絶縁
膜３が付着しやすい。その後、絶縁膜３上にレジストを
スピン塗布し、フォトリソグラフィ技術により耐熱ゲー
ト電極２上からドレイン形成領域上に延びたレジスト膜
４を形成する（同図（ｂ））。このドレイン形成領域上
に延びたレジスト膜４により、ドレイン側のｎ＋＋抵抗
層とゲートとの間隔が決定される。
次に、ソース形成領域側の耐熱ゲート電極２の側壁に絶
縁膜３が残るように、レジスト膜４をマスクとしてＦＥ
Ｔ領域上の絶縁膜３を異方性エツチングする（第１図（
Ｃ））。この場合、ＲＩＥ法を使用すると効果的である
。この耐熱ゲート電極２の側壁上に残存する絶縁Ｈ３の
膜厚により、ソース側のｎ＋＋抵抗層とゲート電極との
間隔が決定される。
縁膜３が残るように、レジスト膜４をマスクとしてＦＥ
Ｔ領域上の絶縁膜３を異方性エツチングする（第１図（
Ｃ））。この場合、ＲＩＥ法を使用すると効果的である
。この耐熱ゲート電極２の側壁上に残存する絶縁Ｈ３の
膜厚により、ソース側のｎ＋＋抵抗層とゲート電極との
間隔が決定される。
次に、耐熱ゲート電極２の側壁上の絶縁膜３及びレジス
ト膜４をマスクとして、ＦＥＴ領域にｎ型不純物のイオ
ンを高加速電圧で注入し、ｎ＋低抵抗層ＩＳ及びｎ 低
抵抗層１ｄを形成する（同図（ｄ））。この場合、ゲー
ト電極２とドレイン側ｎ 低抵抗層１ｄとの間隔は、ソ
ース側のｎ＋＋抵抗層１ｓとゲート電極２との間隔より
広くなっている。その為、ソース抵抗はドレイン抵抗よ
り低くなり、ソース・ゲート間の相互コンダクタンスを
高くした状態でドレイン耐圧を高めることができる。
ト膜４をマスクとして、ＦＥＴ領域にｎ型不純物のイオ
ンを高加速電圧で注入し、ｎ＋低抵抗層ＩＳ及びｎ 低
抵抗層１ｄを形成する（同図（ｄ））。この場合、ゲー
ト電極２とドレイン側ｎ 低抵抗層１ｄとの間隔は、ソ
ース側のｎ＋＋抵抗層１ｓとゲート電極２との間隔より
広くなっている。その為、ソース抵抗はドレイン抵抗よ
り低くなり、ソース・ゲート間の相互コンダクタンスを
高くした状態でドレイン耐圧を高めることができる。
その後、耐熱ゲート電極２及びソース形成領域上の絶縁
膜３及びレジスト膜４をウェットエツチングで除去し、
Ａ ｓ Ｈ３雰囲気中にてアニール処理あるいはＳｉＮ
、ＳｉＯＮ 、５ｉｎ２等の ｙ キャップ（保護Ｍ）を基板表面に形成してアニル処理を
施してイオン注入領域を活性化させる。
膜３及びレジスト膜４をウェットエツチングで除去し、
Ａ ｓ Ｈ３雰囲気中にてアニール処理あるいはＳｉＮ
、ＳｉＯＮ 、５ｉｎ２等の ｙ キャップ（保護Ｍ）を基板表面に形成してアニル処理を
施してイオン注入領域を活性化させる。
最後に、ｎ＋低低抵抗層ｌ上上ソース電極５、ｎ 低抵
抗層ｌｄ上にドレイン電極６を例えばリフトオフ法で形
成する（第１図（ｅ））。
抗層ｌｄ上にドレイン電極６を例えばリフトオフ法で形
成する（第１図（ｅ））。
このように、ソース側のｎ 低抵抗層とゲート電極との
間隔はゲート電極の側壁に形成された絶縁膜を利用して
自己整合的に形成され、ドレイン側のｎ 低抵抗層とゲ
ート電極との間隔は絶縁膜上に形成されたレジスト膜に
より非自己整合的に形成されるので、プロセスが簡単に
なり、ウェハの方向性に依存しない製造方法を提供する
ことができる。
間隔はゲート電極の側壁に形成された絶縁膜を利用して
自己整合的に形成され、ドレイン側のｎ 低抵抗層とゲ
ート電極との間隔は絶縁膜上に形成されたレジスト膜に
より非自己整合的に形成されるので、プロセスが簡単に
なり、ウェハの方向性に依存しない製造方法を提供する
ことができる。
以下、この発明に係る製造方法で製造されたＦＥＴと従
来技術に係る製造方法で製造されたＦＥＴを比較した実
験結果を説明する。この発明に係る製造方法により製造
されたＦＥＴは、ソース側のｎ＋＋抵抗層とゲート電極
との間隔Ｉ を８ｇ ０．１μｍ１ ドレイン側のｎ 低抵抗層とゲート電極
との間隔１ｄｇ＠０．３ｕｍ、ゲート長１ｇを０．６μ
ｍで作製され、最大ｇ が３６０ｍ５／鳳 ｍｍ、 ドレイン耐圧がＩＯＶであった。一方、従来
技術に係る製造方法で製造されたＦＥＴは、ｌ 及び１
ｄｇがそれぞれ０．１μｍで作製され、８ｇ ドレイン耐圧は６ｖであった。
来技術に係る製造方法で製造されたＦＥＴを比較した実
験結果を説明する。この発明に係る製造方法により製造
されたＦＥＴは、ソース側のｎ＋＋抵抗層とゲート電極
との間隔Ｉ を８ｇ ０．１μｍ１ ドレイン側のｎ 低抵抗層とゲート電極
との間隔１ｄｇ＠０．３ｕｍ、ゲート長１ｇを０．６μ
ｍで作製され、最大ｇ が３６０ｍ５／鳳 ｍｍ、 ドレイン耐圧がＩＯＶであった。一方、従来
技術に係る製造方法で製造されたＦＥＴは、ｌ 及び１
ｄｇがそれぞれ０．１μｍで作製され、８ｇ ドレイン耐圧は６ｖであった。
なお、この発明は上記実施例に限定されるものではない
。例えば、ｎ＋＋抵抗層１ｓ、１ｄを形成した後のアニ
ール処理前、あるいは耐熱ゲート電極２を形成前に、ｎ
低抵抗層１ｓ、ｌｄと活性層領域１ａとの中間抵抗を
有するｎ低抵抗層をゲート電極２の両側にイオン注入で
形成することにより、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ−
Ｄｏｐｅｄ Ｄｒａｉｎ ）構造（第２図参照）を形成
することができる。ＬＤＤ構造とすることにより、例え
ば、エクステンデッド アブストラクツ オン ザ １
８ コンフエランス オン ソリッド ステート デバ
イスイズ アンド マテリアルズ（Ｅｘｔｅｎｄｅｄ
Ａｂｓｔｒａｃｔｓｏｆ’ ｔｈｅ １８ｔｈ（１９８
Ｂ Ｉｎｔｅｒｎａｔｉｏｎａｌ）Ｃｏｎｆ’ｅｒｅｎ
ｃｅｏｎ ５ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｌｃｅｓ
ａｎｄ Ｍａｔｅｒｌａｌｓ、Ｔｏｋｙｏ。
。例えば、ｎ＋＋抵抗層１ｓ、１ｄを形成した後のアニ
ール処理前、あるいは耐熱ゲート電極２を形成前に、ｎ
低抵抗層１ｓ、ｌｄと活性層領域１ａとの中間抵抗を
有するｎ低抵抗層をゲート電極２の両側にイオン注入で
形成することにより、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ−
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することができる。ＬＤＤ構造とすることにより、例え
ば、エクステンデッド アブストラクツ オン ザ １
８ コンフエランス オン ソリッド ステート デバ
イスイズ アンド マテリアルズ（Ｅｘｔｅｎｄｅｄ
Ａｂｓｔｒａｃｔｓｏｆ’ ｔｈｅ １８ｔｈ（１９８
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ｃｅｏｎ ５ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｌｃｅｓ
ａｎｄ Ｍａｔｅｒｌａｌｓ、Ｔｏｋｙｏ。
Ｉ’ｌｌ！ｉｓ、ｐｐ、Ｒ３−３８６）で示された高性
能ＬＤＤ ＧａＡｓ ＭＥＳＦＥＴを作製すること
ができる。この場合、ソース抵抗及びドレイン抵抗を減
少させることができ、ショートチャネル効果を減少させ
つつ、相互コンダクタンスを高めることができる。
能ＬＤＤ ＧａＡｓ ＭＥＳＦＥＴを作製すること
ができる。この場合、ソース抵抗及びドレイン抵抗を減
少させることができ、ショートチャネル効果を減少させ
つつ、相互コンダクタンスを高めることができる。
この発明は、以上説明したように構成されていルノで、
ウェハの方向性に依存しないで、プロセスが簡単で、Ｒ
８が低くｇ が高い高ドレイン耐圧のＦＥＴを得ること
ができる製造方法を提供できる。
ウェハの方向性に依存しないで、プロセスが簡単で、Ｒ
８が低くｇ が高い高ドレイン耐圧のＦＥＴを得ること
ができる製造方法を提供できる。
第１図は本発明の一実施例に係る電界効果トランジスタ
の製造方法を示す工程図、第２図は上記電界効果トラン
ジスタの製造方法を応用して作製されたＬＤＤ構造を示
す構造図である。 １・・・ＧａＡｓ基板、２・・・耐熱ゲート電極、３・
・・絶縁膜、４・・・レジスト膜、５・・・ソース電極
、６・・・ドレイン電極。
の製造方法を示す工程図、第２図は上記電界効果トラン
ジスタの製造方法を応用して作製されたＬＤＤ構造を示
す構造図である。 １・・・ＧａＡｓ基板、２・・・耐熱ゲート電極、３・
・・絶縁膜、４・・・レジスト膜、５・・・ソース電極
、６・・・ドレイン電極。
Claims (1)
- 【特許請求の範囲】 半導体基板のＦＥＴ形成領域上に耐熱ゲート電極を形成
する第１の工程と、 前記耐熱ゲート電極の側壁及び前記ＦＥＴ形成領域上に
絶縁膜を形成する第２の工程と、 前記耐熱ゲート電極上からドレイン形成領域上に延びた
レジスト膜を前記絶縁膜上に形成する第３の工程と、 前記レジスト膜をマスクとして前記絶縁膜をエッチング
し、ソース形成領域側の前記耐熱ゲート電極側壁と前記
耐熱ゲート電極上からドレイン領域上に延びる絶縁膜マ
スクを形成する第４の工程と、 前記絶縁膜マスクを介して不純物を高濃度に注入し、ソ
ース領域及びドレイン領域を形成する第５の工程と、 前記ドレイン領域及び前記ソース領域上にオーミック電
極を形成する第６の工程を備えて構成されることを特徴
とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9268889A JPH02271540A (ja) | 1989-04-12 | 1989-04-12 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9268889A JPH02271540A (ja) | 1989-04-12 | 1989-04-12 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02271540A true JPH02271540A (ja) | 1990-11-06 |
Family
ID=14061431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9268889A Pending JPH02271540A (ja) | 1989-04-12 | 1989-04-12 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02271540A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321514A (ja) * | 1995-05-26 | 1996-12-03 | Nec Corp | ＧａＡｓ電界効果トランジスタの製造方法 |
-
1989
- 1989-04-12 JP JP9268889A patent/JPH02271540A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321514A (ja) * | 1995-05-26 | 1996-12-03 | Nec Corp | ＧａＡｓ電界効果トランジスタの製造方法 |
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