JPS59229875A - シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はＧａＡｓ等の化合物半導体を用いたショットキ
ーゲート型電界効果トランジスタ（以下■Ｓ　ＦＥＴと
称す）の製造方法に関する。

〔発明の技術的背景とその問題点〕

ＧａＡｓ　ＭＥＳＦＥＴは高周波増幅器や発振器などを
構成する個別半導体素子として広く使われている。

また、最近ではＧａＡｓ　ＩＣの基本素子としても重要
な役割を果しつつある。このいずれの応用でもＧａＡａ
ＦＥＴの性能を十分引き出すことが要求される。

ＧａＡｓＦＥＴ０高周波性能指数は良く知られているよ
うにＣｇａ／ｇｍで記述される。ここで０ｇ８はデート
・ソース間容量であｊｌ、１７ｍはＦＥＴの相互コンダ
クタンスである。０ｇ８を減らし、ｇ。を大きくしてや
ることによｐ高周波性能指数は改善される。ｇｍに着目
すると、ＦＥＴの実質的なｇｍはとなることが知られて
いる。ｇｎＩｏはＦＥＴのチャンネル部の特性から決ま
る真性相互コンダクタンスである。これが引き出しうる
最大のｙｍであるが現実にはソース・ダート間の直列抵
抗Ｒ１１がｓｂ、上式のように実質的なｇＩＴｌはｇｍ
ｏよシ小さなものとなってしまう。従って、とのＲ，を
いかにして小さくするかが大きい相互コンダクタンスを
得てＦＥＴ０高周波特性を改善するための１つの鍵であ
る。

もう１つはｙｍｏ自体を大きくすることである。

ＱｍＯをＣｇＢを増大させることなく大きくする有効な
手段はダート長（Ｌｇ）を短くすることでお否。何故な
ら０ｇ８　’：ｌ”：　Ｌｇ　ｒ　ｇｍｏ″１７Ｌｇな
る関係があるからである。

以上のようにＧａＡｓ　ＭＥＳＦＥＴの高周波性能を改
善するための技術として、（１）寄生抵抗の低減化技術
、（２）ダート長短縮化技術、の開発が望まれている。

ＭＥＳＦＥＴの直列抵抗Ｒ８の低減化をはかる方法とし
てセルファライン（自己整合）法が知られている。これ
にはいくつかの方法がおるが、代表的なのは第１図に示
すようにダート電極１３をマスクとして高濃度イオン注
入をし、電子濃度７）ｆｌｏ　　ｇｎ以上のソース・ド
レイ／釧域１４．１５をゲート電極１３に近接させて形
成する方法である。１１は半絶縁性ＧａＡｓ結晶、１２
は活性層、１６．１７はそれぞれソース・ドレイン電極
である。この方法で最も難しい技術は耐熱性ダート電極
金属の選択である。ダート電極をマスクとして高濃度イ
オン注入したソース・ドレイン部を高電子濃度層とする
にはアニーリング工程が必要であるが、通常Ｇ　ａＡａ
へのドナーイオン注入層のアニール温度は約８００℃に
もなる。こうした高温アニール工程を経たあともマスク
として使ったダート電極とＧａＡｓとが良好なショット
キー障壁を有していることが必要である。こうした厳し
い条件下でＧａＡｓと良好なショットキー障壁を形成し
うる金属は数少い。主にＷ　、　Ｍｏ　＋Ｔａ、、ＴＬ
なとの耐熱性金属その他Ｔｉ／Ｗなどの耐熱性金属合金
がその可能性を有している。実際にＴｉ　／Ｗダートの
セルファライフ　ＧａＡｓ　ＭＥＳＦＥＴの実験例が報
告されている（例えば、Ｎ、ＹＯＫＯＹＡＭＡｅｔａｌ
、　１９８１　ｌ５ＳＣＣ）。しかし、こうしｋＭ熱性
金属は一般ＫＧａＡａとの機械的密着性が搗く、再現性
よく良好な接合を得ることは難しい。

′〔発明の目的〕 本発明は、上記の如き問題を解決した高性能のセルファ
ライン型ＭＥＳＦＥＴを製造する方法を提供することを
目的としている。

〔発明の概要〕

本発明の方法は、まず化合物半導体基板上に比較的厚い
第１の絶縁膜を堆積し、これを異方性エツチング法によ
シ選択エツチングして、ン−ス・ドレイン形成領域の基
板表面を露出させ、イオン注入を行ってソース・ドレイ
ン領域ヲ形成する。との後、第１の絶縁膜のエツチング
に利用した第１のマスクをそのまま残した状態で等方性
エツチング法によって第１の絶縁膜の側面を一部エッチ
ングする。この後、第１のマスクを除去して、全面にス
テップカパレーソのよい第２の絶縁膜を堆積し、これを
異方性エツチング法によシ全面エツチングすることで第
１の絶縁膜の側壁にのみ残置させる。そして有機膜を塗
布して表面平坦化を行い、その上にダート電極領域よシ
少し大きい開口をもつ第２のマスクを形成して前記有機
膜を選択エツチングすることによりダート電極形成領域
の第１の絶縁膜表面を露出させ、これによシ露出した第
１の絶縁膜をエツチング除去してダート電極形成領域の
基板表面を露出させる。次に第１の金属膜を被着し、こ
れを前記有機膜を除去することによシリ７トオフ加工し
てダート電極を形成する。

次いで、第２の金属膜を被着して、ダート電極およびソ
ース・ドレイン領域上に、ダート電極周囲に凸形に残っ
ている第２の絶縁膜により自動的に分離されたオーミッ
ク電極を形成する。

〔発明の効果〕

本発明によれば、異方性エツチング法によジノやターニ
ングした第１の絶縁膜をマスクとしてイオン注入を行っ
てソース・ドレイン領域を形成した後、その第１の絶縁
膜をサイドエツチングするととによシ、ダート長を制御
性よく短縮し、またダート電極とソース・ドレイン領域
の間を制御性よく微小間隔だけ離すことができる。

また、イオン注入のマスクとして用いた第１の絶縁膜に
よる凹凸面に第２の絶縁膜を堆積するため、この状態で
イオン注入不純物の活性化のだめのアニール工程を入れ
れば薄い活性層の表面が保護される。さらにこの第２の
絶縁膜を第１の絶縁膜の側壁に残置させた状態で、第１
の金属膜を被着し、これをリフトオフ加工してダート電
極を形成し、次いで第２の金属膜を被着することによシ
、ソース・ドレイン電極は第２の絶縁膜の幅だけ離れて
ダート電極に自己整合的に形成される。

以上のようなことから、ソース抵抗が充分に低く、また
ゲート容量が小さく、高速動作が可能で、かつドレイン
耐圧の高いセルファライン構造のＭＥＳＦＥＴが得られ
る。

〔発明の実施例〕

以下に本発明の実施例を第２図（、）〜（ｉ）を用いて
詳細に説明する。半絶縁性ＧａＡａ基板２ノに１、十 Ｓｌ　　イオンを加速エネルギ６０　ｋｅＶ　、ドーズ
量１、Ｉ　Ｘ　１０　　ｃｍ’で選択イオン注入し、ア
ルシン雰囲気中で８５０℃、１５分間のアニールを行っ
てｎ型活性層２２を形成した後、第１の絶縁膜としてＣ
ＶＤ法によるＳ　ｉ０２膜２３を１μｍの厚さに堆積す
る（ａ）。次に、ソース・ドレイン形成領域に開口を有
する第１のマスクとしてレジストパターン２４を形成し
、反応性イオンエッチンク（ＲＩＥ）　法により　５ｉ
０２膜２３をエツチングして基板表面を露出させ、Ｓｌ
　　イオンを２００　ｋｅＶ。

３、ＯＸ　１０　　ｔｙｎ２で注入してｎ＋層２５□　
、２５２を形成する（ｂ）。この際ＲＩＥの、５ｉ０２
対フオトレジストの選択比が５：１以上と大きくとれる
ため、５ｉｏ２膜２３の側面はほぼ９０°に切シ立った
ものになる。さらに、５ｔｏ２対ＧａＡｓの選択比も１
０：１以上であるから５ｆ０２膜２３のエツチングをＧ
ａＡｓ表面上で終了させることは容易である。

次に、レジストノやターン２４を残したまま、通常の円
筒型プラズマエツチング装置にて８１０２膜２３をエツ
チングする。エツチングガスとしてはＣＦ４と０２の混
合ガスを用い、流量はそれぞれ１５　ｃｃ／ｍｉｎ　＋
　５　ｃｅ／ｍｉｎ、エツチングガス圧は０．　Ｉ　Ｔ
ｏｒｒで、高周波電力は１００Ｗである。

この条件の円筒型プラズマエツチング装置では、５ｉ０
２膜は等方的にエツチングされ、エツチング速度は１０
０　Ｘ／ｍｉｎである。

この条件下で２０分間エツチングすると、レジストパタ
ーン２４とＧａＡ＋ｓ基板はエツチングされないため、
５ｔｏ２膜２３の側面が０．２μｍ後退する（ｃ）。

このように、まず異方性ドライエツチングであるＲＩＥ
で５ｉ０２の膜２３側壁を垂直に加工した後、等方性ド
ライエツチングであるプラズマエツチングでサイドエツ
チングをかける方法をとっているため、サイドエッチ量
の制御が非常に精密にできる。また、すべてドライエツ
チングであるため、ウェハ面内及びウニへ間の均一性も
非常によい。

また、一般にイオン注入においては、面チャンネリング
の影響を避けるために基板を５〜１０’程度傾けるので
、５ｉ０２膜２３のエツチングを等方性エツチングのみ
で行った場合ではソース・ドレイン領域のどちらか一方
が必要以上にダート領域に近接してしますおそれがある
。しかし、本実施例においてはイオン注入をした後サイ
ドエツチングをかける方法をとっているため、ｎ＋層２
５１，２５２とｓ　ｉ０２膜２３の間隔ΔＬを精密に制
御できる。

上記のようにダート電極形成領域上の５ｉ０２膜２３を
細くした後、レソストパターン２４を除去し、第２の絶
縁膜としてプラズマＣＶＤ法により５ｉ５Ｎ４膜２６を
１μｍ堆積する（ｄ）。この方法はステップカバレージ
が非常に良いため、基板上の凸凹を完全にカバーできる
。

この状態で、８００℃、１０分間のアニールを行ない一
層２５１．２５．を電気的に活性化せしめる。この際Ｇ
ａＡｓ表面はすべて５ｉｏ２膜２３もしくは５ｉ５Ｎ４
膜２６でおおわれておシ、これらの膜がアニールの際の
保護膜として働くため、通常のＮ２　、　Ｈ２、Ａｒな
どの雰囲気中でアニールすることが可能である。

この後、全面にＣＦ４ガスによるＲＩＥを行ない・・・
Ｓ　ｉ　５Ｎ４膜２６ｔ−その膜厚相尚分たけエツチン
グする。この結果、ＲＩＥの異方性のために、実効的に
膜厚が厚くなっていた部分、すなわち８ｔ０２膜２３の
側壁にのみＳ　ｉ　５Ｎ４膜２６が残る０゜次に、表面
平坦化のためにレジスト膜２７を塗布する。この際、粘
度２７　ｃｐのポジ型レジストを６０００回転で３０秒
間スピンコードすると、ウェハ上の凹凸部の側壁がなだ
らかになっておシ、かつ凹部の面積が凸部に比べて小さ
いため、レジストの表面は平坦になる。また、その膜厚
は、凸部すなわち５ｉ０２膜２３上で通常の膜厚１μｍ
程度であシ、凹部ではその粘性のために約２μｍになる
。このレジスト膜２７の塗布に引き続き、第２のマスク
となるＭｏ膜２８を１０００ｉの厚さに堆積した後、ダ
ート部よシひとまゎシ大きい開口を有するレジスト膜や
ター／２９を形成ｆる（ｆ）。この際レジスト膜４ター
フ２９は、）ｆ−ト部に対し１μｍ程度のマージンをと
ることができ、通常の目合わせにょ勺パターニングを行
なうことができる。

そしてＭｏ膜２８をＣＦ４と０２の混合ガスにょるＲＩ
Ｅによシエッチングした後、これをマスクとしてレジス
ト膜２７を０２ガスによるＲＩＥでエツチングしてＳ　
ｉ０２膜２３の表面を露出させる０）。

ＲＩＥの条件として０２ガスの流量を１０ｃｃ／ｍｉｎ
。

ガス圧を０．０５　Ｔｏｒｒ　、高周波電力を１００Ｗ
に選ぶとレジストＭ２７は８００　Ｘ／ｍｉｎの速度で
エツチングされる。この条件下で１５分間エツチングを
行なうと図に示すごと＜　５ｉｏ２膜２３及びその側壁
のＳＩＮ膜２６の頭部が露出し、その他の部分はレジス
ト膜２７が残っている状態となる。この際、ＲＩＥはレ
ジスト膜２７に対する加工性において、その制御性、均
一性に優れておシ、またレジスト膜２７の厚さが薄い部
分すなわち５ｔｏ２膜２３の上部で１μｍ、厚い部分す
なわちＧａＡｇ基板上で２μｍとその余裕が１μｍある
ので、５ｉ０２膜２３の頭部が露出し、かつ／母ターン
内の他の部分にレジスト膜２７を残すようにＲＩＥを終
了させることは非常に容易である。

この後、頭部が露出したｓ　ｔｏ２膜２３を選択的に除
去する。７．化アンモニウムと７ツ酸の混合水溶液等を
用いると、５ｉ５Ｎ４膜２６をエツチングせずにｓ　ｔ
ｏ２膜２３のみをエツチングすることができる。こうし
てＳｉ０，２膜２３を除去した後、全面にダート電極と
なる第１の金属膜としてＴｉ／Ｐｔ／Ａｕ　ｔ−ソレソ
ｔＬ　５００　Ｘ　、　５００　Ｘ　。

１５００Ｘの厚さに連続的に蒸着した積層膜を形成し、
レジスト膜２７上の不要の金属をレジスト膜２７ととも
に除去するり７トオフ加工にょってもとに８１０２膜２
３があった部分のみにダート電極３０を形成する（ｈ）
。この時、８１５Ｎ４膜２６の露出していた部分にも金
属がつくが、Ｓｉ３Ｎ４膜２６の側壁は５ｉ０２膜２３
の形状を反映して垂直に切９たったものになっておル、
ダート内部とＳ　ｉ　３Ｎ４膜２６上部の金属は図示の
ように分離される。

次に、活性層と同じか、あるいはパターンニングの際の
マージンだけ広くとったレジストパターンを形成し、第
２の金属膜としてＡｕ　−Ｇｅ膜を被着してこれをリフ
トオフ加工する。この際、前述したと同じ理由でダート
内部とソース・ドレイン部には自動的に分離されたオー
ミック電極３１１〜３１３が形成される。しかも、ダー
ト電極とソース・ドレイン電極の間隔は、Ｓ　ｉ　５Ｎ
４膜２６の幅できま９０．６〜０．８　μｍと微小なも
のになるだけでなく、バターニングの際の合わせズレな
どの影響を受けない。またさらにダート電極の上部にも
Ａｕ　−Ｇｅオーミック電極３１３がつくため、ダート
抵抗を低減することができる。

以上のような工程によｆｉ　ｊｄＥｓＦＥＴを試作した
結果、マスクの最小寸法で決まるｎ＋層２５１．２５□
の間隔が１μｍであるにもかかわらず、実際のダート長
が０．６μｍと小さく、またダート電極と、ソース領域
、ドレイン耐圧との間隔が０．２μｍ１ゲート電極とソ
ース・ドレインのオーミック電極の間隔が０．６〜０．
８μｍとそれぞれ十分に小さいため、ソース抵抗もダー
ト容量も小さく、さらにダート電極上部にもＡｕＧｅ合
金があるためダート抵抗も十分に小さいため、高速動作
が可能でかつドレイン耐圧が１０ｖ以上という高性能の
ＦＥＴが得られた。しかも、ダート電極へ転写される絶
縁膜の一々ターンの加工がすべてドライエツチング工程
であるため、そのＦＥＴ特性はウェハ面内及びウエノ・
間でもバラツキが少なく、非常に均一性のよいものでお
った◎ なお、本発明は上記実施例に限らない。例えば基板の活
性層はエピタキシャル成長層であってもよθ。また、第
１、第２の絶縁膜としては、５ｉ０２とＳ　ｉ　５Ｎ４
の組合せ以外に、異方性エツチングが可能で、異なるエ
ツチング特性を持つものを選べばよい。

さらに表面平坦化のための有機膜も、フォトレジストに
限らず例えばポリイミドのように、ドライエツチングと
その後のす７トオフが可能なものであればよい。また、
実施例では第２のマスクとしてＭＯ膜を用いたが、との
Ｍｏ膜の代υにこれをエツチングするために用いたレジ
ストｚｉｐ−７２９を、平坦化のための下層のレジスト
膜２７と異種材料としてこれ自身を第２のマスクとして
用いてもよい。その他事発明は、ＩｎＰなど他の化合物
半導体を用いた場合にも適用できる。

【図面の簡単な説明】

第１図は従来法によるＧａＡｓ　ＭＥＳＦＥＴの構造を
示す図、第２図（−）〜（ｉ）は本発明の一実施例にょ
るＧａＡｓ　ＭＥＳＦＥＴの製造工程を示す図である。 ２ノ・・・半絶縁性ＧａＡ　ｓ基板、２２・・・ｎ型活
性層、２３・・・’５ｉ０２膜（第１の絶縁膜）、２４
・・・レジストパターン（第１のマスク）、２５１　　
＊　２５２・・・一層（ソース・ドレイン領域）、２６
・・・５ｔ３Ｎ４膜（第２の絶縁膜）、２７・・・レジ
スト膜（有機膜）、２８・・・Ｍｏ　膜（第２のマスク
）、２９・・・レジスト膜ぐターン、３ｏ・・・Ｔｉ／
Ｐｔ／Ａｕゲート電極（第１の金属膜）、３１１〜３７
！　−Ａｕ　−Ｇｅオーミック電極（第２の金属膜）。

Claims (3)

【特許請求の範囲】
1. （１）化合物半導体基板上に第１の絶縁膜を堆積する工
   程と、この第１の絶縁膜上にソース・ドレイン形成領域
   に開口を鳴する第１のマスクを形成し異方性エツチング
   法によシ第１の絶縁膜を選択エツチングして基板表面を
   露出させる工程と、前記第１のマスクおよびその下の第
   １の絶縁膜上マスクとしてイオン注入を行ってソース・
   ドレイン領域を形成する工程と、前記第１のマスク下に
   残された第１の絶縁膜の側面を等方性エツチング法によ
   シ一部エツチングする工程と、この後前記第１のマスク
   を除去して全面にステップカバレージのよい第２の絶縁
   膜を堆積する工程と、この第２の絶縁膜を異方性エツチ
   ング法によシ全面均一にエツチングして前記第１の絶縁
   膜の側壁にのみ第２の絶縁膜を残置させる工程と、この
   後全面に有機膜を塗布して表面を平坦化する工程と、こ
   の有機膜上にダート電極形成領域を含む領域に開口を有
   する第２のマスクを形成し有機膜を選択エツチングして
   前記ゲート電極形成領域の第１の絶縁膜表面を露出させ
   る工程と、露出した第１の絶縁膜を選択エツチングして
   ダート電極形成領域の基板表面を露出させる工程と、こ
   の後筒１の金属膜程と、このダート電極周囲に前記第２
   の絶縁膜を残したまま第２の金属膜を被着し、前記ダー
   ト電極上および、ソース・ドレイン領域上にそれぞれ前
   記第２の絶縁膜によシ分離されたオーミック電極を形成
   する工程とを備えたことを特徴とするショットキーゲー
   ト型電界効果トランジスタの製造方法。
2. （２）前記化合物半導体基板は半絶縁性ＧａＡｓ基板の
   表面に活性層を形成したものであシ、第１の金属膜はＴ
   ｉ　／　Ｐｔ　／Ａｕ　ｌｊｉ層膜、第２の金属膜はＡ
   ｕ　−Ｇｅ膜である特許請求の範囲第１項記載のショッ
   トキーゲート型電界効果トランジスタの製造方法。
3. （３）前記第１ｏＰ縁膜はＣＶＤ法ＩＣ！　ル８１０２
   膜であシ、第２の絶縁膜はプラズマＣＶＤ法によるＳ　
   ｉ　５Ｎ４膜である特許請求の範囲第１項記載のショッ
   トキーダート型電界効果トランジスタの製造方法。